CN106953638B - 一种比较器输入寄生电容的校正电路 - Google Patents

一种比较器输入寄生电容的校正电路 Download PDF

Info

Publication number
CN106953638B
CN106953638B CN201710176956.0A CN201710176956A CN106953638B CN 106953638 B CN106953638 B CN 106953638B CN 201710176956 A CN201710176956 A CN 201710176956A CN 106953638 B CN106953638 B CN 106953638B
Authority
CN
China
Prior art keywords
tube
pmos
nmos
pmos tube
comparator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710176956.0A
Other languages
English (en)
Other versions
CN106953638A (zh
Inventor
罗建
孙厅
李靖
宁宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201710176956.0A priority Critical patent/CN106953638B/zh
Publication of CN106953638A publication Critical patent/CN106953638A/zh
Application granted granted Critical
Publication of CN106953638B publication Critical patent/CN106953638B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开了一种比较器输入寄生电容的校正电路结构，属于模拟集成电路技术。包括第一校正电容模块401、第二校正电容模块404和一可调偏置电压产生电路405，第一校正电容模块401一端连接比较器的负输入端，另一端连接可调偏置电压产生电路405的输出端；第二校正电容模块404一端连接比较器的正输入端，另一端连接可调偏置电压产生电路405的输出端。本发明的比较器电路经过输入寄生电容校正，使得总比较器的输入等效电容趋于线性化，减小了非线性寄生电容对逐次逼近模拟数字转换器量化结果的影响，有利于高速高精度模拟数字转换器的实现。

Description

一种比较器输入寄生电容的校正电路
技术领域
本发明属于模拟集成电路技术领域，特别涉及一种采用模拟方式实现逼近性模拟数字转换器中比较器输入对管寄生电容校正的电路结构。
背景技术
随着集成电路技术的发展，集成电路设计和制造趋于高密度、高速和高精度。在虚拟与现实世界的接口电路中，模拟数字转换器(ADC)是不可缺少的电路模块，快速准确地数字化模拟信息尤为重要。因此，设计高速、高精度的模拟数字转换器电路成为了模拟以及混合电路设计的需要，电容式逐次逼近性模拟数字转换器(SAR ADC)能胜任。在实际的模拟数字转换器电路中，除了要求尽可能低功耗，低积分非线性(INL)，低微分非线性(DNL)，高无杂散动态范围(SFDR)，高信噪失真比(SNDR)外，还要求模数转换器具有高采样率和高输入带宽。但由于器件的失配、寄生、耦合、噪声的影响以及电路面积的限制等，实际测试的模数转换器的输出结果并不能达到与仿真设计值一样的效果。特别是为了满足高速高带宽的要求而减小了数字模拟转换电容阵列的总电容值时，比较器输入端的寄生电容在总的电容中所占比例增加，从而对模拟数字转换器的性能影响加剧，因此在设计时需要考虑并减小该电容的影响。
传统的12位电容式逐次逼近性模拟数字转换器如附图1所示，在附图1中，模拟数字转换器电路包括电容式数字模拟转换器C-DAC101、比较器CMP102、逐次逼近逻辑SAR
Logic103。电容式数字模拟转换器C-DAC101输出端接比较器CMP102输入端，比较器CMP102输出端接逐次逼近逻辑SAR Logic103的输入端，逐次逼近逻辑SAR Logic103的输出端返回到C-DAC的输入端。
其中，在逐次逼近性模拟数字转换器中，在采样周期由电容式数字模拟转换器C-DAC101对输入信号采样，接下来进入转换周期，在时钟clk的驱动下，从最高位电容开始，由逐次逼近逻辑SAR Logic103给出控制逻辑使得电容式数字模拟转换器C-DAC101两端电压发生切换，然后比较器CMP102开始比较，并给出比较器结果，此时逐次逼近逻辑SARLogic103再根据该次比较结果判断该位电容是否需要切回来，并给出下一位电容的控制逻辑，如此循环，一直到最低位电容完成切换。其中，在第i位电容接法确认周期中比较器CMP102输入两端电压VXP,i和VXN,i分别如下：
Figure GDA0002298596460000021
Figure GDA0002298596460000022
式中Vcm为输入信号共模电压，Vip和Vin分别为ADC正负输入信号，Dk为第k次量化结果(取值0或1)，Ck,p和Ck,n分别为正负端第k位电容电容值，Ctot,p和Ctot,n分别为正负端总电容值，Vref为ADC正端参考电压(负端参考电压默认为0)。其中，在比较器CMP102电路中，采用了前置放大电路加动态锁存的结构，如附图2中电路。在前置放大电路中，输入对管MOS器件M5和M6存在寄生电容C0和C1，如果将寄生电容考虑在内，重新给出在第i位电容接法确认周期中比较器CMP102输入两端电压VXP,i和VXN,i，得到下面结果：
Figure GDA0002298596460000023
Figure GDA0002298596460000024
式中Cvar,i,p和Cvar,i,n分别是第i周期比较器输入正负端对应的寄生电容值。
在附图3中是N型和P型器件栅极寄生电容Cox随栅极偏置电压Vg的变化关系，Cox与Vg不是线性关系。由上式可知，该电容的非线性使得在量化过程中每位电容的实际权重放大缩小比例不一致，这会直接影响到数模转换器的转换结果。
传统的数字模拟转换电路由于器件非线性寄生电容的影响，实际量化的输出结果与理论设计值会存在很大差距，影响量化结果的正确性，最终限制模数转换器ADC各种性能，包括低积分非线性(INL)、低微分非线性(DNL)、高无杂散动态范围(SFDR)等。而且随着CMOS工艺尺寸的缩小以及对高速高精度的需求，电容式数字模拟转换器C-DAC的总电容值取得较小，量化过程中很小的寄生电容的变化就会给模拟数字转换器ADC的量化带来极大的影响，难以满足高精度的要求。
发明内容
本发明为了克服传统逼近性模拟数字转换器电路中因比较器输入端非线性输入寄生电容对模数转换器转换性能的影响，提出了一种比较器输入寄生电容校正电路，该电路通过在比较器正负输入端分别加上两个校正电容模块做校正，同时，该校正电容模块的另外一端接可调偏置电压产生电路，选择合适的电容偏置条件使得在整个电容式数字模拟转换器C-DAC输出电压范围内整个MOS器件的寄生电容成线性变化，减小对模数转换器转换性能的影响，提高转换精度。
本发明的技术方案为：
一种比较器输入寄生电容的校正电路，包括第一校正电容模块401、第二校正电容模块404和一可调偏置电压产生电路405，所述第一校正电容模块401一端连接比较器的负输入端，另一端连接可调偏置电压产生电路405的输出端；所述第二校正电容模块404一端连接比较器的正输入端，另一端连接可调偏置电压产生电路405的输出端；所述比较器包括比较器输入对管的两个寄生电容，所述可调偏置电压产生电路(405)根据第一寄生电容的实际偏置条件控制所述第一校正电容模块(401)的偏置条件，所述可调偏置电压产生电路(405)根据第二寄生电容的实际偏置条件控制所述第二校正电容模块(404)的偏置条件，对所述比较器输入对管的两个寄生电容的非线性进行校正。
具体的，所述比较器包括前置放大电路和动态锁存电路，
其中前置放大电路包括第一PMOS管M0、第二PMOS管M1、第三PMOS管M2、第四PMOS管M3、第五PMOS管M4、第一NMOS管M5、第二NMOS管M6、第三NMOS管M7和第四NMOS管M8，
第一NMOS管M5和第二NMOS管M6为所述比较器的输入对管，第一NMOS管M5的栅极为比较器的负输入端，第二NMOS管M6的栅极为比较器的正输入端，第一NMOS管M5的源极连接第二NMOS管M6的源极、第三NMOS管M7和第四NMOS管M8的漏极，第三NMOS管M7和第四NMOS管M8的栅极相连，其源极接地；
第一NMOS管M5的漏极接第五PMOS管M4的源极、第一PMOS管M0和第二PMOS管M1的漏极以及第三PMOS管M2的栅极，第二NMOS管M6的漏极接第五PMOS管M4的漏极、第三PMOS管M2和第四PMOS管M3的漏极以及第二PMOS管M1的栅极；第五PMOS管M4的栅极接时钟信号Clkc，第一PMOS管M0、第二PMOS管M1、第三PMOS管M2和第四PMOS管M3的源极以及第一PMOS管M0和第四PMOS管M3的栅极接电源电压；
所述动态锁存电路包括第六PMOS管M9、第七PMOS管M10、第八PMOS管M11、第九PMOS管M12、第十PMOS管M13、第十一PMOS管M14、第十二PMOS管M16、第五NMOS管M15、第六NMOS管M17、第七NMOS管M18、第八NMOS管M19、第九NMOS管M20和第十NMOS管M21；
第七NMOS管M18的栅极连接所述前置放大电路中第五PMOS管M4的漏极，其源极连接第八NMOS管M19的源极以及第九NMOS管M20和第十NMOS管M21的漏极，其漏极连接第六PMOS管M9的漏极和第五NMOS管M15的源极；第八NMOS管M19的栅极连接所述前置放大电路中第五PMOS管M4的源极，其漏极连接第十一PMOS管M14的漏极和第六NMOS管M17的源极；第九NMOS管M20和第十NMOS管M21的源极接地；
第十二PMOS管M16的栅极接时钟信号Clkc，其漏极接第八PMOS管M11和第五NMOS管M15的栅极以及第九PMOS管M12、第十PMOS管M13和第六NMOS管M17的漏极，其源极接第九PMOS管M12和第六NMOS管M17的栅极以及第七PMOS管M10、第八PMOS管M11和第五NMOS管M15的漏极；
第六PMOS管M9和第七PMOS管M10的栅极相连，第十PMOS管M13和第十一PMOS管M14的栅极相连，第六PMOS管M9、第七PMOS管M10、第八PMOS管M11、第九PMOS管M12、第十PMOS管M13和第十一PMOS管M14的源极接电源电压。
具体的，所述第一校正电容模块401为与比较器输入对管中的第一NMOS管M5不同类型且尺寸是第一NMOS管M5两倍的第十三PMOS管M24，第十三PMOS管M24的的栅极接比较器负输入端，其漏极和源极短接并与可调偏置电压产生电路405的输出端连接；所述第二校正电容模块404为与比较器输入对管中的第二NMOS管M6不同类型且尺寸是第二NMOS管M6两倍的第十四PMOS管M25，第十四PMOS管M25的栅极接比较器正输入端，其漏极和源极短接并与可调偏置电压产生电路405的输出端连接。
具体的，所述可调偏置电压产生电路405采用6位数字模拟转换器，输出电压范围为0至Vt，其中Vt为所述第十三PMOS管M24和第十四PMOS管M25的阈值电压。
本发明的有益效果为：
根据比较器输入对管M5和M6的实际偏置条件调节可调偏置电压产生电路405的电压来改变第一校正电容模块401和第二校正电容模块404的偏置条件，从而改变第一校正电容模块和第二校正电容模块电容值与偏压的关系曲线位置，从而选择最佳的电容曲线来校正比较器寄生的非线性电容，使得第一NMOS管M5的寄生电容C0402加上第一校正电容模块401的校正电容C2和第二NMOS管M6的寄生电容C1403加上第二校正电容模块404的校正电容C3404都趋于线性化，减小非线性输入电容对模拟数字转换器量化过程的影响，以实现高速高精度。
附图说明
图1为传统的逐次逼近模数转换器电路示意图；
图2为比较器带输入端寄生电容示意图；
图3为N型和P型半导体器件电容值与偏置电压关系示意图；
图4为本发明提供的一种比较器输入寄生电容的校正电路示意图；
图5为比较器带输入端寄生电容和校正电容示意图；
图6为寄生电容和校正电容模型图以及电容等效图。
具体实施方式
结合附图，通过实施例进一步说明本发明。
如图5所示为本发明一实施例中采用的一种带校正电容的前置放大电路加动态锁存结构的比较器电路图，其中前置放大电路包括第一PMOS管M0、第二PMOS管M1、第三PMOS管M2、第四PMOS管M3、第五PMOS管M4、第一NMOS管M5、第二NMOS管M6、第三NMOS管M7和第四NMOS管M8，第一NMOS管M5和第二NMOS管M6为比较器的输入对管，第一NMOS管M5的栅极为比较器的负输入端，第二NMOS管M6的栅极为比较器的正输入端，第一NMOS管M5的源极连接第二NMOS管M6的源极、第三NMOS管M7和第四NMOS管M8的漏极，第三NMOS管M7和第四NMOS管M8的栅极相连，其源极接地；第一NMOS管M5的漏极接第五PMOS管M4的源极、第一PMOS管M0和第二PMOS管M1的漏极以及第三PMOS管M2的栅极，第二NMOS管M6的漏极接第五PMOS管M4的漏极、第三PMOS管M2和第四PMOS管M3的漏极以及第二PMOS管M1的栅极；第五PMOS管M4的栅极接时钟信号Clkc，第一PMOS管M0、第二PMOS管M1、第三PMOS管M2和第四PMOS管M3的源极以及第一PMOS管M0和第四PMOS管M3的栅极接电源电压；所述动态锁存电路包括第六PMOS管M9、第七PMOS管M10、第八PMOS管M11、第九PMOS管M12、第十PMOS管M13、第十一PMOS管M14、第十二PMOS管M16、第五NMOS管M15、第六NMOS管M17、第七NMOS管M18、第八NMOS管M19、第九NMOS管M20和第十NMOS管M21；第七NMOS管M18的栅极连接所述前置放大电路中第五PMOS管M4的漏极，其源极连接第八NMOS管M19的源极以及第九NMOS管M20和第十NMOS管M21的漏极，其漏极连接第六PMOS管M9的漏极和第五NMOS管M15的源极；第八NMOS管M19的栅极连接所述前置放大电路中第五PMOS管M4的源极，其漏极连接第十一PMOS管M14的漏极和第六NMOS管M17的源极；第九NMOS管M20和第十NMOS管M21的源极接地；第十二PMOS管M16的栅极接时钟信号Clkc，其漏极接第八PMOS管M11和第五NMOS管M15的栅极以及第九PMOS管M12、第十PMOS管M13和第六NMOS管M17的漏极，其源极接第九PMOS管M12和第六NMOS管M17的栅极以及第七PMOS管M10、第八PMOS管M11和第五NMOS管M15的漏极；第六PMOS管M9和第七PMOS管M10的栅极相连，第十PMOS管M13和第十一PMOS管M14的栅极相连，第六PMOS管M9、第七PMOS管M10、第八PMOS管M11、第九PMOS管M12、第十PMOS管M13和第十一PMOS管M14的源极接电源电压。
在前置放大电路中，输入对管第一NMOS管M5和第二NMOS管M6存在寄生电容C0402和C1403，结合附图5和附图6，比较器输入寄生电容C0402等效为栅极接电容式数字模拟转换器C-DAC负输出端VXN，漏极接前置放大电路输出端Vn，源极接差分共模点Vs的N-MOS电容器M22，比较器输入寄生电容C1403等效为栅极接电容式数字模拟转换器C-DAC正输出端VXP，漏极接前置放大电路输出端Vp，源极接差分共模点Vs的N-MOS电容器M23；在整个电容式数字模拟转换器C-DAC输出电压范围内，M22和M23电容曲线并不是线性的。
第一校正电容模块401采用与比较器输入对管中的第一NMOS管M5不同类型且尺寸是第一NMOS管M5两倍的第十三PMOS管M24，第十三PMOS管M24的栅极接电容式数字模拟转换器C-DAC负输出端VXN，其漏极和源极短接并与可调偏置电压产生电路405的输出端连接；第二校正电容模块404采用与比较器输入对管中的第二NMOS管M6不同类型且尺寸是第二NMOS管M6两倍的第十四PMOS管M25，第十四PMOS管M25的栅极接电容式数字模拟转换器C-DAC正输出端VXP，其漏极和源极短接并与可调偏置电压产生电路405的输出端连接。可调偏置电压产生电路405可根据比较器输入寄生电容的实际偏置条件，即M22和M23的偏置条件做相应调节，改变两个PMOS电容器即M24和M25的偏置条件，从而改变电容与偏压的关系曲线位置。
可调偏置电压Vcal产生电路405在实施例中采用6位数字模拟转换器，输出电压范围0到Vt(Vt为所述第十三PMOS管M24和第十四PMOS管M25的阈值电压)。因此，通过改变电路405的输入数字码D(5:0)，可实现输出电压Vcal在0到Vt内的变化。在模数转换器ADC实际工作中可根据输入对管寄生电容的实际偏置条件，即M22和M23的偏置条件对电路405输出电压Vcal做相应调节，改变两个PMOS电容器的偏置条件，从而改变电容与偏压的关系，以得到最优的矫正电压曲线。当比较器输入寄生电容C0402和C1403加上校正电容C2和C3后，每端的电容曲线变得趋于线性化，减小对模数转换器ADC量化结果的影响，提高模数转换器ADC的精度，达到所需的校正效果。
综上所述，本发明的比较器输入寄生电容校正电路，由于包括第一校正电容模块401和第二校正电容模块404，以及可调节偏置电压Vcal产生电路405；根据比较器输入对管寄生电容M22和M23的实际偏置条件，调节可调偏置电压产生电路405的电压来改变第一校正电容模块401和第二校正电容模块404的偏置条件，从而改变第一校正电容模块和第二校正电容模块电容值与偏压的关系曲线位置，从而选择最佳的电容曲线来校正比较器寄生的非线性电容，使得第一NMOS管M5的寄生电容C0402加上第一校正电容模块401的校正电容C2和第二NMOS管M6的寄生电容C1403加上第二校正电容模块404的校正电容C3都趋于线性化，减小非线性输入电容对模拟数字转换器量化过程的影响，以实现高速高精度。
上述实施例的输入寄生校正的比较器电路结构适用于各类集成电路(IC)，模拟数字转换器(ADC)等系统中，也可以作为独立的知识产权IP(Intellectual Property)。
虽然本发明的基于一种输入寄生电容校正的比较器电路内容已经以实例的形式公开如上，然而并非用以限定本发明，如果本领域技术人员，在不脱离本发明的精神所做的非实质性改变或改进，都应该属于本发明权利要求保护的范围。

Claims (4)

1.一种比较器输入寄生电容的校正电路，包括第一校正电容模块(401)、第二校正电容模块(404)和一可调偏置电压产生电路(405)，其特征在于，所述第一校正电容模块(401)一端连接比较器的负输入端，另一端连接可调偏置电压产生电路(405)的输出端；所述第二校正电容模块(404)一端连接比较器的正输入端，另一端连接可调偏置电压产生电路(405)的输出端；所述比较器包括比较器输入对管的两个寄生电容，所述可调偏置电压产生电路(405)根据第一寄生电容的实际偏置条件控制所述第一校正电容模块(401)的偏置条件，所述可调偏置电压产生电路(405)根据第二寄生电容的实际偏置条件控制所述第二校正电容模块(404)的偏置条件，对所述比较器输入对管的两个寄生电容的非线性进行校正。
2.根据权利要求1所述的一种比较器输入寄生电容的校正电路，其特征在于，所述比较器包括前置放大电路和动态锁存电路，
其中前置放大电路包括第一PMOS管(M0)、第二PMOS管(M1)、第三PMOS管(M2)、第四PMOS管(M3)、第五PMOS管(M4)、第一NMOS管(M5)、第二NMOS管(M6)、第三NMOS管(M7)和第四NMOS管(M8)，
第一NMOS管(M5)和第二NMOS管(M6)为所述比较器的输入对管，第一NMOS管(M5)的栅极为比较器的负输入端，第二NMOS管(M6)的栅极为比较器的正输入端，第一NMOS管(M5)的源极连接第二NMOS管(M6)的源极、第三NMOS管(M7)和第四NMOS管(M8)的漏极，第三NMOS管(M7)和第四NMOS管(M8)的栅极相连，其源极接地；
第一NMOS管(M5)的漏极接第五PMOS管(M4)的源极、第一PMOS管(M0)和第二PMOS管(M1)的漏极以及第三PMOS管(M2)的栅极，第二NMOS管(M6)的漏极接第五PMOS管(M4)的漏极、第三PMOS管(M2)和第四PMOS管(M3)的漏极以及第二PMOS管(M1)的栅极；第五PMOS管(M4)的栅极接时钟信号(Clkc)，第一PMOS管(M0)、第二PMOS管(M1)、第三PMOS管(M2)和第四PMOS管(M3)的源极以及第一PMOS管(M0)和第四PMOS管(M3)的栅极接电源电压；
所述动态锁存电路包括第六PMOS管(M9)、第七PMOS管(M10)、第八PMOS管(M11)、第九PMOS管(M12)、第十PMOS管(M13)、第十一PMOS管(M14)、第十二PMOS管(M16)、第五NMOS管(M15)、第六NMOS管(M17)、第七NMOS管(M18)、第八NMOS管(M19)、第九NMOS管(M20)和第十NMOS管(M21)；
第七NMOS管(M18)的栅极连接所述前置放大电路中第五PMOS管(M4)的漏极，其源极连接第八NMOS管(M19)的源极以及第九NMOS管(M20)和第十NMOS管(M21)的漏极，其漏极连接第六PMOS管(M9)的漏极和第五NMOS管(M15)的源极；第八NMOS管(M19)的栅极连接所述前置放大电路中第五PMOS管(M4)的源极，其漏极连接第十一PMOS管(M14)的漏极和第六NMOS管(M17)的源极；第九NMOS管(M20)和第十NMOS管(M21)的源极接地；
第十二PMOS管(M16)的栅极接时钟信号(Clkc)，其漏极接第八PMOS管(M11)和第五NMOS管(M15)的栅极以及第九PMOS管(M12)、第十PMOS管(M13)和第六NMOS管(M17)的漏极，其源极接第九PMOS管(M12)和第六NMOS管(M17)的栅极以及第七PMOS管(M10)、第八PMOS管(M11)和第五NMOS管(M15)的漏极；
第六PMOS管(M9)和第七PMOS管(M10)的栅极相连，第十PMOS管(M13)和第十一PMOS管(M14)的栅极相连，第六PMOS管(M9)、第七PMOS管(M10)、第八PMOS管(M11)、第九PMOS管(M12)、第十PMOS管(M13)和第十一PMOS管(M14)的源极接电源电压。
3.根据权利要求1或2所述的一种比较器输入寄生电容的校正电路，其特征在于，所述第一校正电容模块(401)为与比较器输入对管中的第一NMOS管(M5)不同类型且尺寸是第一NMOS管(M5)两倍的第十三PMOS管(M24)，第十三PMOS管(M24)的栅极接比较器负输入端，其漏极和源极短接并与可调偏置电压产生电路(405)的输出端连接；所述第二校正电容模块(404)为与比较器输入对管中的第二NMOS管(M6)不同类型且尺寸是第二NMOS管(M6)两倍的第十四PMOS管(M25)，第十四PMOS管(M25)的栅极接比较器正输入端，其漏极和源极短接并与可调偏置电压产生电路(405)的输出端连接。
4.根据权利要求3所述的一种比较器输入寄生电容的校正电路，其特征在于，所述可调偏置电压产生电路(405)采用6位数字模拟转换器，输出电压范围为0至Vt，其中Vt为所述第十三PMOS管(M24)和第十四PMOS管(M25)的阈值电压。
CN201710176956.0A 2017-03-22 2017-03-22 一种比较器输入寄生电容的校正电路 Active CN106953638B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710176956.0A CN106953638B (zh) 2017-03-22 2017-03-22 一种比较器输入寄生电容的校正电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710176956.0A CN106953638B (zh) 2017-03-22 2017-03-22 一种比较器输入寄生电容的校正电路

Publications (2)

Publication Number Publication Date
CN106953638A CN106953638A (zh) 2017-07-14
CN106953638B true CN106953638B (zh) 2020-04-17

Family

ID=59473023

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710176956.0A Active CN106953638B (zh) 2017-03-22 2017-03-22 一种比较器输入寄生电容的校正电路

Country Status (1)

Country Link
CN (1) CN106953638B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110474638B (zh) * 2019-07-30 2023-04-25 成都铭科思微电子技术有限责任公司 锁存型比较器失调误差的后台校正电路及方法
TWI717958B (zh) 2019-12-31 2021-02-01 財團法人工業技術研究院 具有校正功能之連續近似暫存器類比至數位轉換器及其校正方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304312A (ja) * 2003-03-28 2004-10-28 Toshiba Corp アナログ／ディジタル変換器および通信装置
JP5334366B2 (ja) * 2006-12-15 2013-11-06 三菱電機株式会社 半導体集積回路
CN104702289B (zh) * 2015-03-12 2018-01-26 中国电子科技集团公司第二十四研究所 逐次逼近型模数转换器及其比较器输入管的电容补偿电路
US9391627B1 (en) * 2015-05-15 2016-07-12 Texas Instruments Incorporated Method and apparatus for reducing SAR input loading
CN105811979B (zh) * 2016-03-03 2019-04-05 电子科技大学 一种带校正的逐次逼近模数转换器及其校正方法

Also Published As

Publication number Publication date
CN106953638A (zh) 2017-07-14

Similar Documents

Publication Publication Date Title
Lin et al. A 9-bit 150-MS/s subrange ADC based on SAR architecture in 90-nm CMOS
Liang et al. A 9.1 ENOB 200MS/s asynchronous SAR ADC with hybrid single-ended/differential DAC in 55-nm CMOS for image sensing signals
Boulemnakher et al. A 1.2 V 4.5 mW 10b 100MS/s pipeline ADC in a 65nm CMOS
CN101977058A (zh) 带数字校正的逐次逼近模数转换器及其处理方法
CN111327324A (zh) 一种适用于逐次逼近型模数转换器的电容阵列结构
CN106953638B (zh) 一种比较器输入寄生电容的校正电路
Jun et al. IC Design of 2Ms/s 10-bit SAR ADC with Low Power
Brenna et al. Analysis and optimization of a SAR ADC with attenuation capacitor
US20220224350A1 (en) Multi-bit resolution sub-pipeline structure for measuring jump magnitude of transmission curve
KR100945873B1 (ko) 디지털-아날로그 변환기에서의 전류 셀 회로
Mulder et al. A 21mW 8b 125MS/s ADC occupying 0.09 mm/sup 2/in 0.13/spl mu/m CMOS
Zhong et al. A 12b 180MS/s 0.068 mm 2 pipelined-SAR ADC with merged-residue DAC for noise reduction
Kamath et al. Reference voltage buffer for hybrid RC-DAC SAR ADCs in 130 nm CMOS Process
Gu et al. An 11-bit 22-MS/s 0.6 mW SAR ADC with parasitic capacitance compensation
Guo et al. A 10MS/s 16bit SAR ADC Achieving 100dB SFDR and 90dB SNDR in 0.18 um CMOS
Haenzsche et al. A 14 bit self-calibrating charge redistribution SAR ADC
Chung et al. A 12-bit 100-kS/s SAR ADC for IoT Applications
Xu et al. A system-level correction SAR ADC with noise-tolerant technique
Chi et al. A 16-bit 1MS/s 44mW successive approximation register analog-to-digital converter achieving signal-to-noise-and-distortion-ratio of 94.3 dB
Jang Comparator-based switched-capacitor pipelined ADC with background offset calibration
Lee et al. A 6 bit, 7 mW, 700 MS/s subranging ADC using CDAC and gate-weighted interpolation
Xu et al. A noise reduction 12-bit 125-MSPS SAR ADC with modified asynchronous logic regulation technique
Fayomi et al. An experimental 0.6-V 57.5-fJ/conversion-step 250-kS/s 8-bit rail-to-rail successive approximation ADC in 0.18 µm CMOS
Zahrai et al. A 12b 100ms/s highly power efficient pipelined adc for communication applications
Li et al. Design of a 10-BIT 100MSPS Sar ADC

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant