KR100945873B1 - 디지털-아날로그 변환기에서의 전류 셀 회로 - Google Patents

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Abstract

본 발명은 디지털-아날로그 변환기에서의 전류 셀 회로에 관한 것으로, 소스가 전원 전압단에 연결되어 일정한 크기의 전류를 생성하는 전류원과, 노드를 통해 그 소스가 전류원의 드레인에 병렬로 연결되어 전류원으로부터 제공되는 전류를 출력단으로 전달하는 전류 스위치와, 출력단의 출력 전압을 검출하고 검출된 전압으로부터 줄어드는 전류량을 생성하는 NMOS 트랜지스터와, NMOS 트랜지스터로부터 생성된 전류량을 전류 스위치로 공급하는 PMOS 트랜지스터를 포함한다. 본 발명에 의하면, 일정 출력전압에서 전류 변화량을 최소화함으로써, 보다 안정된 주파수 특성을 확보할 수 있다.
디지털-아날로그 변환기(DAC), LSB(Least Significant Bit), INL(Integral Non-Linearity), DNL(Differential Non-Linearity)

Description

디지털-아날로그 변환기에서의 전류 셀 회로{CURRENT CELL CIRCUIT IN DIGITAL-ANALOG CONVERTER}
본 발명은 디지털-아날로그 변환기(Digital-Analog Converter ; DAC)에서의 전류 셀 회로(Current Cell Circuit)에 관한 것으로, 특히 일정 출력전압에서 전류 변화량을 최소화하는데 적합한 디지털-아날로그 변환기에서의 전류 셀 회로에 관한 것이다.
일반적으로 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(DAC)는 저항, 캐패시터, 전류원 등 여려 가지 소자들을 이용하여 구성 및 제작된다. 이와 같이 제작된 디지털-아날로그 변환기는 사용되는 소자 및 구조에 따라 변환속도, 해상도 전력소모 등에서 각각의 장점 및 단점을 갖게 된다.
여러 가지 구조의 디지털-아날로그 변환기들 중에서 전류 구동방식 디지털-아날로그 변환기는 고속 및 고해상도의 신호 변환에 가장 적합한 구조를 가지며, 고속 및 고해상도를 요구하는 장치의 디지털-아날로그 변환기는 대부분 전류구동방식으로 설계된다.
최근 들어, 디지털 신호처리 기술이 발달됨에 따라 종래에는 아날로그 신호로 처리되던 부분을 디지털 신호로 변환하여 처리하고, 이를 다시 아날로그 신호로 변환하는 신호처리방식이 널리 이용되고 있으며, 이러한 신호처리방식이 적용되는 각종 유무선 통신 시스템에서의 처리 데이터 양이 점차 증가하고 있는 추세이다. 이에 따라 디지털 신호를 아날로그 신호로 변환해야 하는 데이터의 양도 점차 증가하기 때문에 종래보다 성능이 향상되고 고속 및 고해상도의 특성을 갖는 디지털-아날로그 변환기(DAC)가 요구된다.
또한, 각종 유무선 통신 시스템에서의 처리 데이터 양이 점차 증가함에 따라 신호가 넓은 대역을 차지하는 광대역 특성을 보임에 따라 넓은 대역을 차지하는 신호의 처리를 위해 높은 동작특성을 갖는 디지털-아날로그 변환기(DAC)가 요구된다.
특히, 최근 개발되고 있는 통신 시스템 및 고속 영상 신호 처리 시스템이 SOC(System On Chip)로 구현되면서, IP(Intellectual Property)로써 디지털-아날로그 변환기(DAC)의 활용 가치가 매우 높아지고 있다.
도 1은 전형적인 디지털-아날로그 변환기(DAC)에서의 전류 셀 회로를 예시한 것이다.
도 1의 디지털-아날로그 변환기(DAC)에서의 전류 셀 회로는, 기본적으로 N-비트(bit)의 디지털 데이터를 입력받는 디코더 및 드라이버(도시 생략됨)로부터 출력되는 신호에 따라 전류원(M0)으로부터 제공되는 전류를 출력단(IOUTN, IOUTP)으로 전달하는 기능을 수행한다.
보다 구체적으로, 디지털-아날로그 변환기(DAC)에서의 전류 셀 회로는, 소 스(source)가 전원 전압단(VDD)에 연결되어 일정한 크기의 전류를 생성하는 전류원으로 동작하는 제 1 PMOS 트랜지스터(M0)와, 노드(VS)를 통해 그 소스가 상기 제 1 PMOS 트랜지스터(M0)의 드레인(drain)에 병렬로 연결되어 상기 제 1 PMOS 트랜지스터(M0)로부터 제공되는 전류를 제 1 출력단(IOUTN)으로 전달하기 위한 전류 스위치로 동작하는 제 2 PMOS 트랜지스터(M1)와, 상기 노드(VS)를 통해 그 소스가 상기 제 1 PMOS 트랜지스터(M0)의 드레인에 병렬로 연결되어 상기 제 1 PMOS 트랜지스터(M0)로부터 제공되는 전류를 제 2 출력단(IOUTP)으로 전달하기 위한 전류 스위치로 동작하는 제 3 PMOS 트랜지스터(M2)를 포함한다.
부가적으로, 제 2 PMOS 트랜지스터(M1)의 게이트는 제 1 스위치단(SW1)에, 제 3 PMOS 트랜지스터(M2)의 게이트는 제 2 스위치단(SW2)에 각각 연결된다.
이때, 상기와 같은 구조에서, 제 1 출력단(IOUTN)과 제 2 출력단(IOUTP)의 출력 전압이 높아지게 될 경우, 전류원인 제 1 PMOS 트랜지스터(M0)가 세츄레이션(saturation) 영역에서 리니어(linear) 영역으로 진입하게 된다.
이러한 경우에, 제 1 PMOS 트랜지스터(M0)에 흐르는 전류값은, 제 1 출력단(IOUTN)과 제 2 출력단(IOUTP)의 출력 전압값이 기설정 전압값에 도달하는 경우에 그 값이 변하게 된다.
제 1 PMOS 트랜지스터(M0)의 전류값이 변하게 되면, 유닛 전류(unit current)가 미스매치(mismatch))되어 입력 코드(input codes)에 대한 출력 전압값에 차이가 발생하게 되어, INL(Integral Non-Linearity) 값이 수 LSB(Least Significant Bit) 이상의 값을 갖게 될 수 있다.
시스템 설계자의 입장에서는 디지털 아날로그 변환기의 출력 범위가 넓어질수록 다양한 시스템 설계가 용이해지기 때문에, 보다 넓은 IP 디지털-아날로그 변환기(DAC)의 출력범위가 요구되는 실정이나, 상기 도 1에 예시한 것처럼 종래의 전류 셀 회로는 입력 코드에 대한 출력 전압의 차이가 발생하여 전류원으로부터의 전류량이 줄어들 수 있다.
이에 본 발명은, 전류 셀 회로에서 검출되는 전압을 전류로 변환하여 출력 전압의 범위를 넓힘으로써, 출력 전압이 높아짐에 따라 줄어드는 전류량을 보상하여 일정 출력 전압에서 전류 변화량을 최소화할 수 있는 방안을 제시하고자 한다.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 소스가 전원 전압단에 연결되어 일정한 크기의 전류를 생성하는 전류원과, 노드를 통해 그 소스가 상기 전류원의 드레인에 병렬로 연결되어 상기 전류원으로부터 제공되는 전류를 출력단으로 전달하는 전류 스위치와, 상기 출력단의 출력 전압을 검출하고 검출된 전압으로부터 줄어드는 전류량을 생성하는 NMOS 트랜지스터와, 상기 NMOS 트랜지스터로부터 생성된 전류량을 상기 전류 스위치로 공급하는 PMOS 트랜지스터를 포함하는 디지털-아날로그 변환기에서의 전류 셀 회로를 제공한다.
본 발명에 의하면, 일정 출력전압에서 전류 변화량을 최소화함으로써, 보다 안정된 주파수 특성을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 디지털-아날로그 변환기(DAC)에서의 전류 셀 회로를 예시한 것이다.
도 2의 디지털-아날로그 변환기(DAC)에서의 전류 셀 회로는, 기본적으로 N-비트(bit)의 디지털 데이터를 입력받는 디코더 및 드라이버(도시 생략됨)로부터 출력되는 신호에 따라 전류원(M0)으로부터 제공되는 전류를 출력단(IOUTN, IOUTP)으로 전달하는 기능을 수행한다.
보다 구체적으로, 본 발명에 따른 디지털-아날로그 변환기(DAC)에서의 전류 셀 회로는, 기존의 제 1 PMOS 트랜지스터(M0), 제 2 PMOS 트랜지스터(M1), 제 3 PMOS 트랜지스터(M2)에 부가하여, 4개의 PMOS 트랜지스터(M4, M5, M7, M8)와, 2개의 NMOS 트랜지스터(M3, M6)를 더 구비함을 특징으로 한다.
본 발명에 따른 디지털-아날로그 변환기(DAC)에서의 전류 셀 회로에 대한 각각의 연결 구성 및 기능에 대해 구체적으로 살펴보면 다음과 같다.
제 1 PMOS 트랜지스터(M0)는 소스(source)가 전원 전압단(VDD)에 연결되어 일정한 크기의 전류를 생성하는 전류원으로 동작한다.
제 2 PMOS 트랜지스터(M1)는 노드(VS)를 통해 그 소스가 상기 제 1 PMOS 트랜지스터(M0)의 드레인(drain)에 병렬로 연결되어 상기 제 1 PMOS 트랜지스터(M0)로부터 제공되는 전류를 제 1 출력단(IOUTN)으로 전달하기 위한 전류 스위치로 동작한다.
제 3 PMOS 트랜지스터(M2)는 상기 노드(VS)를 통해 그 소스가 상기 제 1 PMOS 트랜지스터(M0)의 드레인에 병렬로 연결되어 상기 제 1 PMOS 트랜지스터(M0)로부터 제공되는 전류를 제 2 출력단(IOUTP)으로 전달하기 위한 전류 스위치로 동작한다.
제 1 NMOS 트랜지스터(M3)는 그 게이트가 상기 제 3 PMOS 트랜지스터(M2)의 드레인 및 제 2 출력단(IOUTP)에 병렬로 연결되고, 그 소스가 접지단(GND)에 연결되며, 제 2 출력단(IOUTP)의 출력 전압을 검출하고 검출된 전압으로부터 줄어드는 전류량을 생성하는 역할을 한다.
제 4 PMOS 트랜지스터(M4)는 소스가 전원 전압단(VDD)에 연결되고, 드레인이 상기 제 1 NMOS 트랜지스터(M3)의 드레인과 연결된다.
제 5 PMOS 트랜지스터(M5)는 소스가 전원 전압단(VDD)에 연결되고, 게이트가 상기 제 4 PMOS 트랜지스터(M4)의 게이트에 연결된다.
이와 같은 제 4 PMOS 트랜지스터(M4) 및 제 5 PMOS 트랜지스터(M5)는 상기 제 1 NMOS 트랜지스터(M3)로부터 생성된 전류량을 제 3 PMOS 트랜지스터(M2)로 공급해주는 역할을 한다.
제 2 NMOS 트랜지스터(M6)는 그 게이트가 상기 제 2 PMOS 트랜지스터(M1)의 드레인 및 제 1 출력단(IOUTN)에 병렬로 연결되고, 그 소스가 접지단(GND)에 연결되며, 제 1 출력단(IOUTN)의 출력 전압을 검출하고 검출된 전압으로부터 줄어드는 전류량을 생성하는 역할을 한다.
제 6 PMOS 트랜지스터(M7)는 소스가 전원 전압단(VDD)에 연결되고, 드레인이 상기 제 2 NMOS 트랜지스터(M6)의 드레인과 연결된다.
제 7 PMOS 트랜지스터(M8)는 소스가 전원 전압단(VDD)에 연결되고, 게이트가 상기 제 6 PMOS 트랜지스터(M7)의 게이트에 연결된다.
이와 같은 제 6 PMOS 트랜지스터(M7) 및 제 7 PMOS 트랜지스터(M8)는 상기 제 2 NMOS 트랜지스터(M2)로부터 생성된 전류량을 제 2 PMOS 트랜지스터(M1)로 공급해주는 역할을 한다.
도 2에 도시한 바와 같이, 출력단(IOUTN, IOUTP)의 출력 전압이 높아짐에 따라 노드(VS)의 전압 또한 높아지게 된다.
이러한 현상으로 인해 전류원인 제 1 PMOS 트랜지스터(M0)의 소스 및 드레인 간의 전압 차는 줄어들게 되고, 이 현상으로 인해 제 1 PMOS 트랜지스터(M0)로부터 발생되는 유닛 전류량이 줄어들게 된다.
이에 따라 본 실시예에서는, 제 1 NMOS 트랜지스터(M3) 및 제 2 NMOS 트랜지스터(M6)를 통해 출력단(IOUTN, IOUTP)의 출력 전압을 검출하고, 검출된 전압으로부터 줄어드는 전류량을 생성하도록 구현하였다. 이러한 제 1 NMOS 트랜지스터(M3)로부터 생성된 전류량은 제 4 PMOS 트랜지스터(M4) 및 제 5 PMOS 트랜지스 터(M5)를 통해 제 3 PMOS 트랜지스터(M2)로 공급될 수 있으며, 제 2 NMOS 트랜지스터(M6)로부터 생성된 전류량은 제 6 PMOS 트랜지스터(M7), 제 7 PMOS 트랜지스터(M8)를 통해 제 2 PMOS 트랜지스터(M1)로 공급될 수 있다.
도 3은 이러한 본원 발명의 특징을 종래 기술과 비교하기 위한 그래프이다.
도 3에 도시한 바와 같이, 출력 전압이 1.6V에 도달할 경우에, 종래의 전류 셀 회로에서는 전류 변화량이 크지만, 본 발명에 따른 전류 셀 회로에서는 출력 전압이 1.6V에 도달하더라도 그 출력 전류가 일정함을 확인할 수 있다.
도 4 및 도 5는 본 발명에 따른 전류 셀 회로를 이용한 디지털-아날로그 변환기의 성능 측정 결과 그래프이다.
도 4에 도시한 바와 같이, 본 발명에 따른 디지털-아날로그 변환기의 전류 셀 회로는 종래의 전류 셀 회로와 비교하여 INL(Integral Non-Linearity) 특성이 두 배 이상 개선되었음을 알 수 있다. DNL(Least Significant Bit) 특성은 도 5에 예시한 바와 같이 종래의 선류 셀 회로와 비교하여 동일한 특성을 가짐을 알 수 있다.
한편, 다음 [표 1]은 본 발명의 바람직한 실시예에 따른 디지털-아날로그 변환기의 전류 셀 회로에서의 모의실험 결과를 예시한 것이다.
INL +/- 1 LSB
DNL +/- 0.3 LSB
SNR (@fin=2.34M, fs=100M) 53.02 dB
SFDR (@fin=2.34M, fs=100M) 53.88 dB
Output Swing -1.6∼1.6 V
Resolution 10 bit
VDD 3.3 V
본 실시예에 따른 디지털-아날로그 변환기의 전류 셀 회로는, 예를 들면 10비트(bit) 100Msps 디지털-아날로그 변환기가 적용되었으며, 적용 장비는 0.13㎛ 스파이스(spice) 모델을 이용하였다.
[표 1]에서 알 수 있듯이, 모의실험 결과는 전원 전압(VDD)이 3.3V이고, 출력 범위가 -1.6V에서 1.6V를 갖는 광대역 스윙(wide swing) 구조를 가지며, INL은 +/- 1 LSB, DNL은 +/- 0.3 LSB임을 확인하였다.
또한, 입력 주파수가 2.3MHz이고, 샘플링 주파수가 100M일 때, SFDR(Spurious-Free Dynamic Range)은 53.88dB이고 SNR(Signal to Noise Ratio)은 53.07dB임을 확인하였다.
본 실시예에 따른 전류 셀 회로를 이용할 경우, 전류 셀 내의 전류원의 L값(도 2의 제 1 PMOS 트랜지스터(M0)의 길이(length))을 더 키울 수 있으며, 이는 보다 양호한 주파수 특성을 가질 수 있는 여지를 제공한다.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
도 1은 종래의 디지털-아날로그 변환기에서의 전류 셀 회로의 회로 구성도,
도 2는 본 발명의 바람직한 실시예에 따른 디지털-아날로그 변환기에서의 전류 셀 회로의 회로 구성도,
도 3은 본 발명에 따른 전류 셀 회로와 종래의 전류 셀 회로의 전류 변화량 비교 그래프,
도 4 및 도 5는 본 발명에 따른 전류 셀 회로와 종래의 전류 셀 회로의 INL 및 DNL 특성 그래프.

Claims (7)

  1. 전원 전압단에 연결되어 일정한 크기의 전류를 생성하는 전류원과,
    소스가 노드를 통해 상기 전류원의 드레인에 병렬로 연결되어 상기 전류원으로부터 제공되는 전류를 출력단으로 전달하는, 트랜지스터를 이용한 제 1 전류 스위치와,
    상기 출력단의 출력 전압을 검출하고 검출된 전압으로부터 줄어드는 전류량을 생성하는 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터로부터 생성된 전류량을 상기 제 1 전류 스위치로 공급하는 PMOS 트랜지스터
    를 포함하는 디지털-아날로그 변환기에서의 전류 셀 회로.
  2. 제 1 항에 있어서,
    상기 NMOS 트랜지스터는,
    게이트가 상기 제 1 전류 스위치의 드레인 및 상기 출력단에 병렬로 연결되고, 소스가 접지단에 연결되는 것을 특징으로 하는 디지털-아날로그 변환기에서의 전류 셀 회로.
  3. 제 1 항에 있어서,
    상기 PMOS 트랜지스터는,
    소스가 상기 전원 전압단에 연결되고, 드레인이 상기 NMOS 트랜지스터의 드레인과 연결되는 제 1 PMOS 트랜지스터와,
    소스가 상기 전원 전압단에 연결되고, 게이트가 상기 제 1 PMOS 트랜지스터의 게이트에 연결되는 제 2 PMOS 트랜지스터
    를 포함하는 디지털-아날로그 변환기에서의 전류 셀 회로.
  4. 제 1 항에 있어서,
    상기 전류 셀 회로는,
    소스가 노드를 통해 상기 전류원의 드레인에 병렬로 연결되어 상기 전류원으로부터 제공되는 전류를 제 2 출력단으로 전달하는, 트랜지스터를 이용한 제 2 전류 스위치와,
    상기 제 2 출력단의 출력 전압을 검출하고 검출된 전압으로부터 줄어드는 전류량을 생성하는 제 2 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터로부터 생성된 전류량을 상기 제 2 전류 스위치로 공급하는 제 3 PMOS 트랜지스터
    를 더 포함하는 디지털-아날로그 변환기에서의 전류 셀 회로.
  5. 제 4 항에 있어서,
    상기 제 2 NMOS 트랜지스터는,
    게이트가 상기 제 2 전류 스위치의 드레인 및 상기 제 2 출력단에 병렬로 연결되고, 소스가 접지단에 연결되는 것을 특징으로 하는 디지털-아날로그 변환기에서의 전류 셀 회로.
  6. 제 4 항에 있어서,
    상기 제 3 PMOS 트랜지스터는,
    소스가 상기 전원 전압단에 연결되고, 드레인이 상기 제 2 NMOS 트랜지스터의 드레인과 연결되는 제 4 PMOS 트랜지스터와,
    소스가 상기 전원 전압단에 연결되고, 게이트가 상기 제 4 PMOS 트랜지스터의 게이트에 연결되는 제 5 PMOS 트랜지스터
    를 포함하는 디지털-아날로그 변환기에서의 전류 셀 회로.
  7. 제 4 항에 있어서,
    상기 전류원, 상기 제 1 전류 스위치 및 제 2 전류 스위치는 PMOS 트랜지스터인 것을 특징으로 하는 디지털-아날로그 변환기에서의 전류 셀 회로.
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