KR100283722B1 - 3볼트용 8비트 상보형금속산화막반도체 디지털 아날로그 변환기 - Google Patents

Abstract

이 발명은 3V 이하에서 영상신호의 고속처리가 가능하게 동작하는 2진가중치 전류원 8비트 D/A 변환기에 관한 것이다. 3V용 D/A 변환기는 동작주파수 95MHz에서 소비전력은 103mW 보다 적다. 이 발명은 적분선형성 오차를 감소시키는 전류원 셀의 오차보정회로(5)와, 미분선형성오차를 감소시키는 전류원 셀의 문턱전압 보상회로(4), 그리고 글리치의 제거와 변환속도의 증가를 위한 전류스위치 구동기(Level shift driver)(1)를 포함한다. 에이치 스파이스(Hspice)로 모의실험한 결과, 적분선형성오차는 0.17LSB이고, 미분선형성오차는 0.07LSB이다. 그리고 전력은 같은 속도의 D/A 변환기에 비해 29% 감소된다.

Description

3볼트용 8비트 상보형금속산화막반도체 디지털 아날로그 변환기

본 발명은 3V 이하에서 영상신호의 고속처리가 가능하게 동작하는 2진가중치 전류원 8비트 D/A 변환기(8-bit CMOS Digital to Analog Converter for 3V Power Supply)에 관한 것이다.

디지털 아날로그 변환기(이하 D/A 변환기)는 디지탈 입력에 비례하는 아날로그 출력을 발생하는 장치이다. 영상신호를 고속으로 처리해야 하는 고선명 TV(HDTV), 디지털 TV, 스캐닝 그래픽 시스템(Scanning Graphic System), 컴퓨터시스템 등에서 고속·고해상도의 D/A 변환기는 핵심요소이며 그 수요는 계속 증가하고 있다. 이러한 시스템에서 사용되는 D/A 변환기는 8비트 이상의 해상도와 65MHz 이상의 변환속도가 요구된다.

종래에는 바이폴라 트랜지스터(bipolar transistor)를 사용하여 쉽게 고속·고해상도의 D/A 변환기를 구현하였으나 소비전력이 많다는 단점이 있었다. 그러나 CMOS로 D/A 변환기를 구현하면 소비전력이 적고, 공정가격이 싸며, 고집적도가 가능하다. 특히 CMOS D/A 변환기는 메모리, 디지탈처리장치 등과 동일 칩(Chip)상에서 쉽게 구현되는 장점이 있어 CMOS D/A 변환기의 필요성은 더욱 증가 되고 있다. 따라서 CMOS 공정을 이용한 D/A 변환기 연구가 활발히 전개되었고 세그먼트전류원배열(segmented current-steering array)의 전류스위치방식, 2진가중치전류원배열(binary weighted current-steering array)을 이용한 전류스위치방식, 저항열(resister steering)방식 등 여러 종류의 고속, 고해상도 CMOS D/A 변환기가 구현되었다.

최근에는 휴대용 컴퓨터와 같은 영상신호시스템의 보급이 확산되면서 저전압, 저전력 D/A 변환기의 필요성이 증대되고 있다.

그러나 기존의 2진가중치전류원을 이용한 전류스위치방식들은 선형성을 증가시키기 위해 높은 출력임피던스를 갖는 캐스코드 전류원(cascoded current source)을 사용하고, 5V 전원에서 동작하도록 설계되었기 때문에 3V 이하의 배터리를 사용하는 휴대용 기기에는 사용이 어려웠다. 또한 동일한 단위전류원(unit current source)을 사용하는 세그먼트방식에서는 전류원트랜지스터에 스위치를 직접 연결하는 2단 스택구조의 단일전류원스위치(single current source switch)를 사용하였으나 소스(source)의 변동(fluctuation)에 따른 전류원 셀의 영향을 고려하여 높은 출력 임피던스를 얻기 위해 전류원과 스위치 트랜지스터의 크기를 같게 하고, 채널 길이를 크게 함으로써 종횡비(Width/Length ratio)를 작게 하여 모든 트랜지스터를 포화영역에서 동작하도록 설계하였기 때문에 3V 이하에서 동작하기가 어렵다.

본 발명의 목적은 전류원의 출력전류오차를 보상하면서 스위치 트랜지스터의 채널길이를 작게 하여 낮은 전압에서 동작되도록 하고, 문턱전압변동에 의한 선형성오차를 줄이며, 글리치를 줄이고 세틀링 시간을 감소시켜 과다전력소모 및 시스템오류를 방지하며, 스위치를 3V 이하에서 고속으로 동작되도록 하기 위한 것이다.

제1도는 본 발명의 8비트 2진가중치전류원 D/A 변환기의 전체 블럭도.

제2도는 본 발명의 오차보정회로를 사용한 저전압용 전류원스위치 회로도.

제3도는 본 발명의 전류스위치 구동기 회로도.

제4도는 본 발명의 구동기 출력파형도.

제5도는 본 발명의 구동기로 전류스위치를 구동했을 때의 출력 파형과 기존의 인버터구동기로 전류원을 구동했을 때의 출력 파형 비교도.

제6도는 본 발명의 구동기에서 각 스위치별로 셋틀링시간을 Hspice 로 모의실험하면서 부하저항 75Ω, 부하캐패시턴스 20pF 일 때 하위 4비트의 부하전류 출력파형도.

제7도는 그 상위 4비트의 부하전류 출력파형도.

제8도는 본 발명의 D/A 변환기를 동작전압은 3V, 부하저항은 75Ω이고, 부하캐패시턴스는 20pF 를 연결하여 ASIC 프로세스(process) HSPICE 파라메터를 사용하여 모의실험한 결과, 그 전 전류가 흐를 때의 출력특성도.

제9도는 그 적분선형성오차(INL)도.

제10도는 그 미분선형성오차(DNL)도.

제11도는 디지탈입력이 1에서 255까지 변환할 때의 본 발명의 8비트 D/A 변환기의 출력전류스텝(step)파형도.

그래서 본 발명에서는 전류원 트랜지스터를 스위치에 직접 연결한 기존의 단일전류원 스위치를 사용하고, 스위치 트랜지스터의 채널길이를 작게 함으로써 종횡비를 크게 하여 낮은 전압에서 동작되도록 하였다. 트랜지스터의 채널길이를 작게 하면 전류원의 출력임피던스가 작아지며 출력 측의 전압스윙에 의한 전류원의 오차가 발생한다. 이때 발생한 전류원의 출력전류 오차를 감지하고 기준전류와 비교하여 부족분을 보상하도록 오차보정회로(error cancellation circuit)를 설계하였으며, 웨이퍼상에서 발생하는 전류원 트랜지스터의 문턱전압변동에 의한 선형성 오차를 줄이기 위해 전류원 트랜지스터의 게이트에 기존의 문턱전압 보상회로(threshold voltage compensation circuit)를 사용하였다.

또한 CMOS D/A 변환기에서 글리치는 과다 전력소모 및 시스템 오류를 야기하므로 글리치가 적어야 한다. D/A 변환기에서 글리치는 전류원의 차동스위치가 동시에 오프(off)되었다가 온(on)될 때 발생한다. 그래서 본 발명에서는 글리치를 줄이고 세틀링시간(settling time)을 감소시키기 위해 전류원스위치가 동시에 오프되지 않도록 하나의 입력 신호에 의해 동작되면서 입력신호와 그 상보신호가 높은 전압에서 교차되도록 하였고, 스위치를 고속으로 동작시키기 위해 전압스윙 폭을 제한한 새로운 차동스위치구동기(driver)를 설계하여 3V 이하에서 고속으로 동작하는 2진가중치전류원 8비트 D/A 변환기를 설계하였다.

위와 같은 본 발명의 구성 내용을 제1도를 참조하여 설명한다. 제1도는 8비트 2진가중치전류원 D/A 변환기의 전체블록도로서, 이 구조는 단위 전류원 셀에서 발생한 전류의 대수적인 합을 부하저항을 통하여 전압으로 변환하는 D/A 변환기이다.

즉, 본 발명은 구동기(또는 전류스위치 구동기)(1), 전류원(또는 단위전류원)(2), 전류스위치(3), 전류원의 문턱전압 보상회로(4), 오차보정회로(5) 등으로 구성되어 있다.

다시 말해, 디지털 입력신호의 전압스윙폭을 제한하고 높은 전압에서 그 상보신호와 교차하는 출력신호를 발생시키는 구동기(1)와, 스위치 트랜지스터의 채널길이를 작게하고 상기 구동기의 출력신호에 따라 부하측을 구동시키고 그 상보신호가 더미(dummy)측을 구동시키는 전류스위치(3)와, 트랜지스터를 이 전류스위치에 직접 연결하고 전류스위치의 부하측이 온될 때 부하저항에 2진가중치전류가 전압강하를 수반하며 흘러 디지털입력이 아날로그값으로 출력되도록 하는 2⁸개 이상의 단위셀로 이루어진 전류원(2)과, 웨이퍼와 공정상에서 발생되는 전류원 트랜지스터의 문턱전압 변동을 감소시키는 문턱전압 보상회로(4), 그리고 전류원의 출력전류 오차를 감지하고 기준전류와 비교하여 부족분을 보상하도록 전류원 트랜지스터의 게이트에 설치되는 오차보정회로(5)로 이루어진 것이다.

본 발명의 개괄적인 회로동작은 다음과 같다.

먼저 단위전류원 셀을 2진가중치전류원으로 구성한 상태에서, 디지털 입력은 전류원의 차동스위치를 구동시키기 위한 구동기의 구동신호로 사용되며, 구동기는 디지털 입력신호를 전압스윙폭을 제한하고 높은 전압에서 그 상보신호와 교차하는 출력신호를 발생한다. 구동기의 출력신호가 부하측 전류스위치를 구동하고, 그 상보신호는 더미측 전류스위치를 구동하게 된다. 2진가중치전류는 부하측 스위치가 온될 때 부하저항을 통하여 흐르며, 이때 부하저항에 전압강하가 생기고, 디지털입력은 아날로그 값으로 출력된다. 또한, 문턱전압 변동이 감소되어 선형성이 향상되고, 전류원 오차보정회로를 사용하여서 출력임피던스가 작아 발생하는 선형성오차를 감소하게 된다.

이하에서는 본 발명이 특징의 하나인 오차보정회로를 제2도에 의하여 설명한다. 제2도는 오차보정회로를 사용한 저전압용 전류원스위치 회로이다.

스위치 M2, M3의 종횡비를 3V 이하 전압에서 동작할 때도 전류원에서 생성된 전 전류가 흐를 수 있도록 회로 모의실험을 통해 크기를 W/L=5 로 결정했다. 스위치 트랜지스터의 채널길이를 작게 하고 종횡비를 크게 하면 출력측 임피던스가 작아져서 전류원에 오차가 발생한다. 이 오차를 보정하기 위해 보정회로를 사용하였다.

오차보정회로는 전류원 M1에서 생성된 전류가 스위치 M2 와 M3 에 의해 부하측과 더미측으로 절환되는 단일 전류원 스위치이다. 다시 말해, 전류원을 전류원스위치 M2와 M3에 의해 전류원 트랜지스터 M1 에서 전류를 생성시키도록 하였을 때, 이 전류원 M1 과 동일한 NMOS 트랜지스터 M5 를 스위치 M6 과 직렬로 연결하여 부하전압변동에 영향받지 않는 기준 전류를 발생하며, 이 기준 전류와 상기 전류원의 전류 오차를 감지하는 차동증폭기를 설치하고, 차동증폭기의 비교 출력(인가)에 따라 전류원의 출력오차를 보정하는 NMOS 트랜지스터 M4와, 보정회로를 흐르는 전류를 최대허용 오차 이내로 하는 NMOS 트랜지스터 M7 을 직렬로 연결시킨 것이다.

M7의 크기는 전류원의 오차가 ±0.5LSB 이내로 하기 위해 최대허용전류 0.42㎂에 맞게 설계하였다. 부하저항에 유기되는 전압은 입력 비트값에 따라 1V의 스윙을 하게 되고, 전류원 트랜지스터의 드레인 전압은 2V 와 3V 사이에서 변화하게 된다. 이 때문에 전류원 출력임피던스가 작아서 출력전류의 오차가 발생한다. 이때 발생한 전류원의 출력오차를 기준전류와 비교하여 부족한 양만큼의 전류를 보정용 트랜지스터 M4 를 통하여 흘려주게 된다. 이러한 동작으로 부하변동에 따른 오차를 보정하므로 출력측으로는 항상 일정한 양의 전류가 흐르게 되고, 이것은 출력임피던스를 높여 준 것과 같은 효과를 갖는다.

이하에서는 본 발명의 또 다른 특징인 구동기(전류스위치 구동기)를 제3도에 의하여 설명한다. 제3도는 전류스위치 구동기 회로도이다.

구동기의 구성은, 드레인공급전압 입력단 V_dd에 드레인이 접속되고 게이트가 접지되며 역드레인노드과 소스가 접속되는 NMOS 트랜지스터 M1과, 드레인 공급전압 입력단 V_dd에 드레인이 접속되고 게이트가 접지되며 드레인노드 D_out과 소스가 접속되는 NMOS 트랜지스터 M2와, 디지털 입력신호를 게이트에 인가받고 상기 M1의 소스에 드레인이 접속되는 NMOS 트랜지스터 M3와, 상기 M1 의 소스에 게이트가 접속되고 상기 M2의 소스에 드레인이 접속되는 NMOS 트랜지스터 M4, 그리고 바이어스전압을 게이트에 인가받고 상기 M3 와 M4 의 소스에 드레인이 접속되며 소스가 소스전원전압선에 연결되는 NMOS 트랜지스터 M5 로 이루어진 것이다.

구동기의 동작은 다음과 같다.

MS의 게이트에는 디지털 입력신호가 가해진다. 입력신호가 하이(high)이면 M3가 온되고은 로우(low)가 되며, 이 전압은 더미측 전류스위치를 오프시키며, 또한 M4의 게이트 동작전압이 되어 M4는 오프가 된다. 이때 M4의 드레인노드 D_out은 하이가되며, 이 노드전압은 부하측 전류스위치를 온시켜 전류원에서 발생한 전류가 부하저항을 통하여 흐른다. 전류원의 전 전류를 흘릴 수 있는 전압은 2.25V 이다. 따라서, 2.3V 이상에서 디지털 입력신호와 그 상보신호가 교차하도록 하기 위해 피스파이스(Pspice) 모의실험을 통해 각 트랜지스터의 크기를 정했다. 3V 이하의 저전압에서 동작하려면 전류원 스위치의 게이트전압은 2.3V 이상으로 커야 하기 때문에 M1 과 M2 를 PMOS 를 사용하여 백게이트(back-gate) 효과에 의한 전압강하를 없게 하였다. 또한 M5 에 흐르는 전류는 구동기 출력전압의 로우 레벨을 결정하며 전류스위치 구동속도를 결정하므로 신중하게 설계하여야 한다.

상기한 제2도의 저전압 전류원의 출력노드 A 의 전압을 V_A라고 하면 차동스위치의 게이트와 소스간의 전압 V_gs는 V_A+V_th보다 적으면 오프되고 V_A+V_th보다 큰 쪽은 온된다. 차동스위치 스윙 폭은 전류원의 전류가 왜곡 없이 충분히 흘러야 하므로보다 커야 한다. 본 발명에서는 전류원스위치 트랜지스터의 크기를 전류원 스위치 게이트전압이 2.25V 에서 전 전류가 흐를수 있도록 설계하였다.

설계한 구동기의 출력 파형을 제4도에 보였다. 그림에서 보면 구동기의 전압스윙은 1.2V 에서 3V 로 제한되었고, 입력신호와 그 상보신호가 2.3V 이상에서 교차되고 있다. 따라서 차동스위치가 동시에 오프되는 것이 방지되고, 글리치가 줄어들며, 셋틀링 시간이 작아진다.

제5도는 제안된 구동기로 전류스위치를 구동했을 때의 출력 파형과 기존의 인버터구동기로 전류원을 구동했을 때의 출력 파형을 대비하여 보여주고 있다.

제안된 구동기의 출력 파형이 기존의 구동기에 의한 출력 파형보다 글리치가 많이 감소되었고, 셋틀링시간이 빨라졌음을 알 수 있다. 2진가중치전류원 D/A 변환기의 전류스위치는 각 비트별로 2ⁿ배의 가중치전류를 흘릴 수 있도록 그 크기가 LSB 스위치의 2ⁿ배 크기를 갖는다. 각 비트별 출력전류의 셋틀링 시간 간에 차이가 생기면 출력 측에 잡음이 생기고 이것이 글리치로 나타나게 된다. 따라서 구동기의 출력전류도 이에 비례해서 커져야 각 비트 스위치의 출력전류 셋틀링시간을 맞출 수 있다.

설계한 구동기의 동작 특성을 알아보기 위해 각 스위치별로 셋틀링시간을 에이치 스파이스(Hspice)로 모의실험을 하였다.

제6도는 부하저항 75Ω, 부하캐패시턴스 20pF 일 때 하위4비트의 부하전류 출력 파형을 보여준다. 최하위비트 LSB(D0)의 상승시간은 2.25ns, 하강시간은 3.3ns, 셋틀링시간은 9.6ns, 출력전류는 54.1㎂였고, D3의 상승시간은 2.39ns, 하강시간은 3.3ns, 셋틀링시간은 10ns, 출력전류는 434㎂였다.

제7도는 상위 4비트의 출력전류의 파형을 보여준다. D4의 상승시간은 2.82ns, 하강시간은 3.2ns, 셋틀링시간은 10ns, 출력전류는 867㎂였고, D5의 상승시간은 2.92ns, 하강시간은 3.4ns, 셋틀링시간은 9.9ns, 출력전류는 1,734㎂였다. 또한 D6의 상승시간은 3.03ns, 하강시간은 3.5ns, 셋틀링시간은 10.1ns, 출력전류는 3,470㎂였고, 최상위비트 MSB(D7)의 상승시간은 3.07ns, 하강시간은 3.5ns, 셋틀링시간은 10.3ns, 출력전류는 6,940㎂였다.

각 스위치별 셋틀링시간과 출력전류의 에이치 스파이스 모의실험 결과를 요약하여 표 1에 보여주었다. 앞에서 언급했듯이 각 스위치별 출력전류 값은 2ⁿ배의 크기를 갖는다. 모의실험 결과에서 각 스위치별 출력전류 오차는 허용오차 한도인 ±0.5LSB 보다 작았다. 또한 입력 비트 LSB 와 MSB 의 셋틀링시간 차이는 최대 0.7ns 였고, 이것은 전 전류 셋틀링시간 10.5ns 보다 매우 적어 그 영향은 그다지 크지 않다.

본 발명의 8비트 D/A 변환기는 CMOS 0.8㎂ 단폴리 2중금속(single poly double metal)공정을 이용하여 설계되었다. 동작전압은 3V, 부하저항은 75Ω이고, 부하캐패시턴스는 20pF 를 연결하여 LG 반도체의 ASIC 프로세스(process) HSPICE 파라메터인 「LGS 0.8 Level 13 HSPICE」 모델을 사용하여 모의실험을 하였다. 그 결과를 이하에서 설명한다.

제8도는 전 전류가 흐를 때의 출력특성을 나타낸다. 전 전류가 흐를 때 상승시간은 3.1ns, 하강시간은 3.9ns, 셋틀링시간은 10.5ns 이므로 95MHz 의 변환속도를 보였다. 그리고 적분선형성오차(INL)은 ±0.17LSB, 미분선형성오차(DNL)은 ±0.07LSB 였고 소비전력은 103mW 로 나타났다. D/A 변환기의 적분선형성오차와 미분선형성오차의 허용오차는 ±0.5LSB 이다. 제9도는 적분선형성오차가 ±0.17LSB 이고, 제10도는 미분선형성오차가 ±0.07LSB 임을 보여주고 있다. 따라서 본 발명에서 설계한 D/A 변환기는 선형성이 양호하고 또한 8비트의 해상도를 만족한다. 제11도는 디지탈입력이 1에서 255까지 변환할 때의 8비트 D/A 변환기의 출력전류스텝(step)파형의 일부를 보여준다. 입력이 증가함에 따라 출력전류도 지속적으로 증가하고 있다. 이것은 단조성이 양호하다는 것을 나타낸다.

본 발명에서 설계한 D/A 변환기를 기존의 단일 전류원을 사용한 세그먼트방식의 변환기와 함께 캐스코드전류원을 사용한 2진가중치방식의 변환기와 비교해 보았다. 해상도와 공정 조건이 달라 정확한 비교라고 할 수는 없지만 세그먼트방식의 변환기인 경우 해상도는 8-비트이고, 변환속도는 80MHz, 소비전력은 145mW 였다. 또한 2진가중치방식의 경우는 6-비트, 100MHz, 소비전력 150mW 로 나타나 있다. 따라서 본 발명에서 설계한 변환기가 세그먼트방식보다 소비전력면에서 약 31%, 속도면에서 약 18%우수하고 기존의 2진가중치 변환기보다는 속도면에서는 동등한 수준이나 전력면에서 약 29% 우수한 것으로 나타났다. 표 2는 설계한 8비트 D/A 변환기와 기존의 참고문헌과의 특성을 비교한 것을 요약하여 보여준다.

결론적으로 본 발명을 정리하면, 기존의 D/A 변환기의 경우 5V에서는 100MHz 대로 동작이 가능하나, 3V의 경우에는 50MHz 이상의 동작이 어려웠다. 따라서 본 발명에서는 3V 의 동작 전압에서 8비트 이상의 고해상도 65MHz 이상 고속으로 동작하는 D/A 변환기에 관한 연구를 목적으로 하였고, 이를 위해 D/A 변환기에 대한 전반적인 알고리즘을 고찰하여 변환기의 구조를 결정하였다. 그래서 다음과 같은 제안들을 한 바 있다.

첫째, 3V 이하에서 동작시키기 위해 기존의 단일전류원 스위치방식의 전류원 스위치 트랜지스터의 채널을 작게하고, 종횡비를 크게 하였으며, 출력임피던스가 작아서 발생하는 선형성오차를 줄이기 위해 오차보정회로를 사용한 저 전압용 스위치를 제안하였다. 둘째, 변환 속도를 높이고 글리치를 줄이기 위해서 하나의 입력 신호에 의해 동작하면서, 구동기의 출력파형의 스윙 폭을 제한한 새로운 전류스위치 구동기를 제안하였다. 셋째, 웨이퍼 상에서 발생하는 전류원트랜지스터의 문턱전압 변동에 의한 선형성 오차를 줄이기 위해 문턱전압 보상회로를 사용하였다.

이와 같은 본 발명은 컴파스 툴(Compass tool)로 설계하고 에이치 스파이스(Hspice)로 모의 실험한 결과 3V 동작 전압에서 전 전류 셋틀링시간이 10.5ns 로 95MHz 의 변환 속도가 구현되었고 적분선형성오차가 0.17LSB, 미분선형성 오차가 0.07LSB 가 되어 8비트 해상도가 구현되었다. 5V 로 동작하는 기존의 세그먼트방식 D/A 변환기보다 소비전력면에서 약 31%정도 감소되었고, 속도면에서는 약 18%정도 향상되었다. 또한 2진가중치 변환기보다는 속도면에서는 동등한 수준이나 소비전력면에서는 약 29% 정도 감소되었다. 따라서 스캐닝 그래픽 시스템(scanning graphic system) 및 디지털 TV(digital TV)등과 같이 고속을 요하는 저 전압, 저전력용 휴대용 기기에의 사용이 예상된다.

Claims (3)

1. 디지털 입력신호의 전압스윙폭을 제한하고 높은 전압에서 그 상보신호와 교차하는 출력신호를 발생시키는 구동기와, 스위치 트랜지스터의 채널길이를 작게하고 상기 구동기의 출력신호에 따라 부하측을 구동시키고 그 상보신호가 더미측을 구동시키는 전류스위치와, 트랜지스터를 이 전류스위치에 직접 연결하고 전류스위치의 부하측이 온될 때 부하저항에 흘러 2진가중치전류가 전압강하를 수반하며 디지털입력이 아날로그값으로 출력되도록 하는 2⁸개 이상의 단위셀로 이루어진 전류원과, 웨이퍼와 공정상에서 발생되는 전류원 트랜지스터의 문턱전압 변동을 감소시키는 문턱전압 보상회로, 그리고 전류원의 출력전류 오차를 감지하고 기준전류와 비교하여 부족분을 보상하도록 전류원 트랜지스터의 게이트에 설치되는 오차보정회로로 이루어진 것을 특징으로 하는 3V용 8비트 CMOS 디지털 아날로그 변환기.
2. 제1항에 있어서, 상기 전류원을 전류원스위치 M2 와 M3 에 의해 전류원 트랜지스터 M1 에서 전류를 생성시키도록 하였을 때, 상기 오차보정회로는, 상기 전류원 트랜지스터 M1과 동일한 M5 를 스위치 M6 과 직렬로 연결하여 부하전압변동에 영향받지 않는 기준 전류를 발생시키며, 이 기준 전류와 상기 전류원의 전류 오차를 감지하는 차동증폭기를 설치하고, 차동증폭기의 비교값 출력에 따라 전류원의 출력오차를 보정하는 트랜지스터 M4 와, 보정회로를 흐르는 전류를 최대허용 오차 이내로 하는 트랜지스터 M7 을 직렬로 연결시킨 것을 특징으로 하는 3V용 8비트 CMOS 디지털 아날로그 변환기.
3. 제1항에 있어서, 상기 구동기는, 드레인공급전압 입력단 V_dd에 드레인이 접속되고 게이트가 접지되며 역드레인노드과 소스가 접속되는 NMOS 트랜지스터 M1 과, 드레인공급전압 입력단 V_dd에 드레인이 접속되고 게이트가 접지되며 드레인노드 D_out과 소스가 접속되는 NMOS 트랜지스터 M2와, 디지털 입력신호를 게이트에 인가받고 상기 M1 의 소스에 드레인이 접속되는 NMOS 트랜지스터 M3 와, 상기 M1 의 소스에 게이트가 접속되고 상기 M2 의 소스에 드레인이 접속되는 NMOS 트랜지스터 M4, 그리고 바이어스전압을 게이트에 인가받고 상기 M3 와 M4 의 소스에 드레인이 접속되며 소스가 소스전원전압선에 연결되는 NMOS 트랜지스터 M5로 이루어진 것을 특징으로 하는 3V용 8비트 CMOS 디지털 아날로그 변환기.