KR101705159B1 - 전류스위치 구동회로 및 디지털 아날로그 신호변환기 - Google Patents

전류스위치 구동회로 및 디지털 아날로그 신호변환기 Download PDF

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Abstract

본 발명은 전류스위치를 구동하는 신호를 발생시키는 전류스위치 구동회로 및 이를 이용한 디지털 아날로그 신호변환기에 관한 것이다. 전류스위치 구동회로는 소스 단자는 VDD에 연결되고, 게이트 단자는 입력신호를 수신하고, 드레인 단자에서 구동신호를 출력하는 제1 PMOS 트랜지스터, 드레인 단자는 상기 제1 PMOS 트랜지스터의 상기 드레인 단자와 연결되고, 게이트 단자는 상기 입력신호를 수신하는 NMOS 트랜지스터, 소스 단자는 상기 NMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 바이어스 전압과 연결되고, 드레인 단자는 GND에 연결되는 제2 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터가 항상 켜져 있는 상태를 유지하도록 하는 제어 전류원을 포함한다.

Description

전류스위치 구동회로 및 디지털 아날로그 신호변환기{CURRENT SWITCH DRIVING CIRCUIT AND DIGITAL TO ANALOG CONVERTER}
본 발명은 구동신호 발생장치에 관한 것으로, 보다 상세하게는 전류스위치를 구동하는 신호를 발생시키는 전류스위치 구동회로 및 이를 이용한 디지털 아날로그 신호변환기에 관한 것이다.
전류구동방식 디지털-아날로그 신호변환기(Digital-to-Analog Converter, DAC)의 동적 성능에 영향을 주는 요소들은 소자들 사이의 매칭 특성, 글리치, 스위칭 방식 등 여러 가지가 있다. 그것들 중 가장 영향이 큰 요소는 전류구동방식 디지털-아날로그 신호변환기의 기본 구성 요소인 단위전류원의 출력 임피던스이다.단위전류원의 출력 임피던스가 클수록 좋은 SFDR(Spurious Free Dynamic Range) 특성을 갖게 된다.
일반적으로 사용되는 전류구동방식 디지털-아날로그 신호변환기와 달리, 비디오 신호처리를 위한 디지털-아날로그 신호변환기의 출력전압의 크기는 일반적인 디지털-아날로그 신호변환기의 출력전압에 비해서 비교적 크다. 출력전압의 크기가 큰 경우, 디지털-아날로그 신호변환기에 포함된 트랜지스터들의 동작 영역이 포화(Saturation) 영역이 아닌 선형(Linear) 영역이 되는 경우가 있고, 이 경우 디지털-아날로그 신호변환기에 포함되는 트랜지스터들이 단위전류원의 출력 임피던스를 증폭하지 못하게 된다. 따라서 디지털-아날로그 신호변환기의 출력전압의 크기가 큰 경우에는 단위전류원의 출력 임피던스가 작아지게 되고 이로 인해서 디지털-아날로그 신호변환기의 SDFR 특성이 나빠지게 된다.
본 발명이 해결하고자 하는 기술적 과제는, 디지털-아날로그 신호변환기의 단위전류원의 출력 임피던스가 큰 출력신호에 대해 감소되지 않는 전류스위치 구동회로를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 전류스위치를 구동하는 신호의 레벨을 제한하는 전류스위치 구동회로를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 전류스위치를 고속으로 구동하는 구동신호를 발생시키는 전류스위치 구동회로를 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 실시 예에 따른 전류스위치 구동회로는 소스(Source) 단자는 VDD에 연결되고, 게이트(Gate) 단자는 입력신호를 수신하고, 드레인(Drain) 단자에서 구동신호를 출력하는 제1 PMOS 트랜지스터, 드레인 단자는 상기 제1 PMOS 트랜지스터의 상기 드레인 단자와 연결되고, 게이트 단자는 상기 입력신호를 수신하는 NMOS 트랜지스터, 소스 단자는 상기 NMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 바이어스 전압과 연결되고, 드레인 단자는 GND에 연결되는 제2 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터가 항상 켜져 있는 상태를 유지하도록 하는 제어 전류원을 포함한다.
상기 목적들을 달성하기 위한 본 발명의 다른 실시 예에 따른 전류스위치 구동회로는 소스 단자는 GND에 연결되고, 게이트 단자는 입력신호를 수신하고, 드레인 단자에서 구동신호를 출력하는 제1 NMOS 트랜지스터, 드레인 단자는 상기 제1 NMOS 트랜지스터의 상기 드레인 단자와 연결되고, 게이트 단자는 상기 입력신호를 수신하는 PMOS 트랜지스터, 소스 단자는 상기 PMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 바이어스 전압과 연결되고, 드레인 단자는 VDD에 연결되는 제2 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터가 항상 켜져 있는 상태를 유지하도록 하는 제어부를 포함한다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 실시 예에 따른 디지털-아날로그 신호변환기는 일정한 크기의 전류를 발생시키는 전류원, 상기 전류원에서 발생된 상기 전류의 출력 방향을 결정하는 전류스위치 및 상기 전류스위치를 구동시키는 디지털 구동신호를 발생시키는 전류스위치 구동회로를 포함하고, 상기 디지털 구동신호의 High 신호는 VDD이고, Low 신호는 상기 VDD 보다 작으며 양의 전압이다.
위와 같은 본 발명 실시 예적 구성들에 따르면, 디지털-아날로그 신호변환기의 단위전류원의 출력 임피던스가 큰 출력신호에 대해 감소되지 않는다.
또한, 전류스위치를 구동하는 신호의 레벨이 제한된다.
또한, 전류스위치를 고속으로 구동하는 구동신호가 발생된다.
도 1은 일반적으로 사용되고 있는 DAC에 포함되는 단위전류원 및 전류스위치를 나타낸 도면;
도 2는 큰 출력전압을 가지는 DAC에서 단위전류원의 출력 임피던스가 낮아지는 문제를 해결하기 위한 전류스위치를 나타내는 도면;
도 3a 및 도 3b는 본 발명의 실시 예에 따른 전류스위치 구동회로를 나타내는 도면;
도 4는 도 3a의 전류스위치 구동회로의 구동신호 그래프를 나타내는 도면;
도 5a 및 도 5b는 본 발명의 다른 실시 예에 따른 전류스위치 구동회로를 나타낸 도면; 및
도 6a 및 도 6b는 본 발명의 또 다른 실시 예에 따른 전류스위치 구동회로를 나타내는 도면이다.
도 7은 본 발명의 또 다른 실시 예에 따른 디지털-아날로그 신호변환기를 나타내는 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다. 이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "...부", "...기", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1은 일반적으로 사용되고 있는 DAC에 포함되는 단위전류원 및 전류스위치를 나타낸 도면이다. 도 1을 참조하면, 단위전류원(101)은 제1 PMOS(101a) 및 제2 PMOS(101b) 트랜지스터를 포함하고, 전류스위치(102)는 제3 PMOS(102a) 및 제4 PMOS(102b) 트랜지스터를 포함한다.
단위전류원(101)의 제1 PMOS(101a) 및 제2 PMOS(101b) 트랜지스터는 일정한 크기의 전류를 발생시킨다. 전류스위치(102)의 제3 PMOS(102a) 및 제4 PMOS(102b) 트랜지스터는 단위전류원(101)에서 만들어진 전류의 출력 방향을 결정한다. 전류스위치(102)를 구동시키는 구동신호(D, DB)는 VDD와 GND(0V)의 전압레벨을 갖는 디지털 신호이다.
단위전류원(101)의 출력이 대략 [수학식 1]과 같은 전압 범위 내인 경우, 전류스위치(102)에 포함된 제3 PMOS(102a) 및 제4 PMOS(102b) 트랜지스터는 컷오프(Cutoff) 영역과 포화(Saturation) 영역에서 동작한다. 이러한 경우 단위전류원(101)의 출력 임피던스는 [수학식 2]와 같다.
Figure 112010083102492-pat00001
Figure 112010083102492-pat00002
일반적인 전류구동방식 DAC의 출력 범위는 [수학식 1]의 범위 내이다. 그러나 예를 들어, 비디오 신호처리용 DAC와 같은 경우 [수학식 1]의 범위를 벗어나는 큰 출력 전압이 요구되고, 이와 같은 경우 전류스위치(102)에 포함된 제3 PMOS(102a) 및 제4 PMOS(102b) 트랜지스터는 구동신호(D, DB)에 따라 컷오프 영역과 선형(Linear) 영역에서 동작한다. 이러한 경우 제3 PMOS(102a) 및 제4 PMOS(102b) 트랜지스터는 단위전류원(101)의 출력 임피던스를 증폭하는 역할을 하지 못한다. 결국 단위전류원(101)의 출력 임피던스는 [수학식 3]과 같이 [수학식 2]보다 작아지게 되고, 따라서 낮은 출력 임피던스로 인해서 DAC의 SFDR 특성이 급격히 나빠지게 된다.
Figure 112010083102492-pat00003
도 2는 큰 출력전압을 가지는 DAC에서 단위전류원의 출력 임피던스가 낮아지는 문제를 해결하기 위한 전류스위치를 나타내는 도면이다. 도 2를 참조하면, 단위전류원(101)은 제1 PMOS(101a) 및 제2 PMOS(101b) 트랜지스터를 포함하고, 전류스위치(202)는 제3 PMOS(202a), 제4 PMOS(202b), 제5 PMOS(202c) 및 제6 PMOS(202d) 트랜지스터를 포함한다.
도 2의 전류스위치(202)에 포함되는 제5 PMOS(202c) 및 제6 PMOS(202d) 트랜지스터는 DAC의 큰 출력전압 범위에서 항상 포화 영역에서 동작한다. 따라서 큰 출력전압을 가지는 DAC에 포함된 단위전류원의 출력 임피던스는 [수학식 4]와 같고 이는 [수학식 2]와 유사한 크기가 된다.
Figure 112010083102492-pat00004
그러나 도 1과 비교하면 도 2 의 경우 제5 PMOS(202c) 및 제6 PMOS(202d) 트랜지스터를 추가함에 따라 단위전류원(101) 전체의 전압 해드룸(Voltage Headroom)이 줄어들게 되어 제5 PMOS(202c) 및 제6 PMOS(202d) 트랜지스터가 없는 경우에 비해 동작마진이 줄어들게 되고 결국 동작이 불안정한 영역으로 쉽게 들어갈 수 있다. 이러한 문제를 해결하기 위해서 제1 PMOS(101a) 내지 제4 PMOS(202b) 트랜지스터의 크기를 도 1의 경우에 비해 크게 설계해야 하고, 이러한 경우 DAC의 크기가 커지게 된다. 또한, 제1 PMOS(101a) 내지 제4 PMOS(202b) 트랜지스터의 크기가 커짐에 따라 단위전류원의 기생커패시터 성분이 증가하고, 이로 인해서 높은 주파수에서 단위전류원의 출력 임피던스가 작아져 높은 주파수에서 DAC의 SFDR 특성이 나빠지는 단점이 있다.
큰 출력전압을 갖는 DAC에서 단위전류원의 출력 임피던스가 낮아지는 문제를 해결하기 위한 또 다른 방법은 도 1의 단위전류원(101)을 그대로 사용하고, 전류스위치(102)를 구동하는 구동신호(D, DB)를 VDD와 GND(0V)의 전압레벨을 갖는 디지털 신호가 아닌 그보다 제한된 전압레벨을 갖도록 하는 구동신호(D, DB)로 전류스위치(102)를 구동하는 방법이다.
도 1의 단위전류원(101)에서 [수학식 1]의 출력전압의 범위를 벗어난 큰 출력전압의 경우, 전류스위치(102)의 구동신호(D, DB)가 VDD(High)인 경우는 전류스위치(102)에 포함된 제3 PMOS(102a) 및 제4 PMOS(102b) 트랜지스터가 컷오프 영역에서 동작하므로 구동신호(D, DB)에 의한 문제는 발생하지 않는다. 그러나 전류스위치(102) 구동신호(D, DB)가 GND(0V, Low)인 경우에는 전류스위치(102)에 포함된 제3 PMOS(102a) 및 제4 PMOS(102b) 트랜지스터가 포화 영역이 아닌 선형 영역에서 동작하기 때문에 단위전류원(101)의 출력 임피던스가 낮아지는 문제가 발생한다.
전류스위치(102)의 구동신호(D, DB)가 Low인 경우, 구동신호(D, DB)의 전압의 크기가 0V 가 아닌 전압(VD , LOW)을 갖는다면 도 1의 전류스위치(102)에 포함된 제3 PMOS(102a) 및 제4 PMOS(102b) 트랜지스터가 포화 영역에서 동작하는 출력전압 범위가 [수학식 1]에서 아래의 [수학식 5]로 바뀌게 된다.
Figure 112010083102492-pat00005
DAC에서 도 1의 단위전류원(101)을 사용하고 최대 출력전압 레벨이 VO인 경우, 전류스위치(102)를 구동하는 구동신호(D, DB)의 전압레벨을 0V가 아닌 (VO-VTH,PM3)로 설정하여 단위전류원(101)에 별도의 회로를 추가하지 않고, 보다 높은 출력전압 범위에 대해 출력 임피던스 저하를 방지할 수 있다.
이러한 경우 인버터 형태의 전류스위치 구동회로가 아닌 제한된 전압레벨의 구동신호를 발생시키기 위한 전류스위치 구동회로가 필요하다.
전류스위치 구동회로
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 제한된 전압레벨의 구동신호를 발생시키는 전류스위치 구동회로를 나타내는 도면이다. 도 3a를 참조하면, 전류스위치 구동회로(400)는 제어부(401), 제1 PMOS(405a), NMOS(405b) 및 제2 PMOS(405c) 트랜지스터를 포함한다.
제1 PMOS 트랜지스터(405a)의 소스(Source) 단자는 VDD에 연결되고, 게이트(Gate) 단자는 입력신호(DI)를 수신하고, 드레인(Drain) 단자는 NMOS 트랜지스터(405b)의 드레인 단자와 연결되어 전류스위치 구동신호(VDRV)를 출력한다.
NMOS 트랜지스터(405b)의 드레인 단자는 제1 PMOS 트랜지스터(405a)의 드레인 단자와 연결되고, 게이트 단자는 입력신호(DI)를 수신하고, 소스 단자는 제2 PMOS(405c) 트랜지스터의 소스 단자와 연결된다.
제2 PMOS(405c) 트랜지스터의 소스 단자는 NMOS(405b) 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 바이어스 전압(VBS)과 연결되고, 드레인 단자는 GND에 연결된다.
제어부(401)는 제2 PMOS(405c) 트랜지스터가 항상 켜져 있는 상태를 유지하도록 한다.
도 3a의 전류스위치 구동회로(400)는 제2 PMOS(405c) 트랜지스터를 NMOS(405b) 트랜지스터의 아래에 위치시키고 제2 PMOS(405c) 트랜지스터를 항상 켜주기 위한 제어부(401)를 추가한 것을 특징으로 한다. 이로 인해서 제2 PMOS(405c) 트랜지스터가 항상 켜져 있어 제2 PMOS(405c) 트랜지스터가 ON/OFF를 반복하고, 이 과정에서 발생하는 전류패스의 차단으로 인한 극심한 변화속도 감소된다. 또한, 전류스위치 구동을 위한 구동신호(VDRV)의 High은 VDD이고, Low는 VBS+VTH,PM2로 제한되기 때문에, 도 1의 단위전류원(101)을 사용하더라도 출력 임피던스가 감소되지 않는다. 결국, 큰 출력전압을 갖는 전류구동방식 DAC에서 단위전류원의 출력 임피던스 감소에 따른 동적 성능의 저하 문제가 해결된다.
도 3b는 PMOS 트랜지스터와 NMOS 트랜지스터의 대응관계를 통해서 도 3a의 전류스위치 구동회로(400)에 대응되는 전류스위치 구동회로(400a)이며, 이에 대한 자세한 설명은 도 3a와 유사하므로 생략한다.
도 4는 도 3a의 전류스위치 구동회로(400)의 구동신호 그래프를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 전류스위치 구동회로(400)의 구동신호(402)가 High(VDD)에서 Low(VBS)로 변할 때, 일반적인 전류스위치 구동회로의 구동신호(302)와 비교하여 변화시간이 빨라짐을 알 수 있다. 즉, 구동 신호의 변화속도의 향상으로 전류스위치를 고속으로 구동하는 것이 가능하기 때문에 본 발명의 일 실시 예에 따른 전류스위치 구동회로(400)는 고속으로 동작하는 DAC에 사용될 수 있다.
도 5a 및 도 5b는 본 발명의 다른 일 실시 예에 따른 전류스위치 구동회로를 나타낸 도면이다. 도 5a를 참조하면, 전류스위치 구동회로(500)는 도 3a의 구성에서 제어부(401)로서 제어 전류원(501)을 사용한다.
도 5a에 나타낸 전류스위치 구동회로(500)의 구성요소들 중 제어 전류원(501)을 제외한 나머지 구성요소들은 도 3a과 같으므로 구체적 설명은 생략한다.
도 5a의 제어 전류원(501)은 제2 PMOS(505c) 트랜지스터의 소스 단자에 연결되고, 제2 PMOS(505c) 트랜지스터가 항상 켜져 있는 상태를 유지하도록 하는 바이어스 전류를 제2 PMOS(505c) 트랜지스터의 소스 단자로 공급한다.
전류스위치 구동회로(500)의 입력(DI)이 Low(0V)인 경우, NMOS(505b) 트랜지스터는 꺼지고, 제1 PMOS(505a) 트랜지스터는 켜지므로 구동회로의 출력(VDRV)의 전압레벨은 VDD가 된다. 이 경우 제2 PMOS(505c) 트랜지스터는 NMOS(505b) 트랜지스터가 꺼진 것과 관계없이, 제어 전류원(501)의 전류 공급으로 인해서 항상 켜져 있는 상태가 유지된다. 그리고 전류스위치 구동회로(500)의 입력(DI)이 High(VDD)로 바뀌는 경우 제1 PMOS(505a) 트랜지스터는 꺼지고, NMOS(505b) 트랜지스터는 켜지므로 출력(VDRV)의 전압레벨은 VBS+VTH , PM2 가 된다. 이 경우 제2 PMOS(505c) 트랜지스터는 제어 전류원(501)의 전류 공급으로 인해서 항상 켜져 있는 상태이기 때문에, 일반적인 전류스위치 구동회로에서 나타나는 스위칭 및 전류패스 차단에 따른 극심한 동작속도의 감소문제를 해결할 수 있게 된다.
도 5b는 PMOS 트랜지스터와 NMOS 트랜지스터의 대응관계를 통해서 도 5a의 전류스위치 구동회로(500)에 대응되는 전류스위치 구동회로(500a)이며, 이에 대한 자세한 설명은 도 5a와 유사하므로 생략한다
도 3a 및 도 5a의 경우, 제한된 전압레벨의 전류스위치 구동신호를 발생시키기 위해 제2 PMOS 트랜지스터(405c, 505c)의 게이트 단자에는 VBS의 바이어스 전압이 필요하고, 그로 인해서 제한된 전압레벨의 전압은 VBS+VTH , PM2가 된다. 그러나 전류스위치 구동신호의 전압레벨이 제2 PMOS 트랜지스터(405c, 505c)의 문턱전압(Threshold Voltage) 범위인 경우에는 바이어스 전압이 필요하지 않다.
도 6a 및 도 6b는 본 발명의 또 다른 일 실시 예에 따른 전류스위치 구동회로를 나타내는 도면이다. 도 6a를 참조하면, 전류스위치 구동회로(600)는 도 5a의 구성과 비교하여 제2 PMOS(605c) 트랜지스터의 게이트 단자는 제2 PMOS(605c) 트랜지스터의 드레인 단자와 연결된다. 즉, 바이어스 전압(VBS)은 OV이고, Low인 경우 전류스위치 구동회로(600)가 발생시키는 구동신호(VDRV)의 전압레벨은 VTH , PM2가 된다. 이러한 경우 바이어스 전압을 위한 구성이 제거되므로 도 3a 및 도 5a에 나타낸 전류스위치 구동회로(400, 500)보다 구성이 간단한 전류스위치 구동회로(600)를 구현할 수 있다.
도 6b는 PMOS 트랜지스터와 NMOS 트랜지스터의 대응관계를 통해서 도 6a의 전류스위치 구동회로(600)에 대응되는 전류스위치 구동회로(600a)이며, 이에 대한 자세한 설명은 도 6a와 유사하므로 생략한다
디지털-아날로그 신호변환기
도 7은 본 발명의 또 다른 일 실시 예에 따른 디지털-아날로그 신호변환기를 나타내는 도면이다. 도 7을 참조하면, 디지털-아날로그 신호변환기(700)는 변환부(701), 전류원(101), 전류스위치(102) 및 전류스위치 구동회로(702)를 포함한다.
도 7의 전류원(101), 전류스위치(102) 및 전류스위치 구동회로(702)는 앞선 도 1 내지 도 3a에서 설명한 구성이므로 구체적 설명은 생략한다.
도 7의 변환부(701)는 디지털 신호를 수신하여 이를 아날로그 신호로 변환하여 출력한다. 디지털-아날로그 신호변환기(700)는 전류 구동 방식 신호변환기이며, 전류원(101)이 발생시킨 전류를 전류스위치(102)가 출력 방향을 결정하여 변환부(701)로 전달한다. 전류스위치 구동회로(702)에서 발생된 구동신호가 전류스위치(102)를 작동시키게 된다.
도 7에 나타낸 디지털-아날로그 신호변환기(700)가 포함하는 전류스위치 구동회로(702)는 도 5a 내지 도 6b에 나타낸 본 발명의 전류스위치 구동회로들(500, 500a, 600, 600a)이 적용될 수 있으나 이에 한정되지 않는다.
결국 본 발명의 실시 예에 따른 디지털-아날로그 신호변환기(700)는 일반적인 전류스위치 구동회로에서 나타나는 스위칭 및 전류패스 차단에 따른 극심한 동작속도의 감소문제를 해결할 수 있게 되고, 디지털 신호를 아날로그 신호로 변환하는 변환속도 역시 향상된다.
이상의 상세한 설명은 PMOS 트랜지스터로 구성된 단위전류원 및 전류스위치를 구동하기 위한 구동신호를 발생시키는 전류스위치 구동회로에 관한 설명이지만 NMOS 트랜지스터로 구성된 단위전류원 및 전류스위치를 구동하기 위한 구동신호를 발생시키는 전류스위치 구동회로에도 이와 동일한 방식으로 적용된다. PMOS 트랜지스터와 NMOS 트랜지스터와 관계는 본 발명의 기술분야의 당업자에게 명확하게 이해 가능하므로 구체적 설명은 생략한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 예를 들어, 제어 전류원, PMOS 및 NMOS 트랜지스터의 세부적 회로 구성이나 전 후단의 연결 관계는 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (11)

  1. 소스(Source) 단자는 VDD(전원 전압)에 연결되고, 게이트(Gate) 단자는 입력신호를 수신하고, 드레인(Drain) 단자에서 구동신호를 출력하는 제1 PMOS 트랜지스터;
    드레인 단자는 상기 제1 PMOS 트랜지스터의 상기 드레인 단자와 연결되고, 게이트 단자는 상기 입력신호를 수신하는 NMOS 트랜지스터;
    소스 단자는 상기 NMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 바이어스 전압과 연결되고, 드레인 단자는 GND(접지 전압)에 연결되는 제2 PMOS 트랜지스터; 및
    상기 제2 PMOS 트랜지스터가 항상 켜져 있는 상태를 유지하도록 하는 제어부를 포함하고,
    상기 제어부는 제어 전류원을 포함하는 전류스위치 구동회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제어 전류원은 상기 제2 PMOS 트랜지스터의 상기 소스 단자에 연결되고, 상기 제2 PMOS 트랜지스터의 상기 소스 단자로 전류를 주입하는 전류스위치 구동회로.
  4. 제 3 항에 있어서,
    상기 제2 PMOS 트랜지스터의 상기 게이트 단자는 상기 제2 PMOS 트랜지스터의 상기 드레인 단자와 연결되는 전류스위치 구동회로.
  5. 소스 단자는 GND(접지 전압)에 연결되고, 게이트 단자는 입력신호를 수신하고, 드레인 단자에서 구동신호를 출력하는 제1 NMOS 트랜지스터;
    드레인 단자는 상기 제1 NMOS 트랜지스터의 상기 드레인 단자와 연결되고, 게이트 단자는 상기 입력신호를 수신하는 PMOS 트랜지스터;
    소스 단자는 상기 PMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 바이어스 전압과 연결되고, 드레인 단자는 VDD(전원 전압)에 연결되는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터가 항상 켜져 있는 상태를 유지하도록 하는 제어부를 포함하고,
    상기 제어부는 제어 전류원을 포함하는 전류스위치 구동회로.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제어 전류원은 상기 제2 NMOS 트랜지스터의 상기 소스 단자에 연결되고, 상기 제2 NMOS 트랜지스터의 상기 소스 단자로부터 전류를 GND로 흐르게 하는 전류스위치 구동회로.
  8. 제 7 항에 있어서,
    상기 제2 NMOS 트랜지스터의 상기 게이트 단자는 상기 제2 NMOS 트랜지스터의 상기 드레인 단자와 연결되는 전류스위치 구동회로.
  9. 디지털 신호를 아날로그 신호로 변환하는 변환부;
    일정한 크기의 전류를 발생시키는 전류원;
    상기 전류원에서 발생된 상기 전류의 출력 방향을 결정하는 전류스위치; 및
    상기 전류스위치를 구동시키는 디지털 구동신호를 발생시키는 전류스위치 구동회로를 포함하고,
    상기 전류스위치 구동회로는,
    소스 단자는 VDD에 연결되고, 게이트 단자는 입력신호를 수신하고, 드레인 단자에서 구동신호를 출력하는 제1 PMOS 트랜지스터;
    드레인 단자는 상기 제1 PMOS 트랜지스터의 상기 드레인 단자와 연결되고, 게이트 단자는 상기 입력신호를 수신하는 NMOS 트랜지스터;
    소스 단자는 상기 NMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 바이어스 전압과 연결되고, 드레인 단자는 GND에 연결되는 제2 PMOS 트랜지스터; 및
    상기 제2 PMOS 트랜지스터가 항상 켜져 있는 상태를 유지하도록 하는 제어부를 포함하고,
    상기 제어부는 제어 전류원을 포함하는 디지털-아날로그 신호변환기
  10. 디지털 신호를 아날로그 신호로 변환하는 변환부;
    일정한 크기의 전류를 발생시키는 전류원;
    상기 전류원에서 발생된 상기 전류의 출력 방향을 결정하는 전류스위치; 및
    상기 전류스위치를 구동시키는 디지털 구동신호를 발생시키는 전류스위치 구동회로를 포함하고,
    상기 전류스위치 구동회로는
    소스 단자는 GND에 연결되고, 게이트 단자는 입력신호를 수신하고, 드레인 단자에서 구동신호를 출력하는 제1 NMOS 트랜지스터;
    드레인 단자는 상기 제1 NMOS 트랜지스터의 상기 드레인 단자와 연결되고, 게이트 단자는 상기 입력신호를 수신하는 PMOS 트랜지스터;
    소스 단자는 상기 PMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 바이어스 전압과 연결되고, 드레인 단자는 VDD에 연결되는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터가 항상 켜져 있는 상태를 유지하도록 하는 제어부를 포함하고,
    상기 제어부는 제어 전류원을 포함하는 디지털-아날로그 신호변환기.
  11. 삭제
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