TWI715224B - 具有耐壓機制的輸出電路 - Google Patents

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Abstract

本發明包含一種具有耐壓機制的輸出電路，包含：P型電晶體、N型電晶體、耐壓輔助N型電晶體及耐壓輔助電路。P型電晶體包含電性耦接於電壓源及輸出端之第一源極以及第一汲極，及接收第一輸入訊號之第一閘極。N型電晶體包含電性耦接於接地端及連接端之第二源極以及第二汲極，及接收第二輸入訊號之第二閘極。耐壓輔助N型電晶體包含電性耦接於輸出端及連接端之第三汲極以及第三源極。耐壓輔助電路電性耦接於電壓源以及耐壓輔助N型電晶體之第三閘極間，配置以：在輸出端操作於邏輯高準位與邏輯低準位時分別提供電流導通機制與阻性機制。

Description

具有耐壓機制的輸出電路
本發明是關於電路技術，尤其是關於一種具有耐壓機制的輸出電路。
在積體電路設計中，電路模組常在最後一級設置輸出電路，以將電路模組處理後的訊號輸出至外部電路模組。因應輸出電路據以運作的電壓源的大小，輸出電路中包含的元件如P型電晶體或是N型電晶體必須能夠具有足夠的耐壓，以在可承受的範圍中工作而避免損壞。
然而，在部分操作環境中，電壓源可能會有不穩定的狀況，導致電壓過高。在這樣的情形下，如果沒有妥善的電路設計讓輸出電路的內部元件提升耐壓的能力，將容易造成元件損壞而無法運作。
鑑於先前技術的問題，本發明之一目的在於提供一種具有耐壓機制的輸出電路，以改善先前技術。
本發明之一目的在於提供一種具有耐壓機制的輸出電路，以提高輸出電路的耐壓承受度，進一步提升輸出電路的可靠度。
本發明包含一種具有耐壓機制的輸出電路，其一實施例包含：P型電晶體、N型電晶體、耐壓輔助N型電晶體以及耐壓輔助電路。P型電晶體包含分別電性耦接於電壓源以及輸出端之第一源極以及第一汲極，以及配置以接收第一輸入訊號之第一閘極。N型電晶體包含分別電性耦接於接地端以及連接端之第二源極以及第二汲極，以及配置以接收第二輸入訊號之第二閘極。耐壓輔助N型電晶體包含分別電性耦接於輸出端以及連接端之第三汲極以及第三源極。耐壓輔助電路電性耦接於電壓源以及耐壓輔助N型電晶體之第三閘極間，以使耐壓輔助N型電晶體透過耐壓輔助電路電性耦接於電壓源以維持導通，配置以：在輸出端操作於邏輯高準位時提供電流導通機制，以使第三閘極向電壓源導出電流；以及在輸出端操作於邏輯低準位時提供阻性機制，以使第三閘極隨輸出端產生壓降。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100、200:輸出電路
110、210:耐壓輔助電路
120:輸出驅動電路
130:判斷電路
CR:比較結果
D1:第一汲極
D2:第二汲極
D3:第三汲極
D4:第四汲極
DI:二極體
DIC:寄生二極體
G1:第一閘極
G2:第二閘極
G3:第三閘極
G4:第四閘極
GND:接地端
HVD:電壓源
IN1:第一輸入訊號
IN2:第二輸入訊號
L:電感
MN1:N型電晶體
MN2:耐壓輔助N型電晶體
MP1:P型電晶體
MP2:耐壓輔助P型電晶體
NC:連接端
O:輸出端
R:電阻
S1:第一源極
S2:第二源極
S3:第三源極
S4:第四源極
VC:控制電壓
VP:預設電壓
[圖1]顯示本發明之一實施例中，一種具有耐壓機制的輸出電路的電路圖；以及[圖2]顯示本發明之另一實施例中，一種具有耐壓機制的輸出電路的電路圖。
本發明之一目的在於提供一種具有耐壓機制的輸出電路，以提高輸出電路的耐壓承受度，進一步提升輸出電路的可靠度。
請參照圖1。圖1為本發明之一實施例中，一種具有耐壓機制的輸出電路100的電路圖。輸出電路100包含：P型電晶體MP1、N型電晶體MN1、耐壓輔助N型電晶體MN2以及耐壓輔助電路110。
P型電晶體MP1包含分別電性耦接於電壓源HVD以及輸出端O之第一源極S1、第一汲極D1，以及配置以接收第一輸入訊號IN1之第一閘極G1。N型電晶體MN1包含分別電性耦接於連接端NC以及接地端GND之第二汲極D2以及第二源極S2，以及配置以接收第二輸入訊號IN2之第二閘極G2。
耐壓輔助N型電晶體MN2配置以提供類似電阻的作用，提供N型電晶體MN1一個耐壓的機制，避免N型電晶體MN1在運作中由於電壓的變化而受損。更詳細地說，耐壓輔助N型電晶體MN2包含分別電性耦接於輸出端O以及連接端NC之第三汲極D3以及第三源極S3。於一實施例中，耐壓輔助N型電晶體MN2的第三閘極G3透過耐壓輔助電路110電性耦接於電壓源HVD，以持續透過耐壓輔助電路110接收電壓源HVD的電壓，維持在導通的狀態。
耐壓輔助電路110可提供耐壓輔助N型電晶體MN2一個耐壓的機制，避免耐壓輔助N型電晶體MN2在運作中由於電壓的變化而受損。於一實施例中，耐壓輔助電路110是如圖1所示，包含二極體DI以及電阻R。其中，二極體DI包含電性耦接於電壓源HVD之陰極以及電性耦接於耐壓輔助N型電晶體MN2的第三閘極G3之陽極。電阻R則電性耦接於電壓源HVD以及耐壓輔助N型電晶體MN2的第三閘極G3間。
以下將針對輸出電路100的運作以及耐壓的機制進行說明。
依據上述結構，輸出電路100可以輸出端O為界，區分為包含P型電晶體MP1的上半橋，以及包含N型電晶體MN1以及耐壓輔助N型電晶體MN2的下半橋。並且，輸出端O可透過例如，但不限於輸出電路100更包含的電感L電性耦接外部電路(未繪示)，以將輸出端O的電壓輸出。
於一實施例中，輸出電路100更包含輸出驅動電路120，電性耦接於P型電晶體MP1以及N型電晶體MN1的第一閘極G1與第二閘極G2，並配置以產生第一輸入訊號IN1以及第二輸入訊號IN2至第一閘極G1與第二閘極G2。
在第一操作狀態下，輸出驅動電路120將產生分別為邏輯低準位的第一輸入訊號IN1以及第二輸入訊號IN2。因此，P型電晶體MP1將因為第一閘極G1受到邏輯低準位的第一輸入訊號IN1的控制而導通，並根據電壓源HVD對輸出端O注入電流。另一方面，N型電晶體MN1將因為第二閘極G2受到邏輯低準位的第二輸入訊號IN2的控制而關閉。
因此，在第一操作狀態下，輸出端O的電壓將因為下半橋的關閉以及上半橋的導通而上升至邏輯高準位。
在第二操作狀態下，輸出驅動電路120將產生分別為邏輯高準位的第一輸入訊號IN1以及第二輸入訊號IN2。因此，P型電晶體MP1將因為第一閘極G1受到邏輯高準位的第一輸入訊號IN1的控制而關閉。另一方面，N型電晶體MN1將因為第二閘極G2受到邏輯高準位的第二輸入訊號IN2的控制而導通，並根據接地端GND對輸出端O汲取電流。
因此，在第二操作狀態下，輸出端O的電壓將因為下半橋的導通以及上半橋的關閉而下降至邏輯低準位。
在部份技術中，輸出電路100並未設置耐壓輔助N型電晶體MN2，而使N型電晶體MN1的第二汲極D2以及第二源極S2直接電性耦接於輸出端O以及接地端GND。在這樣的情形下，由於N型電晶體MN1的第二汲極D2與第二閘極G2間存在寄生電容的耦合效應，當輸出端O操作在邏輯高準位時，將連帶使第二閘極G2的電壓跟著提高，進而使N型電晶體MN1的崩潰電壓(break down voltage)下降。
當輸出電路100操作的環境不佳而導致電壓源HVD較額定的工作電壓為高時，將使輸出端O的邏輯高準位具有更高的電壓。N型電晶體MN1的第二閘極G2的電壓將進一步抬高，促使崩潰電壓再下降，造成N型電晶體MN1損壞。
藉由耐壓輔助N型電晶體MN2的設置，可提供一個電阻的效果，使N型電晶體MN1的第二汲極D2接收到電壓源HVD的電壓經過壓降的結果。因此，耐壓輔助N型電晶體MN2可使N型電晶體MN1不至於接收到過高的電壓，降低N型電晶體MN1損壞的機率。
然而，對於耐壓輔助N型電晶體MN2來說，亦會有相同的耐壓問題存在。由於耐壓輔助N型電晶體MN2的第三汲極D3與耐壓輔助N型電晶體MN2的第三閘極G3間存在寄生電容的耦合效應，當輸出端O在邏輯高準位時，將連帶使第三閘極G3的電壓跟著提高，進而使耐壓輔助N型電晶體MN2的崩潰電壓下降。
當輸出電路100操作的環境不佳而導致電壓源HVD較額定的工作電壓為高時，將使輸出端O的邏輯高準位具有更高的電壓。耐壓輔助N型電晶體 MN2的第三閘極G3的電壓將進一步抬高，促使崩潰電壓再下降，造成N型電晶體MN1損壞。
耐壓輔助電路110的電阻R雖然可以在輸出端O操作於邏輯高準位時使耐壓輔助N型電晶體MN2之第三閘極G3向電壓源HVD導出電流，但是速度上較為緩慢。因此，耐壓輔助電路110的二極體DI在輸出端O操作於邏輯高準位時可提供快速的電流導通機制。當輸出電路100操作的環境不佳而導致輸出端O的邏輯高準位具有更高的電壓而抬高第三閘極G3的電壓時，將使耐壓輔助N型電晶體MN2之第三閘極G3經由二極體DI向電壓源HVD導出電流。
另一方面，於一實施例中，在第一操作狀態以及第二操作狀態之間，例如從第一操作狀態過渡至第二操作狀態或是從第二操作狀態過渡至第一操作狀態時，為避免短路的產生，可存在第三操作狀態，以由輸出驅動電路120產生邏輯高準位的第一輸入訊號IN1以及邏輯低準位的第二輸入訊號IN2。因此，P型電晶體MP1將受到邏輯高準位的第一輸入訊號IN1的控制而關閉。另一方面，N型電晶體MN1將受到邏輯低準位的第二輸入訊號IN2的控制而關閉。
在這樣的情形下，由於電感L的電流連續性，耐壓輔助N型電晶體MN2的基極的寄生二極體將產生電流由連接端NC流向輸出端O，迫使輸出端O產生比正常的邏輯低電位還要低的電壓，造成耐壓輔助N型電晶體MN2在第三閘極G3以及第三汲極D3間有較大的電壓差。
因此，耐壓輔助電路110的電阻R將可提供阻性機制，使第三閘極G3不會直接接收電壓源HVD的輸入。由於第三汲極D3和第三閘極G3間存在寄生電容的耦合效應，第三閘極G3可隨著輸出端O的電壓下降而下降，避免耐壓輔助N型電晶體MN2在第三閘極G3與第三汲極D3間的電壓差過大而損壞。
於一實施例中，圖1的輸出電路100可更選擇性地包含判斷電路130，配置以判斷電壓源HVD之電壓是否大於預設電壓VP，並產生比較結果CR。輸出驅動電路120將根據比較結果CR，在電壓源HVD之電壓大於預設電壓VP時，使第一輸入訊號IN1為邏輯高準位以及使第二輸入訊號IN2為該邏輯低準位。因此，P型電晶體MP1將因為第一閘極G1受到邏輯高準位的第一輸入訊號IN1的控制而關閉。另一方面，N型電晶體MN1將因為第二閘極G2受到邏輯低準位的第二輸入訊號IN2的控制而關閉。
因此，藉由判斷電路130的判斷機制以及輸出驅動電路120根據比較結果CR的操作，輸出電路100可在電壓源HVD之電壓過高時停止運作，提供保護的機制以避免內部的元件損壞。
請參照圖2。圖2為本發明另一實施例中，一種具有耐壓機制的輸出電路200的電路圖。
與圖1所示的輸出電路100大同小異，輸出電路200包含：P型電晶體MP1、N型電晶體MN1以及耐壓輔助N型電晶體MN2，且其結構與運作方式與圖1所繪示的此些元件相同，故不在此贅述。
與圖1所示的輸出電路100不同的是，於本實施例中，輸出電路200包含的耐壓輔助電路210是由耐壓輔助P型電晶體MP2實現。
耐壓輔助P型電晶體MP2的第四源極S4、第四汲極D4分別電性耦接於電壓源HVD以及耐壓輔助N型電晶體MN2的第三閘極G3，且耐壓輔助P型電晶體MP2的第四閘極G4根據控制電壓VC導通，以提供前述的阻性機制。
進一步地，耐壓輔助P型電晶體MP2在第四源極S4、第四汲極D4間具有寄生二極體DIC，配置以提供前述的電流導通機制。
因此，本實施例中的耐壓輔助電路210可藉由耐壓輔助P型電晶體MP2實現，使耐壓輔助N型電晶體MN2具有更佳的耐壓承受度。
綜上所述，本發明的輸出電路可藉由耐壓輔助N型電晶體以及耐壓輔助電路的設置，分別使N型電晶體以及耐壓輔助N型電晶體具有更佳的耐壓承受度，提高輸出電路運作的可靠度。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:輸出電路
110:耐壓輔助電路
120:輸出驅動電路
130:判斷電路
CR:比較結果
D1:第一汲極
D2:第二汲極
D3:第三汲極
DI:二極體
G1:第一閘極
G2:第二閘極
G3:第三閘極
GND:接地端
HVD:電壓源
IN1:第一輸入訊號
IN2:第二輸入訊號
L:電感
MN1:N型電晶體
MN2:耐壓輔助N型電晶體
MP1:P型電晶體
NC:連接端
O:輸出端
R:電阻
S1:第一源極
S2:第二源極
S3:第三源極
VP:預設電壓

Claims (10)

  1. 一種具有耐壓機制的輸出電路，包含：一P型電晶體，包含分別電性耦接於一電壓源以及一輸出端之一第一源極以及一第一汲極，以及配置以接收一第一輸入訊號之一第一閘極；一N型電晶體，包含分別電性耦接於一接地端以及一連接端之一第二源極以及一第二汲極，以及配置以接收一第二輸入訊號之一第二閘極；一耐壓輔助N型電晶體，包含分別電性耦接於該輸出端以及該連接端之一第三汲極以及一第三源極；以及一耐壓輔助電路，電性耦接於該電壓源以及該耐壓輔助N型電晶體之一第三閘極間，以使該耐壓輔助N型電晶體透過該耐壓輔助電路電性耦接於該電壓源以維持導通，並配置以：在該輸出端操作於一邏輯高準位時提供一電流導通機制，以使該第三閘極向該電壓源導出一電流；以及在該輸出端操作於一邏輯低準位時提供一阻性機制，以使該第三閘極隨該輸出端產生壓降。
  2. 如申請專利範圍第1項所述之輸出電路，其中該耐壓輔助電路包含：一電阻，電性耦接於該電壓源以及該第三閘極間；以及一二極體，包含電性耦接於該電壓源之一陰極以及電性耦接於該耐壓輔助N型電晶體的該第三閘極之一陽極。
  3. 如申請專利範圍第1項所述之輸出電路，其中該耐壓輔助電路為導通之一耐壓輔助P型電晶體，配置以提供該阻性機制，且該耐壓輔助P型電晶體之一寄生二極體配置以提供該電流導通機制。
  4. 如申請專利範圍第1項所述之輸出電路，其中該第一輸入訊號以及該第二輸入訊號在一第一操作狀態下分別為該邏輯低準位，以使該輸出端為該邏輯高準位，該第一輸入訊號以及該第二輸入訊號在一第二操作狀態下分別為該邏輯高準位，以使該輸出端為該邏輯低準位。
  5. 如申請專利範圍第4項所述之輸出電路，其中該第一輸入訊號以及該第二輸入訊號在該第一操作狀態以及該第二操作狀態間之一第三操作狀態下分別為該邏輯高準位以及該邏輯低準位。
  6. 如申請專利範圍第4項所述之輸出電路，其中在該第三操作狀態下，該輸出端之電壓小於該邏輯低準位。
  7. 如申請專利範圍第4項所述之輸出電路，更包含一輸出驅動電路，配置以產生該第一輸入訊號以及該第二輸入訊號。
  8. 如申請專利範圍第7項所述之輸出電路，更包含一判斷電路，配置以判斷該電壓源之電壓是否大於一預設電壓，以產生一判斷結果；其中該輸出驅動電路更配置以在該判斷結果顯示該電壓源之電壓大於該預設電壓時，使該第一輸入訊號為該邏輯高準位以及使該第二輸入訊號為該邏輯低準位，以使該P型電晶體以及該N型電晶體關閉。
  9. 如申請專利範圍第1項所述之輸出電路，其中該耐壓輔助N型電晶體之該第三閘極與該輸出端間存在一寄生電容的耦合效應，以使該第三閘極隨該輸出端之電壓變化。
  10. 如申請專利範圍第1項所述之輸出電路，其中該輸出端透過一電感與一外部電路相電性耦接。
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