CN104639164B - 应用于单端sar adc的二进制电容阵列及其冗余校准方法 - Google Patents

Abstract

本发明公开了一种应用于单端SAR ADC的二进制电容阵列冗余校准方法，通过该方法能够校准二进制电容阵列由于建立不完全所导致的动态误差。该方法包括冗余校准的二进制电容阵列，比较器，SAR逻辑控制模块，输出码计算模块，其中冗余校准的二进制电容阵列包括二进制电容阵列以及加法冗余电容和减法冗余电容。该校准方法在二进制电容DAC阵列的基础上插入冗余电容，实现多个数字编码对应一个ADC模拟输入，在冗余位转换的时候检测是否有错误的存在，并根据对应的情况对加法冗余电容或者减法冗余电容进行操作以补偿所产生的误差。

Description

应用于单端SAR ADC的二进制电容阵列及其冗余校准方法

技术领域

本发明涉及一种应用于单端SAR ADC的二进制电容阵列冗余校准方法，属于SARADC校准技术。

背景技术

高精度SAR ADC(逐次逼近寄存器型的模拟数字转换器)由于其热噪声对性能的限制，其比较器输入端的等效电容需要较大，因而DAC(数字模拟转换器)便需要大的单位电容，建立时间因而受到限制，难以提高。并且由于大电容容易出现不完全建立而导致比较器的误判从而产生动态误差，影响SAR ADC整体的线性度。

传统非二进制电容阵列尽管能够实现冗余校准，允许建立不完全而引起的动态误差的存在，提高了SAR ADC的速度，但是需要额外增加许多转换周期，且非二进制电容阵列需要ROM记录每一位的权重，以及最后的输出码的复杂计算，大大增加了系统的复杂性，并且非二进制电容阵列在版图上难以实现匹配设计。近些年来提出了全差分结构的二进制电容阵列冗余算法，但是其操作并不能够适用于单端结构的SAR ADC。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种单端SAR ADC二进制电容阵列及其冗余校准方法，结合了SAR ADC单端操作的小复杂度以及小面积优点，并通过冗余校准提高其精度以及线性度表现。

技术方案：为实现上述目的，本发明采用的技术方案为：应用于单端SAR ADC的二进制电容阵列，包括加法冗余校准电容和减法冗余校准电容；所述加法冗余校准电容和减法冗余校准电容插在二进制电容阵列的某一位Ci之后，且两者电容值与Ci电容值相同，其校准范围与Ci所代表的电压权重相同，为:

其中：Vref为参考电源电压；N为二进制电容阵列的总位数；i为所插入二进制电容阵列的某一位Ci的位数，i＝(N-1)～0；所述总位数和Ci的位数均为不考虑加法冗余校准电容和减法冗余校准电容时的位数；

所述加法冗余校准电容参考电平复位状态的连接方式与Ci参考电平复位状态的连接方式相同，减法冗余校准电容参考电平复位状态的连接方式与加法冗余校准电容参考电平复位状态的连接方式相反，即减法冗余校准电容的gnd对应的是加法冗余校准电容的Vref，减法冗余校准电容的Vref对应的是加法冗余校准电容的gnd，通过相反的参考电平操作来实现相减操作。

本发明还提供应用于单端SAR ADC的二进制电容阵列实现的冗余校准方法，具体步骤如下：

步骤一、将加法冗余电容和减法冗余电容复位，即加法冗余电容的下极板连接到gnd的开关闭合，减法冗余电容的下极板连接到Vref的开关闭合；并对除加法冗余电容和减法冗余电容以外的二进制电容采样；

步骤二、自高位向低位依次对二进制电容阵列的电容进行转换，当转换到校准电容所在的第i位Ci时，如果Ci位比较器输出结果为1，下一个转换切换到加法冗余校准电容，对加法冗余校准电容进行猜1，即将加法冗余电容的下极板从gnd连接到Vref，即可获得冗余校准码biR，如果biR＝1，则将加法冗余电容的下极板连接在Vref不变，再进行第i-1位的转换；如果biR＝0，则将加法冗余电容的下极板连接到gnd，再进行第i-1位的转换；

如果第i位Ci比较器的输出结果为0，将Ci下极板连接到gnd，下一个转换切换到减法冗余校准电容，对减法冗余校准电容不进行任何操作，直接得出冗余校准码biR，如果biR＝1，说明没有出现需要减法的错误，因而不需要进行校准，即减法冗余校准电容连接在Vref不变，再进行第i-1位的转换；如果biR＝0，说明出现需要减法才能消除的错误，因而对减法冗余校准电容进行减1操作，则将减法冗余校准电容的下极板从Vref连接到gnd，再进行第i-1位的转换；

步骤三、对第i-1位及之后的电容进行转换；

步骤四、全部转换过程结束后，将比较器的输出结果输入到输出码计算模块，进行计算，最后输出ADC的数字码，其中：

Di＝bi+J；

Di为第i位Ci输入到输出码计算模块中的总输出结果，bi为第i位Ci的比较器输出结果，biR为插在Ci之后的加法冗余校准电容和减法冗余校准电容的比较器输出结果，J为Ci位的补偿系数。

进一步的，步骤一中所述对除加法冗余电容和减法冗余电容以外的二进制电容采样，具体如下：将电容上级板的开关闭合，即连接到比较器的参考电平Vcm，将需采样电容的下极板连接到输入信号Vin，进行采样；采样结束后，将连接到Vcm的电容上极板开关断开，所有需采样电容下极板的开关由输入信号Vin切换到gnd。

进一步的，二进制电容阵列中除加法冗余电容和减法冗余电容以外的二进制电容Ck的转换方法如下：

(1)获得Ck的数字码bk，k＝(N-1)～1；

(2)如果bk＝1，Ck连接在Vref不变；如果bk＝0，Ck从Vref连接到gnd；

(3)对下一位C(k-1)进行“猜1”操作，即将C(k-1)电容从gnd连接到Vref。

有益效果：本发明提供的应用于单端SAR ADC的二进制电容阵列冗余校准方法，相对于现有技术，具有如下优点：

1、使用二进制电容阵列冗余校准技术，相对于传统的非冗余校准的SAR ADC，能够校准转换过程由于DAC建立不完全而导致的动态误差，有利于提高SAR ADC的线性度。同时冗余校准算法能够实现对电容失配的数字校准，而不需要引入额外的电容失配校准电容。

2、使用二进制电容阵列冗余校准电容，相对于传统的非二进制冗余校准节省了转换的次数，并且二进制电容阵列容易实现版图上的匹配。

3、二进制电容阵列冗余校准电容校准算法，只需要在传统的SAR ADC上加入冗余校准电容，冗余校准电容相应的控制算法，以及输出码计算算法，对传统SAR ADC的结构改动小，易于实现。

4、本发明提出的单端二进制电容阵列冗余校准算法，结合了SAR ADC单端操作的小复杂度以及小面积优点，并通过冗余校准提高其精度以及线性度表现，该校准算法同样兼容伪差分结构的SAR ADC以实现更好的电源电压抑制比。

附图说明

图1为单端SAR ADC的结构图；

图2为本发明的应用于单端SAR ADC的4bitDAC冗余电容阵列结构图；

图3为单端SAR ADC无冗余校准转换过程4bit示意图。

图4为本发明应用于单端SAR ADC的二进制电容阵列冗余校准转换过程4bit示意图。

图5为本发明应用于单端SAR ADC的二进制电容阵列冗余校准操作流程图。

图6为本发明应用于单端SAR ADC的二进制电容阵列冗余校准数字输出计算图。

图7为本发明应用于单端SAR ADC的二进制电容阵列冗余校准结构示意图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

图1单端SAR ADC的结构图，包括采样保持电路，比较器，SAR逻辑以及DAC电容阵列。此结构易于理解，下面的操作说明将解释此结构。其中DAC为二进制电容阵列，其高低参考电平为Vref以及Gnd。

图2为本发明的应用于单端SAR ADC的4bitDAC冗余电容阵列结构图，在4bit二进制电容阵列的电容C1之后加入加法冗余校准电容C1R+和减法冗余校准电容C1R-。

图3为单端SAR ADC无冗余校准转换过程4bit示意图。其中纵坐标表示比较器的输入模拟信号，Vi对应的直线为输入信号，即比较器的正端输入，弯折的连接线表示DAC的输出信号，即比较器的负端信号。横坐标表示转换过程，即时间轴。柱形表示的是每次的转换过程DAC电容的操作。横坐标下面的黑色数字表示比较器的输出码。纵坐标的顶端表示最后的数字输出码。

其中(a)与(b)分别为最高位<0时以及最高位>0时的无冗余校准正常转换。(c)与(d)表示将最高位比较器输出将0误判为1的错误转换，以及将最高位比较器输出将1误判为0的错误转换。(a)～(d)图的转换过程相同，以(a)为例子说明，转换过程开始时将输入信号采样，并保持住，且将DAC电容进行复位。第一个转换时，将最高位电容C3接到Vref，因此此时DAC输出为Vref/2，与输入信号对比，由于Vi<Vdac(Vref/2)，此时比较器输出为0，控制最高位电容C3接回Gnd，并将C2电容接到Vref，此时DAC输出为Vref/4，对于比较器输入Vi>Vdac(Vref/4)，比较器输出1，保持C2电容状态，并将C1电容接到Vref，DAC输出Vref/4+Vref/8,对于比较器输入Vi>Vdac(Vref/4+Vref/8)，比较器输出1，保持C1电容状态，并将C0电容接到Vref，DAC输出Vref/4+Vref/8+Vref/16,比较器输入Vi>Vdac(Vref/4+Vref/8+Vref/16)，比较器输出1，完成转换过程。数字输出码为0111。从图上可以看出，一旦由于DAC建立不完全引起误判，该错误将一直延续下去，直到最后输出错误的数字码。

图7为本发明应用于单端SAR ADC的二进制电容阵列冗余校准结构示意图，为实际应用的算法示意图。包括冗余校准的二进制电容阵列，比较器，SAR逻辑控制模块，输出码计算模块，其中冗余校准的二进制电容阵列包括加法冗余校准电容CiR+和减法冗余校准电容CiR-；所述加法冗余校准电容CiR+和减法冗余校准电容CiR-插在二进制电容阵列的某一位Ci之后，且两者电容值与Ci电容值相同，其校准范围与Ci所代表的电压权重相同，为:

其中：Vref为参考电源电压；N为二进制电容阵列的总位数；i为所插入二进制电容阵列的某一位Ci的位数，i＝(N-1)～0；所述总位数和Ci的位数均为不考虑加法冗余校准电容和减法冗余校准电容时的位数；

所述加法冗余校准电容CiR+参考电平复位状态的连接方式与Ci参考电平复位状态的连接方式相同，减法冗余校准电容CiR-参考电平复位状态的连接方式与加法冗余校准电容CiR+参考电平复位状态的连接方式相反，即减法冗余校准电容CiR-的gnd对应的是加法冗余校准电容CiR+的Vref，减法冗余校准电容CiR-的Vref对应的是加法冗余校准电容CiR+的gnd，通过相反的参考电平操作来实现相减操作。

应用于单端SAR ADC的二进制电容阵列实现的冗余校准方法，具体步骤如下：

步骤一、将加法冗余电容CiR+和减法冗余电容CiR-复位，即加法冗余电容CiR+的下极板连接到gnd的开关闭合，减法冗余电容CiR-的下极板连接到Vref的开关闭合；并对除加法冗余电容CiR+和减法冗余电容CiR-以外的二进制电容采样；将电容上级板的开关闭合，即连接到比较器的参考电平Vcm，将需采样电容的下极板连接到输入信号Vin，进行采样；采样结束后，将连接到Vcm的电容上极板开关断开，所有需采样电容下极板的开关由输入信号Vin切换到gnd。

步骤二、如图5所示，自高位向低位依次对二进制电容阵列的电容进行转换，当转换到校准电容所在的第i位Ci时，如果Ci位比较器输出结果bi为1，下一个转换切换到加法冗余校准电容CiR+，对加法冗余校准电容CiR+进行“猜1”，即将加法冗余电容CiR+的下极板从gnd连接到Vref，即可获得冗余校准码biR，如果biR＝1，则将加法冗余电容CiR+的下极板连接在Vref不变，再进行第i-1位的转换；如果biR＝0，则将加法冗余电容CiR+的下极板连接到gnd，再进行第i-1位的转换；

如果第i位Ci比较器的输出结果bi为0，将Ci下极板连接到gnd，下一个转换切换到减法冗余校准电容CiR-，对减法冗余校准电容CiR-不进行任何操作，直接得出冗余校准码biR，如果biR＝1，说明没有出现需要减法的错误，因而不需要进行校准，即减法冗余校准电容CiR-连接在Vref不变，再进行第i-1位的转换；如果biR＝0，说明出现需要减法才能消除的错误，因而对减法冗余校准电容CiR-进行“减1”操作，则将减法冗余校准电容CiR-的下极板从Vref连接到gnd，再进行第i-1位的转换；

步骤三、对第i-1位及之后的电容进行转换；

步骤四、全部转换过程结束后，将比较器的输出结果输入到输出码计算模块，进行计算，最后输出ADC的数字码，其中：

Di＝bi+J；

Di为第i位Ci输入到输出码计算模块中的总输出结果，bi为第i位Ci的比较器输出结果，biR为插在Ci之后的加法冗余校准电容CiR+和减法冗余校准电容CiR-的比较器输出结果，J为Ci位的补偿系数。

图4为本发明应用于单端SAR ADC的二进制电容阵列冗余校准转换过程4bit示意图。其中(a)(b)图为没有发生误判的情况，可以看出输入以及输出相对应。(c)(d)图为发生误判的情况，输入以及输出也相对应。(a)～(d)图的操作过程需要结合图5。图5为本发明应用于单端SAR ADC二进制电容阵列冗余校准的操作流程图。其中：对于本实施例，i取1。图中电容C1转换时，如果比较器输出b1＝1(如图(a)和(d)所示)，下一个转换切换到加法冗余校准电容C1R+，对加法冗余校准电容C1R+进行“猜1”，即将加法冗余电容C1R+的下极板从gnd连接到Vref，即可获得冗余校准码b1r，如果b1r＝0(如图(a)所示)，则将加法冗余电容C1R+的下极板连接到gnd，再进行第0位C0的转换，该情况并没有产生误差，因此不需要在最后的输出进行补偿，b1、b0即为正确的ADC输出码。如果b1r＝1(如图(d)所示)，则将加法冗余电容C1R+的下极板连接在Vref不变，再进行第0位C0的转换。从(d)中便可以看出冗余校准的好处，(d)图所示的情况中发生了误判，转换到最后其数字输出依然能够恢复到正确的输出。由于单端的SAR ADC转换的DAC实际上是不断进行加法的操作，因而当发生需要加法补偿的误差的时候，并不需要额外的检测阶段，普通的SAR操作便能够自动补偿误差。

而当误差是需要减法采样抵消的误差的时候，普通的单端SAR ADC操作并不能满足要求，因而需要引入额外的检测阶段来判断是否发生误差。其中是加法还是减法来抵消的误差可以简单的通过Ci位的比较器输出码bi来区别。

(b)(c)所表示的便是b1＝0的时候的两种转换过程。如果b1＝0，将C1下极板连接到gnd，下一个转换切换到减法冗余校准电容C1R-，对减法冗余校准电容C1R-不进行任何操作，直接得出冗余校准码b1R，如果b1R＝1(如图(b)所示)，说明没有出现需要减法的错误，因而不需要进行校准，即减法冗余校准电容C1R-连接在Vref不变，再进行第0位C0的转换；如果b1R＝0(如图(c)所示)，说明出现需要减法才能消除的错误，因而对减法冗余校准电容C1R-进行“减1”操作，则将减法冗余校准电容C1R-的下极板从Vref连接到gnd，再进行第0位C0的转换。

图6为本发明应用于单端SAR ADC的二进制电容阵列冗余校准数字输出计算图。由于采用了冗余校准，比较器的输出结果并不等于最后的输出结果。如果还是按照4bit的例子看计算，在比较器的输出码b3,b2,b1,b0还要再加上补偿系数J，其中D1＝b1+J，D1为第一位C1输入到输出码计算模块中的总输出结果，b1为第1位Ci的比较器输出结果，b1R为插在C1之后的加法冗余校准电容和减法冗余校准电容的比较器输出结果，J为C1位的补偿系数。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (4)

1.应用于单端SAR ADC的二进制电容阵列，其特征在于：包括加法冗余校准电容(CiR+)和减法冗余校准电容(CiR-)；所述加法冗余校准电容(CiR+)和减法冗余校准电容(CiR-)插在二进制电容阵列的某一位Ci之后，且两者电容值与Ci电容值相同，其校准范围与Ci所代表的电压权重相同，为:

<mrow> <mfrac> <mrow> <mi>V</mi> <mi>r</mi> <mi>e</mi> <mi>f</mi> </mrow> <msup> <mn>2</mn> <mi>N</mi> </msup> </mfrac> <mo>&amp;CenterDot;</mo> <msup> <mn>2</mn> <mi>i</mi> </msup> </mrow>

其中：Vref为参考电源电压；N为二进制电容阵列的总位数；i为所插入二进制电容阵列的某一位Ci的位数，i＝(N-1)～0；所述总位数和Ci的位数均为不考虑加法冗余校准电容和减法冗余校准电容时的位数；

所述加法冗余校准电容(CiR+)参考电平复位状态的连接方式与Ci参考电平复位状态的连接方式相同，减法冗余校准电容(CiR-)参考电平复位状态的连接方式与加法冗余校准电容(CiR+)参考电平复位状态的连接方式相反，即减法冗余校准电容(CiR-)的gnd对应的是加法冗余校准电容(CiR+)的Vref，减法冗余校准电容(CiR-)的Vref对应的是加法冗余校准电容(CiR+)的gnd，通过相反的参考电平操作来实现相减操作。

2.根据权利要求1所述应用于单端SAR ADC的二进制电容阵列实现的冗余校准方法，其特征在于：具体步骤如下：

步骤一、将加法冗余电容(CiR+)和减法冗余电容(CiR-)复位，即加法冗余电容(CiR+)的下极板连接到gnd的开关闭合，减法冗余电容(CiR-)的下极板连接到Vref的开关闭合；并对除加法冗余电容(CiR+)和减法冗余电容(CiR-)以外的二进制电容采样；

步骤二、自高位向低位依次对二进制电容阵列的电容进行转换，当转换到校准电容所在的第i位Ci时，如果Ci位比较器输出结果(bi)为1，下一个转换切换到加法冗余校准电容(CiR+)，对加法冗余校准电容(CiR+)进行猜1，即将加法冗余电容(CiR+)的下极板从gnd连接到Vref，即可获得冗余校准码biR，如果biR＝1，则将加法冗余电容(CiR+)的下极板连接在Vref不变，再进行第i-1位的转换；如果biR＝0，则将加法冗余电容(CiR+)的下极板连接到gnd，再进行第i-1位的转换；

如果第i位Ci比较器的输出结果(bi)为0，将Ci下极板连接到gnd，下一个转换切换到减法冗余校准电容(CiR-)，对减法冗余校准电容(CiR-)不进行任何操作，直接得出冗余校准码biR，如果biR＝1，说明没有出现需要减法的错误，因而不需要进行校准，即减法冗余校准电容(CiR-)连接在Vref不变，再进行第i-1位的转换；如果biR＝0，说明出现需要减法才能消除的错误，因而对减法冗余校准电容(CiR-)进行减1操作，则将减法冗余校准电容(CiR-)的下极板从Vref连接到gnd，再进行第i-1位的转换；

步骤三、对第i-1位及之后的电容进行转换；

步骤四、全部转换过程结束后，将比较器的输出结果输入到输出码计算模块，进行计算，最后输出ADC的数字码，其中：

Di＝bi+J；

<mrow> <mi>J</mi> <mo>=</mo> <mi>b</mi> <mi>i</mi> <mo>&amp;CenterDot;</mo> <mi>b</mi> <mi>i</mi> <mi>R</mi> <mo>-</mo> <mover> <mrow> <mi>b</mi> <mi>i</mi> </mrow> <mo>&amp;OverBar;</mo> </mover> <mo>&amp;CenterDot;</mo> <mover> <mrow> <mi>b</mi> <mi>i</mi> <mi>R</mi> </mrow> <mo>&amp;OverBar;</mo> </mover> <mo>;</mo> </mrow>

Di为第i位Ci输入到输出码计算模块中的总输出结果，bi为第i位Ci的比较器输出结果，biR为插在Ci之后的加法冗余校准电容(CiR+)和减法冗余校准电容(CiR-)的比较器输出结果，J为Ci位的补偿系数。

3.根据权利要求2所述的应用于单端SAR ADC的二进制电容阵列冗余校准方法，其特征在于：步骤一中所述对除加法冗余电容(CiR+)和减法冗余电容(CiR-)以外的二进制电容采样，具体如下：将电容上级板的开关闭合，即连接到比较器的参考电平Vcm，将需采样电容的下极板连接到输入信号Vin，进行采样；采样结束后，将连接到Vcm的电容上极板开关断开，所有需采样电容下极板的开关由输入信号Vin切换到gnd。

4.根据权利要求2所述的应用于单端SAR ADC的二进制电容阵列冗余校准方法，其特征在于：二进制电容阵列中除加法冗余电容(CiR+)和减法冗余电容(CiR-)以外的二进制电容Ck的转换方法如下：

(1)获得Ck的数字码bk，k＝(N-1)～1；

(2)如果bk＝1，Ck连接在Vref不变；如果bk＝0，Ck从Vref连接到gnd；

(3)对下一位C(k-1)进行“猜1”操作，即将C(k-1)电容从gnd连接到Vref。