CN104917524B - 模数转换器 - Google Patents

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Abstract

本发明涉及模拟电路技术领域，特别涉及一种模数转换器。本发明提供的模数转换器包括：第一电容性数模转换器，包括n位，将n位中的第k位连接至第一参考电压以提供第一模拟信号，利用次有效于所述第k位的第0位到第(k‑1)位将第一模拟信号转换为第一数字码，将n位中的第k位连接至第二参考电压以提供第二模拟信号，并利用次有效于第k位的第0位到第(k‑1)位将第二模拟信号转换为第二数字码，其中，k是范围为1到n的整数；控制电路，根据第一数字码以及第二数字码估算第k位的权重。本发明提供的模数转换器，能够实现高精度的模数转换。

Description

模数转换器
【技术领域】
本发明涉及模拟电路技术领域，特别涉及一种模数转换器。
【背景技术】
逐次逼近寄存器模数转换器(Successive-Approximation Register Analog-to-Digital Converter，以下简称为SAR ADC)是一种低功率且高精度的模数转换器(Analog-to-Digital Converter，以下简称为ADC)，其可将模拟信号转换为对应的数字表示。ADC可以被用于多种类型的应用，例如但不限于：音频应用、视频应用、无线电应用、以及信号处理应用。
如果需要进行高精度且准确的模数转换，可能会导致非预期的电路面积大及功耗大的问题，由此，需要提供一种能校正及降噪的SAR ADC。
【发明内容】
有鉴于此，本发明提供了一种模数转换器。
根据本发明的第一方面，提供一种模数转换器，所述模数转换器包括：第一电容性数模转换器，包括n位，将所述n位中的第k位连接至第一参考电压以提供第一模拟信号，利用次有效于所述第k位的第0位到第(k-1)位将所述第一模拟信号转换为第一数字码，将所述n位中的所述第k位连接至第二参考电压以提供第二模拟信号，并利用次有效于所述第k位的所述第0位到所述第(k-1)位将所述第二模拟信号转换为第二数字码，其中，k是范围为1到n的整数；以及控制电路，根据所述第一数字码以及所述第二数字码估算所述第k位的权重。
根据本发明的第二方面，提供一种模数转换器，所述模数转换器包括：第一电容性数模转换器，包括n位，将所述n位中的第k位连接至第一参考电压以提供第一模拟信号，将第一小信号噪声加入到所述第一模拟信号，并利用次有效于所述第k位的所述第0位到所述第(k-1)位将已加入所述第一小信号噪声的第一模拟信号转换为第一数字码，其中，k是范围为1到n的整数；以及控制电路，根据所述第一数字码估算所述第k位的权重。
根据本发明的第三方面，提供一种模数转换器，所述模数转换器接收模拟输入信号以及输出数字输出数据，其包括：时钟产生器，产生包括采样周期以及转换周期的采样时钟；取样保持电路，于第一采样周期对所述模拟输入信号作采样以产生第一取样值，并于后续第二采样周期对所述模拟输入信号作采样以产生第二取样值；存储电路，于所述后续第二采样周期保持所述第一取样值；电容性数模转换器以及比较器，于第一转换周期将所述第一取样值转换为第一n位数字码，并于后续第二采样周期对所述第一取样值执行模数转换，以多次恢复n位数字码的第k位；以及控制电路，根据所述第一数字码的第k位以及所述已恢复的n位数字码的第k位来确定所述数字输出数据的第k位。
本发明提供的模数转换器，能够实现高精度的模数转换。
【附图说明】
图1为根据本发明实施例的SAR ADC的方框图。
图2为根据本发明实施例的SAR ADC的电路原理图。
图3为根据本发明实施例当SAR ADC的输出Dout[3]为二进制“1”以及二进制“0”时，输出数字码Dout[2：0]的线图。
图4A为根据本发明实施例的14位冗余的SAR ADC的电路原理图。
图4B为根据本发明实施例的图4中所示的SH CDAC中CDAC位的冗余表格。
图5为根据本发明实施例的冗余的SAR ADC的输入及输出的线图。
图6为根据本发明实施例的用于具有额外的量化位的SAR ADC的校正过程的示意图。
图7为根据本发明的实施例利用小信号噪声S[n]的SAR ADC的校正过程的示意图。
图8为根据本发明的另一实施例所述的SAR ADC中SH CDAC的电路原理图。
图9为根据本发明的另一实施例的SAR ADC中SH CDAC的电路原理图。
图10为根据本发明一实施例的用于降噪过程的采样时钟CKsamp以及比较时钟CKcomp的信号图表。
【具体实施方式】
下面的描述是实施本发明的较佳预期模式。这种描述是为了说明本发明的一般原理的目的，而不应被理解成具有限制性的意义。本发明的范围由所附的权利要求书来决定。
本发明的实施例与SAR ADC的校正及降噪有关。SAR ADC的名称是源自于：模拟输入信号被取样后是利用二分搜索算法(binary search algorithm)连续地与多个参考电平进行比较。
图1为根据本发明一实施例的SAR ADC 1的方框图。SAR ADC1包括：取样保持电路以及电容性数模转换器(sample-and-hold circuit and capacitive digital-to-analog-converter，以下简称为SH CDAC)12、比较器14、SAR控制电路16、以及时钟产生器18。SAR ADC 1接收差分输入信号Vip/Vin并输出数字码Dout[n：0]，其中，输出数字码Dout[n：0]中的位(bit)n为最高有效位(most significant bit，以下简称为MSB)。
于SAR ADC 1中，SH CDAC 12对模拟输入信号Vip/Vin进行取样，比较器14利用二分搜索算法将取样后的模拟输入信号连续地与多个参考电平进行比较以产生比较结果序列，并将该比较结果序列发送至SAR控制电路16。SAR控制电路16包括SAR 160以及控制电路162，其中，SAR 160储存比较结果序列，并在完成模数转换后将该比较结果序列作为数字码Dout[n：0]输出，控制电路162控制SH CDAC 12的正常操作及校正。
时钟产生器18是同步时钟产生器，其产生包括采样时钟CKsamp以及比较时钟CKcomp在内的同步时钟信号。时钟产生器18为SH CDAC 12、比较器14、SAR控制电路16提供采样时钟CKsamp以及比较时钟CKcomp以操作SAR ADC 1。SAR ADC 1根据采样时钟CKsamp交替地操作于采样阶段Psamp以及转换阶段Pconv。具体来说：于采样阶段Psamp，SAR ADC 1根据比较时钟CKcomp对模拟输入信号进行取样。于转换阶段Pconv，SAR ADC 1根据比较时钟CKcomp产生参考电压电平，并利用该参考电压电平对所取样的模拟输入信号进行转换(convert)。图10为根据本发明的另一实施例的SAR ADC的信号波形示意图。图10显示了采样时钟CKsamp以及比较时钟CKcomp的波形。
使用二分搜索算法转换序列的具体描述如下。每个转换周期包括一个采样相位以及一个比较相位。在转换序列的开始，SH CDAC 12的所有位都被复位为二进制“0”。
在第一个采样相位，SAR控制电路16将SH CDAC 12的MSB切换为二进制“1”，将其他次有效于MSB(less significant than the MSB)的位设置为二进制“0”，使得SH CDAC 12输出的参考电压电平等于SH CDAC 12量程(full-scale range)的一半。于比较相位，比较器14将输入信号Vip与Vin的差值(Vip-Vin)与参考电压电平做比较，以产生一个比较结果。如果输入信号Vip与Vin的差值(Vip-Vin)大于参考电压电平，则将比较器的输出设置为二进制“1”且存储于SAR 160的MSB中，否则，将比较器14的输出设置为二进制“0”且存储于SAR160的MSB中。
在下一个采样相位，将SH CDAC 12的MSB以及第二MSB设置为二进制“1”，将其它没有第二MSB有效的位设置为二进制“0”，至此，SH CDAC 12输出的参考电压电平等于SH CDAC12量程的一半加上量程的四分之一。如果输入信号Vip与Vin的差值(Vip-Vin)大于参考电压电平，则将SAR 160的第二MSB设置为二进制“1”，否则，将SAR 160的第二MSB设置为二进制“0”。
在下一个采样相位，SH CDAC 12将下一个二进制权重电压增加到先前的参考电压电平上以作为当前的参考电压电平。当输入信号Vip与Vin的差值(Vip-Vin)大于SH CDAC12输出的参考电压电平时，比较器14将SAR 160对应的SAR位设置为二进制“1”，当输入信号Vip与Vin的差值(Vip-Vin)小于参考电压电平时，比较器14将SAR 160对应的SAR位设置为二进制“0”。逐次逼近(successive approximation)会一直持续到所有的位都被测试，且得到最接近的近似值为止。结果是，SAR控制电路16输出的数字码Dout[n：0]是被设置为二进制“1”还是二进制“0”是取决于SH CDAC 12的输出与输入信号Vip与Vin的差值(Vip-Vin)的比较结果。
因此，SH CDAC 12是产生参考电压电平以将输入信号Vip与Vin的差值(Vip-Vin)准确地转换为数字输出码Dout[n：0]的关键模块。由于SH CDAC 12通常是由包含有大量二进制权重电容器(binary-weighted capacitor)的电容器组来实现，即，每个电容性数模转换器(capacitive digital-to-analog-converter，以下简称为CDAC)电容器的电容值都精确为下一个较小的CDAC电容器的电容值的两倍。在高精度ADC，例如：14位的SAR ADC中，由于CDAC电容器的电容值变化范围非常广，当保持满意的电容值失谐(mismatch)时，会被认为其在经济规模上是不可行的。
因此，需要校正SH CDAC 12以决定电容器组中的每个CDAC电容器的正确的权重或电容值。于校正过程中，估算并存储每个CDAC电容器的正确的权重或电容值。于后续的ADC操作中，所估算的权重或电容值将被用于产生已补偿的数字输出码Dout[n：0]。详细的校正过程将于图2中所示的SAR ADC 2做说明。
图2为根据本发明一实施例的SAR ADC的电路原理图。图2中所示的SAR ADC 2是一个四位全差分的SAR ADC。SAR ADC 2包括输入节点21a以及21b、采样开关20a以及20b、复位开关23、SH CDAC 22、比较器24、SAR 26、以及控制电路28。在ADC操作过程中，差分输入信号Vip/Vin分别适用于输入节点21a以及21b，即，于输入节点21a输入差分输入信号Vip，于输入节点21b输入差分输入信号Vin。
SH CDAC 22是具有二进制权重电容值的4位电容器组，其中，每对相同的二进制权重电容器代表一个CDAC位。具体地，SH CDAC 22包括上电容器组(upper capacitor banks)和下电容器组(lower capacitor banks)，上电容器组包括电容器220a到220d(例如，电容器220a、220b、220c、220d)，以及下电容器组包括电容器220e到220h(例如，电容器220e、220f、220g、220h)。电容器220a、220b、220c、220d分别具有二进制权重电容值4C、2C、1C、以及1C，其中，C为一个公共电容单位。类似地，电容器220e、220f、220g、220h分别具有二进制权重电容值4C、2C、1C、以及1C。除电容器220d以及220h外，SH CDAC 22中的每个电容器都可以经由其对应的电容器开关连接于第一参考电压Vr或第二参考电压Vgnd。SH CDAC 22中的电容器开关222a、222b、222c、222e、222f、222g可以分别将电容器220a、220b、220c、220e、220f、220g连接到第一参考电压Vr或第二参考电压Vgnd。因为SAR ADC 2是全差分SAR ADC，于转换相位，相同CDAC位的两个电容器的操作是互补的。更具体地，于转换相位，当一个电容器连接于第二参考电压Vgnd时，其相同CDAC位的对应的电容器则连接于第一参考电压Vr，反之亦然。
SH CDAC 22采用顶板(top-plate)采样电路配置，其中，电容器的顶板对差分输入信号Vip/Vin进行取样，且电容器的底板被复位为参考电压Vr。此外，SH CDAC 22采用单调切换过程(monotonic switching procedure)，其中，电容器开关222a到222c以及222e到222g初始被复位为第一参考电压Vr，此后，将电容器开关222a到222c以及222e到222g中的一个从第一参考电压Vr切换为第二参考电压Vgnd以产生基于比较结果的参考电压电平。当比较结果为二进制“1”时，上电容器组中电容器开关222a到222c中的一个被切换为第二参考电压Vgnd，以产生下一个参考电压电平；当比较结果为二进制“0”时，下电容器组中的电容器开关222e到222g中的一个被切换为第二参考电压Vgnd，以产生下一个参考电压电平。
切换顺序是从SH CDAC 22的MSB到最低有效位(less significant bit，LSB)。典型地，在从第一参考电压Vr被切换到第二参考电压Vgnd后，每个切换操作都需要一段有限调节时间(finite settling time)用于将已切换的CDAC位调节到SH CDAC 22的精度内，例如，SH CDAC 22的LSB的精度的1/2。因为已切换的CDAC位是从MSB到LSB，所以用于已切换的CDAC位的有限调节时间是减少的。SH CDAC 22的电路配置允许减少开关的数量以及减少有限调节时间的长度，以产生参考电压电平。
SH CDAC 22的电容器组可能包含电容失谐或错误，导致二进制权重电容器220a到220h并不是如期望的电容值那样精确地等于下一个较小的CDAC电容器的电容值的两倍。本发明的各实施例会详细描述能够用于补偿电容失谐的校正过程。
比较器24将输入信号Vip与Vin的差值(Vip-Vin)与逐次产生的参考电压电平做比较，以逼近差分信号Vip/Vin的数字转换。比较器24可能包含电路缺陷，例如：比较器偏置以及比较器噪声。通过本发明在实施例中描述的校正过程以及降噪过程，这种电路缺陷是能够被移除的。
SAR 26包含的寄存器能接受比较器24的比较结果，并保持已取样的模拟输入的数字逼近。已取样的模拟输入的数字逼近的结果代码(resultant code)在转换相位结束时，可以作为4位数字输出码Dout[3：0]。将输入的模拟电压转换为数字输出码的时间是3个时钟周期。4位数字输出码Dout[3：0]可以并行取得，也可以与每次比较做出时被移出(Shiftout)。
控制电路28控制输入节点21a以及21b、采样开关20a以及20b、复位开关23，S/H以及CDAC 22、比较器24、以及SAR 26以完成电路校正以及采样和转换操作。
校正过程可以开始于制造测试，或于开机后自动地执行。在一个实施例中，校正过程能补偿SH CDAC 22的电容值失谐，以及移除比较器24的比较器偏置(comparatoroffset)，因此，SAR ADC 2能够输出已取样的模拟输入的数字逼近，以匹配CDAC位的权重的理想电平。
于校正过程中，电容器220a到220h初始被复位为断开与采样开关20a以及20b至输入节点21a以及21b的连接，且将电容器开关222a到222c以及222e到222g切换为连接到第一参考电压Vr。另外，关闭复位开关23，接着再次打开复位开关23以使电容器220a到220d以及电容器220e到220h的公共端点Tcom1以及Tcom2达到公共电压电位。
校正过程可以开始于MSB下降或第二LSB上升。为了解释，下文将会使用自顶向下(top-down approach)的方法来解释校正过程的具体操作。
SH CDAC 22的MSB具有权重W[3]，权重W[3]是通过找出SH CDAC 22的MSB为二进制“1”以及为二进制“0”的差值来决定的，其中，SH CDAC 22的MSB为二进制“1”或二进制“0”是通过次有效于MSB的其它CDAC位来逼近的，且分别表示为D1[2：0]以及D0[2：0]。因为D1[2：0]以及D0[2：0]的数字逼近是由SH CDAC 22以及比较器24产生，D1[2：0]以及D0[2：0]包括SHCDAC 22的MSB的为二进制“1”或二进制“0”时的信息，也包括比较器24的比较器偏置Voffset。通过获得D1[2：0]以及D0[2：0]的数字表示之间的差值，比较器24的比较器偏置Voffset能够被移除，且剩余的关于SH CDAC 22的MSB为二进制“1”或二进制“0”的信息可用于估算权重W[3]。
于本实施例中，SH CDAC 22中包括取样保持电路(sample-and-hold circuit)以及电容性数模转换器(Capacitive Digital-to-Analog-Converter，以下简称为CDAC)，根据实际的需求，取样保持电路及CDAC可以是两个独立的单元。CDAC包括n位，将所述n位中的第k位连接至第一参考电压以提供第一模拟信号，利用次有效于所述第k位的第0位到第(k-1)位将第一模拟信号转换为第一数字码，将所述n位中的所述第k位连接至第二参考电压以提供第二模拟信号，并利用次有效于所述第k位的所述第0位到所述第(k-1)位将所述第二模拟信号转换为第二数字码，其中，k是范围为1到n的整数；接着，控制电路根据第一数字码以及第二数字码估算所述第k位的权重。
于另一实施例中，可以有多个CDAC，第一CDAC，包括n位，将所述n位中的第k位连接至第一参考电压以提供第一模拟信号，将第一小信号噪声加入到第一模拟信号，并利用次有效于所述第k位的所述第0位到所述第(k-1)位将已加入第一小信号噪声的第一模拟信号转换为第一数字码，其中，k是范围为1到n的整数；接着，控制电路根据第一数字码估算所述第k位的权重。第一电容性数模转换器还将所述n位中的第k位连接至第二参考电压以提供第二模拟信号，将第二小信号噪声加入到第二模拟信号，并利用次有效于所述第k位的所述第0位到所述第(k-1)位将已加入第二小信号噪声的第二模拟信号转换为第二数字码；接着，控制电路，根据第一数字码以及第二数字码估算所述第k位的所述权重。图3为在比较器24的MSB，即D[3]为二进制“1”以及二进制“0”时，比较器24输出数字码Dout[2：0]的线图。其中x轴为比较器24的反相输入以及同相(non-inverting)输入之间的电压差，y轴为比较器24的输入电压差的数字表示。
回到图2，开始对权重W[3]进行估算时，通过将电容器开关222a连接到第一参考电压Vr以及将电容器开关222e从第一参考电压Vr切换为第二参考电压Vgnd，其它的电容器开关222b，222c，222f以及222g仍然保持连接于第一参考电压Vr，比较器24的比较器输出的MSB(即D[3])或SH CDAC 22的MSB被强制设定为二进制“1”。其结果是，表示SH CDAC 22的MSB为二进制“1”的模拟电压V3_b1表现为从比较器24的同相输入到反相输入的跨电压。然后，控制电路28利用二分搜索算法，根据SH CDAC 22的次有效于MSB的CDAC位，能决定模拟电压V3_b1的数字表示D1[2：0]。因此，在理想条件下，上下电容器组的二进制权重为4C、2C、1C、1C，因此，模拟电压V3_b1通过较低的三个CDAC位被逼近于二进制“111”，且作为D1[2：0]存储于SAR 26中。于实践中，上下电容器组的权重与理想值之间会有微小的偏移，例如，其可能为4.1C、2.1C、0.9C、0.9C。在这样的条件下，只要较低的三个CDAC位的权重的和等于或超过权重W[3]，模拟电压V3_b1仍然可以通过所有较低的三个CDAC位被估算。在这个示例中，模拟电压V3_b1的数字表示仍然是逼近于二进制“111”的。
为了从权重W[3]的已估算的数字表示减小或移除比较器偏置Voffset，可对SHCDAC 22的MSB执行另一ADC操作。通过将比较器24的MSB Dout[3]或SH CDAC 22的MSB强制设置为二进制“0”来执行第二ADC。更具体地，将电容器开关222a切换到第二参考电压Vgnd，且将电容器切换222e切换到第一参考电压Vr，将其它的电容器开关222b，222c，222f以及222g保持连接于第一参考电压Vr。因此，表示SH CDAC 22的MSB为二进制“0”的模拟电压V3_b0表现为从比较器24的同相输入到反相输入的跨电压。然后，控制电路28利用二分搜索算法，根据SH CDAC 22的次有效于MSB的CDAC位，能决定模拟电压V3_b0的数字表示D0[2：0]。模拟电压V3_b0通过较低的三个CDAC位被逼近于二进制“000”，且作为D.0[2：0]存储于SAR 26中。
接着，控制电路28通过将比较器的输出D0[2：0]减去D1[2：0]来决定SH CDAC 22的MSB的权重W[3]，并将相减的结果(D0[2：0]-D1[2：0])作为SH CDAC 22的MSB的权重W[3]储存于SAR 26或其它内部存储器单元。
通过以上的校正过程，SAR ADC 2继续估算剩余的次有效CDAC位的权重W[2]以及W[1]，并储存SH CDAC 22的第二有效以及第三有效CDAC位的已估算权重W[2]以及W[1]。SHCDAC 22的LSB的权重W[0]将默认设置为二进制“1”。
在校正过程结束时，SAR ADC 2会将所有CDAC位的已估算权重保持(即，存储于)于SAR 26或其它内部存储器单元中。于正常的ADC操作中，SAR ADC 2通过逐次逼近来转换已取样的输入值，直到所有位均被测试，且产生数字表示D[3：0]。控制电路28能通过将每个位的数字逼近D[k]乘与对应的已估算权重W[k]，并将相乘后的所有的结果相加到一起，以作为已补偿的数字码Dout[3：0]输出，来校正具有已估算权重W[3]到W[0]的数字表示D[3：0]，其中，k为0到3范围内的整数值。在一些实施例中，控制电路28可对已补偿的数字码Dout[3：0]进行编码。
虽然图2所示的实施例使用了顶板采样、单调电容器切换、以及二分搜索类型的SAR ADC来描述CDAC权重校正过程的操作，但本领域技术人员在不脱离本发明的精神和范围内，当可对其它SAR ADC实施例做些许的更动与润饰。例如，权重校正过程能采用冗余SARADC，其中，冗余位被用于增加比较器偏置的公差(tolerance)以及校正由没有于特定调节时间内被调节的参考电压电平导致的暂态误差(transient error)。
SAR ADC 1切换(toggle)SH CDAC中的每个位，并使用剩余的次有效位(remainingless significant bits)来估算已切换位的正确权重，从而提供准确的输出数字码。
图4A为根据本发明的实施例的14位冗余的SAR ADC 4的电路原理图。SAR ADC 4包括：采样开关40a以及40b、SH CDAC 42、比较器44、以及SAR控制电路46。
14位冗余的SAR ADC 4采用非二进制逐次逼近算法来于放宽调节要求时增加转换速度。采用非二进制逐次逼近算法的SAR ADC 4具有小于2的降低的搜索基数(reducedsearching radix)。完整的SAR转换需要15个时钟转换周期以实现12位标称(nominal)精度。非二进制算法的冗余是校正由非调节参考电压电平导致的比较错误的能力的度量。正冗余表示由本转换周期产生的比较错误可以在接下来的转换周期(即，广阔的已延长的总转换周期中)中被校正。
第k次转换的冗余q(k)等于从第(k+2)位到第M位转换的权重的和，减去第(k+1)位的权重W[k+1]，接着加上LSB权重(量化步骤)，其可以通过以下等式1来表示：
其中，k由SH CDAC 42执行的DAC步骤的计数；以及
M为总转换周期，其超出SAR ADC 4的ADC位的总数量N。
冗余q(k)被配置为超过0，以增加用于校正转换错误的能力，并可放宽SH CDAC 42的DAC调节时间(settling time)，由此得到比使用二分搜索算法更快的ADC。
SAR ADC的冗余的概念将于图5中作进一步的详细描述。图5为根据本发明实施例的冗余的SAR ADC的输入及输出的线图。输入模拟信号被转换为4位数字输出码D[3：0]，其从MSB到第二LSB的权重为7、3、2、2个位权重单位，转换的范围为15个位权重单位。LSB为虚拟位。
在没有比较器偏置，或比较器偏置被忽略的情况下，其转换过程可以如下所述地被执行。输入模拟信号是第11个位权重单位以及第12个位权重单位之间的模拟值表示。在第一转换周期中，比较器将输入模拟信号与7个位权重单位的第一参考电压电平做比较，当输入模拟信号高于第一参考电压电平时，产生二进制“1”作为第一比较结果。
在第二转换周期中，CDAC产生(7+3)个位权重单位的第二参考电压电平。然而，因为第二参考电压电平需要一段比特定调节时间更长的时间来调节10个位权重单位，比较器可能使用也可能不使用10个位权重单位的正确的第二参考电压电平用于比较。于第一种情况下，比较器将输入模拟信号与10个位权重单位的正确的第二参考电压电平做比较，并产生二进制“1”作为第二比较结果。于第二种情况下，比较器将输入模拟信号与大于12个位权重单位的不正确的第二参考电压电平做比较，并产生二进制“0”作为第二比较结果。
于后续的第三以及第四比较周期，在第一种情况下，比较器逐次地将输入模拟信号与12个位权重单位以及10个位权重单位进行比较，并分别产生二进制“0”以及二进制“1”作为第三以及第四比较结果。在第一种情况下，数字输出码D[3：0]是二进制“1101”或十进制数字“11”。在第二种情况下，比较器逐次地将输入模拟信号与8个位权重单位以及10个位权重单位进行比较，并分别产生二进制“1”以及二进制“1”作为第三以及第四比较结果。在第二种情况下，数字输出码D[3：0]是二进制“1011”或十进制数字“11”，与第一种情况下的十进制结果是相同的。
通过使用冗余方法，即使于第二种情况下第二步骤发生了比较错误，冗余SAR ADC也能够校正最终数字输出码的最后两个位。
回到图4A，SAR ADC 2执行的校正过程也可以被冗余SAR ADC 4采用。
校正过程可以开始于制造测试，或于开机后自动地执行以补偿SH CDAC 42中的电容失谐，且移除比较器44中的比较器偏置，以便冗余SAR ADC 4能够输出已取样的模拟输入的数字逼近来匹配CDAC位的权重的理想电平。
于校正过程中，CDAC电容器C0到C13初始被复位为断开与采样开关40a以及40b至输入信号Vip以及Vin的连接，且将电容器开关S1到S13切换为连接第一参考电压Vr。另外，上下电容器组中的电容器的公共终端Tcom1以及Tcom2可以短暂地(shorted)被初始为公共电压电位。
根据等式1，当W[k+1]<W[k+2]+W[k+3]+…+W[M]+1时，可以得到非二进制SAR算法的正冗余q(k)。即，在冗余SAR ADC 4中，14个CDAC位中的第k位的权重小于所有剩余的次有效于第k位的CDAC位的权重的和加上1。因此，在校正过程中，第k位通常由次有效于第k位的CDAC位来表示。图4B为SH CDAC 42中CDAC位的冗余表格。于第k个步骤中的CDAC位的权重W[k]是这样被选择的，其大于下一个CDAC位的权重W[k+1]以及小于所有次有效于第k位的CDAC位的权重和。例如，CDAC位C12具有权重472C，其大于CDAC位C11的权重256C并小于所有次有效于位C12的CDAC位的权重的和，其中，所有次有效于位C12的CDAC位的权重和为560C。CDAC位C13的冗余是通过从所有次有效于位C12的CDAC位的权重和(560C)中减去CDAC位C12的权重(472C)，然后再加上1C计算得出，最终计算结果为89C。CDAC位C13的冗余百分比是由CDAC位C13的冗余89C除以CDAC位C13的权重1016C得到，计算结果为8.8％。CDAC位C12的冗余百分比是由CDAC位C12的冗余49C除以CDAC位C12的权重472C得到，计算结果为10.4％。
如下所述，SAR控制电路46能够指示用于SAR ADC 4的校正过程。
SH CDAC 42的MSB的理想权重为1016C。MSB的实际权重WMSB能够通过校正过程被估算。于校正过程中，电容器开关S13被切换为连接于第二参考电压Vgnd，以将MSB连接至第二参考电压Vgnd，并于比较器44的同相输入端输入表示MSB为二进制“1”的权重WMSB的权重电压VMSB1。CDAC位C12到C0均次有效于MSB，其依序被操作以产生13个参考电压电平来追踪(track)权重电压VMSB1，并产生第一数字码D1[12：0]。电容器开关S13接着被切换为连接于第一参考电压Vr，以将MSB连接至第一参考电压Vr，并于比较器44的同相输入端输入表示MSB为二进制“0”的权重电压VMSB0。CDAC位C12到C0再次被依序操作以产生13个参考电压电平来追踪权重电压VMSB0，且产生第二数字码D0[12：0]。第一以及第二数字码D1[12：0]以及D0[12：0]可以被储存于SAR控制电路46的本地存储器单元(未示出)中。因为第二数字码D0[12：0]是于MSB为二进制“0”时，由比较器44产生的，其仅包括比较器44中比较器偏置的数字逼近。SAR控制电路46能够加载第一以及第二数字码D1[12：0]以及D0[12：0]，并通过从第二数字码D0[12：0]中减去第一数字码D1[12：0]来估算MSB的实际权重WMSB，即，通过从权重D1[12：0]的数字逼近中移除比较器偏置，从而确定出MSB的已估算权重WMSB。
SAR控制电路46能将MSB的已估算权重WMSB储存于本地存储器单元，且根据上述校正过程继续确定剩余CDAC位的权重Wk，其中，k是范围为1到12之间的整数。于校正结束时，SAR控制电路46包含已估算权重W13到W1以及默认权重W0。已估算权重可通过以下等式2来校正正常ADC操作结果：
冗余SAR ADC 4切换(toggle)SH CDAC的每个位，并利用剩余的次有效位来估算被切换位的正确的权重，从而提供准确的输出数字码。
图6为根据本发明实施例的用于具有额外的量化位的SAR ADC的校正过程的示意图。其中，图6所示的校正过程结合了图4中的SAR ADC。如图6所示，最左侧的实心条状图表示第k个CDAC位的权重Wk，且右侧的曲线表示次有效于第k位CDAC位的所有CDAC位权重的和的逐步量化值。校正过程采用量化位来增加校正过程中的数据收敛速度(dataconvergence speed)。
于校正过程中，第k个CDAC位的权重Wk被次有效于第k个CDAC位的CDAC位追踪，以产生能最能匹配权重Wk的数字码D[(k-1)：0]。因为于冗余SAR ADC 4中，如果比较器偏置Voffset为零或小到可被忽略，则第k个CDAC位的权重Wk小于所有剩余的次有效于第k个CDAC位的所有CDAC位的权重的和加上1，权重Wk通常可由CDAC位[(k-1)：0]来追踪或表示，即，由第(k-1)个CDAC位到第0个CDAC位来追踪或表示。当比较器偏置Voffset相对较大时，权重Wk的校正范围将减小到所有剩余的次有效于第k个CDAC位的所有CDAC位的权重减去比较器偏置Voffset。此外，由电容失谐或比较器偏置引起的量化误差ΔQ也可能存在于权重Wk中，导致数字转换过程中较慢的收敛。具体地，SH CDAC 42的第k个CDAC位的权重Wk可以由以下等式3来表示：
在实施例中，多个量化位(未示出)被并入SH CDAC 42，以在权重估算过程中加速数据收敛。新增加的量化位的精度小于CDAC位的精度。在一个实施例中，SH CDAC 42中包括三个量化位，量化位的精度是原始14个CDAC位中的LSB的精度的1/8。在校正过程中，这三个量化位被用于逼近或估算权重Wk中的量化误差ΔQ，以增加估算权重Wk过程中的数据收敛速度。
图7为根据本发明的实施例的，利用小信号噪声S[n]的SAR ADC的校正过程，其中，图7所示的校正过程结合了图4中的SAR ADC。图7左侧的部分与图6左侧的部分是相同的，图7右侧的部分显示了在第k个CDAC位的权重Wk的基础上增加了小信号零平均噪声S[n]后的权重值Wk’。图7所示的校正程序采用了小信号噪声S[n]来获得权重Wk中的零平均量化误差ΔQ。图7所示的校正过程也可以不结合图6所示的校正过程中的量化位。
在实施例中，SH CDAC 42将小信号零平均噪声S[n]增加到第k个CDAC位的权重Wk中，以便量化误差ΔQ随着时间的推移扩散(spread)，以使平均量化误差ΔQ实质上(substantially)等于0，即，大致等于0。小信号噪声S[n]是独立于量化误差ΔQ的，其可能是SAR ADC中的本征热噪声。在一些实施例中，小信号噪声S[n]是从存在于比较器44的比较器电流中的本征热噪声中获得。小信号噪声S[n]的这种变化是在有限的范围内，例如，2个LSB，因此，权重Wk’的估算将于已减少的时间段中收敛。
增加了小信号噪声S[n]的权重Wk’可以由以下等式4来表示：
以上等式4所增加的小信号噪声S[n]将会影响量化误差ΔQ的分布，随着时间的推移，使得量化误差ΔQ收敛接近于零。
参考图7右侧的部分，可以看到在小信号噪声S[n]被加入后，量化误差ΔQ随着时间的推移被扩散。在时间T1到T(n+2)，量化误差ΔQ[1]到ΔQ[n+2]在量化电平(quantization levels)两侧随机地变化。当比较器44比较增加了小信号噪声S[n]的权重Wk’以及SH CDAC 42输出的参考电压电平时，量化误差ΔQ[1]到ΔQ[n+2]的值被校平为零平均。
图8为根据本发明的另一实施例所述的SAR ADC中SH CDAC的电路原理图。图8所示的SH CDAC采用分离式非二进制电容器阵列，其包括7位MSB阵列80、7位LSB阵列82，桥电容器(bridge capacitor)CB1以及CB2，以及采样开关CLK_SH。桥电容器CB1以及CB2是单元电容器。图8所示的SH CDAC可以代替图4所示的SH CDAC 42来使用。
分离式电容器阵列架构用于减少高精度DAC所需要的电容器的区域。LSB阵列82是一个非常匹配的电容器阵列，而MSB阵列80是一个不太匹配的电容器阵列。因此，只有MSB阵列80需要作权重校正。校正过程可以是图2、图4、图7以及图8中所描述的任何实施例、或其组合。
图9为根据本发明的另一实施例的SAR ADC中SH CDAC的电路原理图。图9中所示的SAR ADC是一组采用了如图7所描述的量化位的分离式非二进制电容器阵列。量化位能增加校正过程中的数据收敛速度。图9所示的SAR ADC，除了包括图8中所示的7位MSB阵列80、7位LSB阵列82，桥电容器CB1以及CB2，采样开关CLK_SH外，还包括量化电容QC0、QC1、QC2。
图10为根据本发明一实施例的用于降噪过程的采样时钟CKsamp以及比较时钟CKcomp的信号图表，其可与图1、图2、以及图4中描述的SAR ADC相结合。图10所示的降噪过程能减少或移除SAR ADC的比较器中的比较器噪声。为了解释的目的，SAR ADC 1将被用于解释图10所示的降噪过程的操作。
因此，SAR ADC 1根据采样时钟CKsamp交替地运作于采样相位Psamp以及转换相位Pconv，并根据比较时钟CKcomp执行采样以及转换。采样时钟CKsamp包括采样周期Sample[n]以及转换周期Conversion[n]，其中，n为正整数。控制电路162控制SH CDAC 12、比较器14、以及SAR 160以执行如图10所示的降噪过程。SH CDAC 12可包含单独的取样保持电路(sample-and-hold circuit，以下简称为SH电路)以及CDAC。
于第一采样周期Sample[0]，SH电路被配置为对模拟输入信号Vip/Vin进行取样，以产生第一取样值。于第一转换周期Conversion[0]，CDAC被配置为逐次地产生多个参考电压电平，接着，比较器14被配置为根据比较时钟CKcomp比较第一取样值以及参考电压电平。在本实施例中，比较器14于比较时钟CKcomp的上边缘运作，且CDAC于比较时钟CKcomp的下边缘运作。在一定数量的比较时钟CKcomp的时钟周期后，例如，15个时钟周期后，第一取样值被转换为n位的第一数字码。第一数字码可能包括14位数字码，转换后的第一数字码被储存在SAR 160中。控制电路162还配置为将第一取样值储存于本地存储器单元或SAR 160中。
于第二采样周期Sample[1]，SH电路被配置为对模拟输入信号Vip/Vin进行取样，以产生第二取样值。同时，CDAC被配置为产生用于第k个CDAC位的参考电压电平，且比较器14被配置为从本地存储器单元或SAR 160中还原第一取样值，且多次比较第一取样值以及参考电压电平，例如，通过两次比较来恢复n位数字码中的第k位，以于降噪周期NR[0]中多次使用，其中，k的范围是从0到(n-1)。
于第二采样周期Sample[1]完成后，控制电路162能根据第一数字码的第k位以及所恢复的第k位来确定数字输出码Dout[n：0]的第k位。在一实施例中，控制电路162将第一数字码的第k位以及所恢复的第k位中的大多数(majority)确定为数字输出码Dout[n：0]的第k位。所恢复的位的数量可以为偶数次，例如，2次。例如，当第一数字码的第k位为二进制“1”时，且两个恢复的第k位分别为二进制“0”以及二进制“1”，控制电路162将确定二进制“1”作为3个候选数据中的大多数，然后将第k位Dout[k]确定为二进制“1”。同时，于第二转换周期Conversion[1]，CDAC被配置为逐次地产生多个参考电压电平，且比较器14被配置为根据比较时钟CKcomp比较第二取样值及参考电压电平。
通过图4以及图6-10的实施例中使用的顶板采样、单调电容器切换、以及二分搜索类型的SAR ADC所示的CDAC权重校正过程的操作，本领域技术人员能对本教导进行些许调整以采用其它SAR ADC实施例。
如本文所使用的，术语"决定"包含：计算、处理、导出、研究、查找(例如，于表格、数据库、或另一数据结构中查找)，确定等。而且，术语"决定"还可包含：解决、选择、建立等。
如本文所使用的“或”是用来指一个包容性的“或”而不是一个专有的“或”。就是说，除非另有规定，或在上下文中明确描述，短语“X采用A或B”是指任何可能包含的排列。此外，本申请以及所附的权利要求中的术语“一”通常应解释为“一个或多个“，除非另有规定，或能清楚从上下文推知其单复数形式。
本文所描述的各种说明性的逻辑单元、模块、以及电路都可通过通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列信号或其它可编程逻辑装置、离散栅极或晶体管逻辑、离散硬件部件或以上描述的任意组合来实现以执行本文描述的功能。其中。通用处理器可以是微处理器，但是作为备选，通用处理器可以是任何商业可用的处理器、控制器、微控制器或状态机。
本文所描述的各种逻辑单元、模块、以及电路的功能及操作都可以由电路硬件或嵌入式软件代码来实现，其中，嵌入式软件代码可以由处理器来访问并执行。
虽然本发明已经通过举例的方式以及根据优选实施例作了描述，但应当理解的是本发明不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (21)

1.一种模数转换器，其特征在于，包括：
第一电容性数模转换器，包括n位，将所述n位中的第k位设定为第一二进制数值以提供第一模拟信号，利用次有效于所述第k位的第0位到第(k-1)位将所述第一模拟信号转换为第一数字码，将所述n位中的所述第k位设定为第二二进制数值以提供第二模拟信号，并利用次有效于所述第k位的所述第0位到所述第(k-1)位将所述第二模拟信号转换为第二数字码，其中，k是范围为1到n的整数；以及
控制电路，根据所述第一数字码以及所述第二数字码估算所述第k位的权重，以校正所述第一电容性数模转换器。
2.如权利要求1所述的模数转换器，其特征在于：
所述第一电容性数模转换器还对模拟输入进行取样，且将已取样的所述模拟输入转换为n位数字输出码；以及
所述控制电路还根据所述第k位的已估算的权重校正所述n位数字输出码的第k位数字输出码。
3.如权利要求1所述的模数转换器，其特征在于：
所述控制电路还将小信号噪声加入到所述第一模拟信号以及所述第二模拟信号中；以及
所述小信号噪声的平均值实质上等于0。
4.如权利要求1所述的模数转换器，其特征在于：
所述第一电容性数模转换器还包括多个量化位，所述第一电容性数模转换器利用所述多个量化位估算所述第一模拟信号的第一量化误差以及估算所述第二模拟信号的第二量化误差，其中，所述多个量化位的精度小于所述n位的精度；以及
所述控制电路还根据所述第一数字码、所述第二数字码、所述第一量化误差、以及所述第二量化误差估算所述第k位的所述权重。
5.如权利要求1所述的模数转换器，其特征在于：
所述第k位具有第一权重，其中，所述第一权重小于所述第0位到所述第(k-1)位的权重的和。
6.如权利要求1所述的模数转换器，其特征在于：
所述控制电路确定所述第一数字码以及所述第二数字码的差值来表示所述第k位的所述权重。
7.如权利要求1所述的模数转换器，其特征在于，还包括：
桥电容器，耦接于所述第一电容性数模转换器；以及
第二电容性数模转换器，耦接于所述桥电容器，包括m位，其中，所述m位的第i位具有第二权重，所述第二权重小于所述第0位到第(i-1)位的权重的和。
8.如权利要求1所述的模数转换器，其特征在于，所述第一电容性数模转换器包括对应于所述n位的多个电容，所述控制电路还根据已估算的权重对所述电容进行校正。
9.一种模数转换器，其特征在于，包括：
第一电容性数模转换器，包括n位，将所述n位中的第k位设定为第一二进制数值以提供第一模拟信号，将第一小信号噪声加入到所述第一模拟信号，并利用次有效于所述第k位的第0位到第(k-1)位将已加入所述第一小信号噪声的第一模拟信号转换为第一数字码，其中，k是范围为1到n的整数；以及
控制电路，根据所述第一数字码估算所述第k位的权重，以校正所述第一电容性数模转换器。
10.如权利要求9所述的模数转换器，其特征在于：所述第一小信号噪声的平均值实质上等于0。
11.如权利要求9所述的模数转换器，其特征在于：
所述第一电容性数模转换器还将所述n位中的第k位设定为第二二进制数值以提供第二模拟信号，将第二小信号噪声加入到所述第二模拟信号，并利用次有效于所述第k位的所述第0位到所述第(k-1)位将已加入所述第二小信号噪声的第二模拟信号转换为第二数字码；以及
所述控制电路，根据所述第一数字码以及所述第二数字码估算所述第k位的所述权重。
12.如权利要求11所述的模数转换器，其特征在于：
所述控制电路确定所述第一数字码以及所述第二数字码之间的差值来表示所述第k位的所述权重。
13.如权利要求11所述的模数转换器，其特征在于：
所述第一电容性数模转换器还包括多个量化位，所述第一电容性数模转换器利用所述多个量化位估算所述第一模拟信号的第一量化误差以及估算所述第二模拟信号的第二量化误差，其中，所述多个量化位的精度小于所述n位的精度；以及
所述控制电路，还根据所述第一数字码、所述第二数字码、所述第一量化误差、以及所述第二量化误差估算所述第k位的所述权重。
14.如权利要求9所述的模数转换器，其特征在于：
所述第一电容性数模转换器还对模拟输入进行取样，且将已取样的所述模拟输入转换为n位数字输出码；以及
所述控制电路还根据所述第k位的已估算的权重校正所述n位数字输出码的第k位数字输出码。
15.如权利要求9所述的模数转换器，其特征在于：
所述第k位具有第一权重，其中，所述第一权重小于所述第0位到所述第(k-1)位的权重的和。
16.如权利要求9所述的模数转换器，其特征在于，还包括：
第一桥电容器，耦接于所述第一电容性数模转换器；以及
第二电容性数模转换器，耦接于所述桥电容器，包括m位，其中，所述m位的第i位具有第二权重，所述第二权重小于所述第0位到第(i-1)位的权重的和。
17.如权利要求9所述的模数转换器，其特征在于，所述第一电容性数模转换器包括对应于所述n位的多个电容，所述控制电路还用于根据已估算的权重对所述电容进行校正。
18.一种模数转换器，接收模拟输入信号以及输出数字输出码，其特征在于，包括：
时钟产生器，产生包括采样周期以及转换周期的采样时钟；
取样保持电路，于第一采样周期对所述模拟输入信号作采样以产生第一取样值，并于后续第二采样周期对所述模拟输入信号作采样以产生第二取样值；
存储电路，于所述后续第二采样周期保持所述第一取样值；
电容性数模转换器以及比较器，于第一转换周期将所述第一取样值转换为第一n位数字码，并于所述后续第二采样周期对所述第一取样值执行模数转换，以多次恢复n位数字码的第k位；以及
控制电路，根据所述第一数字码的第k位以及所述已恢复的n位数字码的第k位来确定所述数字输出码的第k位。
19.如权利要求18所述的模数转换器，其特征在于：所述控制电路将所述第一数字码中的第k位以及所述已恢复的n位数字码的第k位中的大多数，确定为所述数字输出码的所述第k位。
20.如权利要求18所述的模数转换器，其特征在于：所述多次为偶数次。
21.如权利要求18所述的模数转换器，其特征在于，所述电容性数模转换器包括多个电容，以及，所述控制电路还用于校正所述多个电容。
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