CN102970038B - 校正电容不匹配的逐渐逼近模拟至数字转换器及其方法 - Google Patents

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Abstract

一种电容不匹配校正方法,用于逐渐逼近模拟至数字转换器,其包含至少一电容阵列。所述的校正方法包含以下步骤:首先,配置至少二个补偿电容,并从电容阵列中选择一电容作为待测电容;接着,控制电容阵列的电容端点及补偿电容端点的接点电位,并根据所决定的接点电位来输出第一比较电压;之后,根据第一比较电压以及第二比较电压来控制一连串的比较,以输出一连串相对应的数字位;最后,根据数字位来计算出校正值,以校正待测电容的电容值。

Description

校正电容不匹配的逐渐逼近模拟至数字转换器及其方法

技术领域

[0001] 本发明涉及一种逐渐逼近模拟至数字转换器,特别涉及一种校正电容不匹配的逐渐逼近模拟至数字转换器及其方法。

背景技术

[0002] 在集成电路中,电容值的匹配度往往是一个重要的设计考量。诸如模拟至数字转换器(analog to digital converter, ADC)及开关电容电路(switch — capacitorcircuit),都有可能因为工艺偏移所造成的电容不匹配而限制电路的效能,进而造成电路无法发挥原设计的水准。

[0003] 请参考图1,为公知八位逐渐逼近式模拟至数字转换器(successive approximat1n registerADC, SAR ADC)的示意图。如图1所示,逐渐逼近式模拟至数字转换器1包含两组对称的数字至模拟转换器(digital to analog converter, DAC) 11、13,分别由电容阵列(C7-C0)所构成。在操作时,首先,比较器15取样并比较差动输入信号Vip、Vin,且逐渐逼近式控制逻辑电路(SAR) 17根据比较器15的比较结果来切换开关S7p、S7n以控制电容C7的接点电位。由于接点电位的改变,两组数字至模拟转换器11、13会产生新的电位,比较器15之后便依序比较数字至模拟转换器11、13的输出,由逐渐逼近式控制逻辑电路17根据比较器15的比较结果来解析出相对应的数字位B1-B8。

[0004] 解析出的数字位Bi会根据二进制比重的电容Ci来产生数字输出。请参考图2A,以三位逐渐逼近式模拟至数字转换器为例,在理想电容配对下,电容阵列C3-C0具有二进制比重(weight),其电容值应分别为4C、2C、C、Co解析数字位B3-B1之后,数字输出Dout可由公式⑴产生。

[0005] Dout = 4*B3+2*B2+B1............(1)

[0006] 然而,工艺偏移可能会造成电容C3的电容值不等于4C,如图2B所示,因此,使用错误权重而算出来的输位输出就不正确,进而导致原系统无法正常运作。为了降低电容不匹配的问题,通常会加大电容阵列的电容值,但如此一来,会消耗大量功率,并降低整个逐渐逼近式模拟至数字转换器的运作速度。

[0007] 因此,对于集成电路设计来说,亟需提出一种电路,期能在使用相对较小单位的电容下,对因工艺偏移造成的电容不匹配做补偿或校正,而使设计电路发挥原有效能与精准度。

发明内容

[0008] 鉴于上述,本发明实施例的目的之一在于提出一种逐渐逼近式模拟至数字转换器,能在使用相对较小单位的电容下,对因工艺偏移造成的电容不匹配做补偿或校正,进而使设计电路发挥原有效能与精准度。

[0009] 本发明揭示一种校正电容不匹配的逐渐逼近模拟至数字转换器(SAR ADC),其包含第一数字至模拟转换器(DAC)、逐渐逼近式控制逻辑电路(SAR)、比较器以及数字校正电路。第一数字至模拟转换器包含具有二进制权重(weight)的第一电容阵列以及至少二个第一补偿电容,其中第一补偿电容是二元扩展的(binary scaled)。逐渐逼近式控制逻辑电路用来从第一电容阵列中选择电容作为待测电容(capacitor-under-test),而后控制第一电容阵列的电容端点及第一补偿电容端点的接点电位,并据以产生第一数字至模拟转换器的第一比较电压。比较器耦接于第一数字至模拟转换器及逐渐逼近式控制逻辑电路之间,用来根据第一比较电压以及第二比较电压输出比较结果。数字校正电路耦接于逐渐逼近式控制逻辑电路。其中,逐渐逼近式控制逻辑电路根据比较结果来控制连串的比较,以输出连串相对应的数字位其中在一连串比较阶段时,所述逐渐逼近式控制逻辑电路根据所述比较结果来控制电容的接点电位,以控制所述第一比较电压及所述第二比较电压之间的差距逐渐逼近0,。数字校正电路再根据数字位来计算出校正值,以校正待测电容的电容值,其中所述数字校正电路判断若B4 = B5 = ! B3,则计算所述校正值=_(2*B1+B2),或判断若B1 =B2 = ! B3,则计算所述校正值=(2*B4+B5),其中B1-B5为所述数字位。

[0010] 本发明又揭示一种电容不匹配校正方法,其用于逐渐逼近模拟至数字转换器,其包含至少一电容阵列。所述的校正方法包含以下步骤:首先,配置至少二个补偿电容,并从电容阵列中选择电容作为待测电容(capacitor-under-test);接着,控制电容阵列的电容端点及补偿电容端点的接点电位,并根据所决定的接点电位来输出第一比较电压;之后,根据第一比较电压以及第二比较电压来控制连串的比较,以输出连串相对应的数字位,其中在一连串比较阶段时,根据所述比较结果来控制电容的接点电位,以控制所述第一比较电压及所述第二比较电压之间的差距逐渐逼近0 ;最后,根据数字位来计算出校正值,以校正待测电容的电容值,其中在计算出所述校正值的步骤中包含:判断若B4 = B5 = ! B3,则计算所述校正值=-(2*B1+B2);判断若B1=B2 = ! B3,则计算所述校正值=(2*B4+B5) •’及将待测电容的理想电容值加上所述校正值来获得所述待测电容的权重;其中B1-B5为所述数字位。

附图说明

[0011] 图1为公知八位逐渐逼近式模拟至数字转换器(SAR ADC)的示意图。

[0012] 图2A为公知具有理想电容配对的电容阵列的电路图。

[0013] 图2B为公知电容不配对的电容阵列的电路图。

[0014] 图3为本发明实施例的校正电容不匹配的逐渐逼近模拟至数字转换器的电路图。

[0015] 图4为本发明实施例的校正电容不匹配的逐渐逼近模拟至数字转换器在取样阶段时的操作示意图。

[0016] 图5A至图5F为本发明实施例的校正电容不匹配的逐渐逼近模拟至数字转换器在比较阶段的操作示意图。

[0017] 图6显示解析出的数字位。

[0018] 图7显示本发明实施例的电容不匹配校正方法的流程图。

具体实施方式

[0019] 首先,请参考图3,为本发明实施例的校正电容不匹配的逐渐逼近模拟至数字转换器(SAR ADC)3的电路图。如图3所示,其包含第一数字至模拟转换器(DAC) 31、第二数字至模拟转换器33、比较器35、逐渐逼近式控制逻辑电路(SAR)37以及数字校正电路39。第一数字至模拟转换器31包含第一电容阵列C7-C0以及至少二个第一补偿电容C2c、Clco同样地,第二数字至模拟转换器33包含第二电容阵列(C7-C0)以及至少二个第二补偿电容C2c、C1Co理想情况下,第一电容阵列C7-C0和第二电容阵列C7-C0的电容值具有二进制权重:C7=2C6 = 4C5 = 8C4 = 16C3 = 32C2 = 64C1 = 64C0。

[0020] 比较器35具有非反相(正)输入端与反相输入端,分别接收并比较第一数字至模拟转换器31以及第二数字至模拟转换器33的输出。逐渐逼近式控制逻辑电路37用来控制电容阵列C7-C0的电容端点及补偿电容C2e、Cie端点的接点电位,并根据比较器35的比较结果来解析出相对应的数字位B1-B8。数字校正电路37耦接于逐渐逼近式控制逻辑电路37,其对数字位B1-BN来进行校正及整合,以输出完整的N位数字码(N为ADC的分辨率)。

[0021] 为了校正电容不匹配,在正常操作逐渐逼近模拟至数字转换器3之前,须先利用本发明提出的机制来找出电容阵列C7-C0的实际权重,以便日后解析出正确的数字输出。请参考图4,为了方便说明,以第一数字至模拟转换器31中的电容C3-C0为例。具体实例中,第一补偿电容C2e、Cie可配置于电容CO之后,且其电容值为2C及C。首先,必须先决定待测电容,例如电容C3,假设电容C3的实际电容值已经偏移成2.5C而非理想值4C,如图4所示,利用本发明提出的机制应能对其校正。

[0022] 在取样阶段(sample phase)时,逐渐逼近式控制逻辑电路37重置(reset)第一电容阵列C7-C0及第一补偿电容(^、(^为共模电压¥。„1,并通过连接开关来控制电容(待测电容)C3耦接于正参考电压VR。第二数字至模拟转换器33的电容C7-C0及补偿电容C2c、Clc与第一数字至模拟转换器31对称地运作,因此第二数字至模拟转换器33的电容(待测电容)C3被控制来耦接于负参考电压(-VR)。

[0023] 完成取样阶段后,请参考图5A-图5F,之后便进入连串的比较阶段。在第一次比较阶段时,逐渐逼近式控制逻辑电路37控制电容C3耦接于共模电压V。^。由于接点电位的改变,重新分配后的电荷,在比较器35的非反相输入端会产生新的电位(第一比较电压Com_ip)。此阶段的第一比较电压Com_ip等于2.δΟΚν^-νίΟΑ;。,。简单来说,共模电压被设为0值,而后使得第一比较电压Com_ip变成-2.5C*VR/Ctot,这边的Ctot表示全部电容C7-C0及补偿电容C2e、Cie的电容值。由于目前的第一比较电压Com_ip为负值(意即,目前的第一比较电压Com_ip小于反相输入端的比较电压(第二比较电压)),则比较器35输出的比较结果为逻辑0。其中,逐渐逼近式控制逻辑电路37也控制第二数字至模拟转换器33的第二电容阵列C7-C0端点及补偿电容C2e、Cie端点的接点电位,以据此产生第二数字至模拟转换器33的第二比较电压。在取样阶段和连续的比较阶段中,第二数字至模拟转换器33都会与第一数字至模拟转换器31对称地运作。

[0024] 为了控制第一比较电压Com_ip和第二比较电压的差距能逐渐逼近0,逐渐逼近式控制逻辑电路37会依序根据上阶段的比较结果来控制电容的接点电位。因此,进入第二次比较阶段时,逐渐逼近式控制逻辑电路37控制电容C2耦接于正的参考电压VR,以提高第一比较电压Com_ip。此阶段的第一比较电压Com_ip等于(-2.5C*VR+2*VR)/Ctot,其间,第二数字至模拟转换器33的电容C2被控制耦接于负参考电压(-VR),且比较器35的反向输入端的第二比较电压会等于0.5C*VR/Ctot。由于目前第一比较电压Com_ip为负值(意即,目前的第一比较电压Com_ip小于反相输入端的比较电压(第二比较电压)),则比较器35输出的比较结果为逻辑0,逐渐逼近式控制逻辑电路37根据此比较结果解析出的数字位B1的值为0。

[0025] 接着,进入第三次比较阶段,由于上阶段的第一比较电压Com_ip仍为负值,逐渐逼近式控制逻辑电路37控制电容C1耦接于正的参考电压VR,以提高第一比较电压Com_ip。此阶段的比较第一电压Com_ip等于(-0.5C*VR+1*VR)/Ctot,其间,第二数字至模拟转换器33的电容C1被控制耦接于负参考电压(-VR),且比较器35的反向输入端的第二比较电压会等于-0.5C*VR/Ctot。此阶段的第一比较电压Com_ip为正值(意即,目前的第一比较电压Com_ip大于反相输入端的第二比较电压),因此比较器35输出的比较结果为逻辑1,且逐渐逼近式控制逻辑电路37解析出的数字位B2的值为1。

[0026] 上阶段的第一比较电压Com_ip为正值,因此在第四次比较阶段时,逐渐逼近式控制逻辑电路37控制电容C0耦接于负的参考电压VR,以降低比较电压第一 Com_ip。此阶段的第一比较电压Com_ip等于(0.5C*VR-1*VR)/Ctot,其间,第二数字至模拟转换器33的电容C0被控制耦接于正参考电压VR,且比较器35的反向输入端的第二比较电压会等于0.5C*VR/Ctot。此阶段的第一比较电压Com_ip为负值(意即,目前的第一比较电压Com_ip小于反相输入端的第二比较电压),因此比较器35输出的比较结果为逻辑0,且逐渐逼近式控制逻辑电路37根据此比较结果解析出的数字位B3的值为0。

[0027] 同样地,在第五次比较阶段时,逐渐逼近式控制逻辑电路37控制补偿电容C2c耦接于正的参考电压VR,以提高第一比较电压Com_ip。此阶段的第一比较电压Com_ip等于(-0.5C*VR+2*VR) /Ctot),其间,第二数字至模拟转换器33的补偿电容C2e被控制耦接于负参考电压(-VR),且比较器35的反向输入端的第二比较电压会等于-1.5C*VR/Ctot。此阶段的第一比较电压Com_ip为正值(意即,目前的第一比较电压Com_ip大于反相输入端的第二比较电压),因此比较器35输出的比较结果为逻辑1,且逐渐逼近式控制逻辑电路37解析出的数字位B4的值为1。

[0028] 最后,在第六次比较阶段时,逐渐逼近式控制逻辑电路37控制补偿电容Cie耦接于负的参考电压VR,以降低第一比较电压Com_ip。此阶段的第一比较电压Com_ip等于(1.5C*VR-1*VR) /Ctot,其间,第二数字至模拟转换器33的补偿电容Cie被控制耦接于正参考电压VR,且比较器35的反向输入端的第二比较电压会等于-0.5C*VR/Ctot。此阶段的第一比较电压Com_ip为正值(意即,目前的第一比较电压Com_ip大于反相输入端的第二比较电压),因此比较器35输出的比较结果为逻辑1,且逐渐逼近式控制逻辑电路37根据此比较结果解析出的数字位B5的值为1。

[0029] 经过上述一连串的比较,逐渐逼近式控制逻辑电路37解析出一连串相对应的数字位B5-B1,如图6所示。数字校正电路39根据以下判断公式(2)、(3)来计算出校正值(index),以校正电容C3的电容值。

[0030] IfB4 = B5 = ! B3 — index = _(2*B1+B2)......(2)

[0031] IfBl = B2 = ! B3 — index = _(2*B4+B5)......(3)

[0032] 本发明实施例提出的范例符合判断规则(2),因此计算出的校正值index为(_1)。数字校正电路39便将电容C3的理想电容值(=4C)加上校正值index ( = -1C),便获得电容C3实际(或预估)的电容值(4C-1C = 3C)。如此一来,数字校正电路39便可利用公式

(4)将解析出的数字位Bi乘以校正后的电容的权重来产生数字输出Dout。值得一提的是,某些情况下,校正过的电容值会与实际电容值有0.5C的误差,但整体来说还是提升了电路的精准度。

[0033] Dout = 3*B3+2*B2+B1......(4)

[0034] 校正电容C3的电容值后,可重复上述校正步骤对电容C4进行校正,如此从较小电容值的电容依序往较大电容值的电容进行校正,直到所有电容都校正完为止,以便获得各电容的校正值。电容的校正值会被用来获得电容本身的实际权重。因此,数字校正电路便可根据相对应的电容的实际权重(电容值)来获得较为正确的数字输出Dout。实作上,校正机制在逐渐逼近模拟至数字转换器3转换模拟信号为数字码之前被执行。

[0035] 具体实施例中,补偿电容C2e、Cie是二元扩展的,且补偿电容C 2e、Cie的数量愈多,待测电容的校正范围愈大。例如,若设置2个补偿电容,则校正值index的范围在_4到4之间;而若设置5个补偿电容,则校正值index的范围在-(25-l)to到(25_1)之间,以此类推。

[0036] 最后,请参考图7,为本发明实施例的电容不匹配校正方法的流程图。值得注意的是,为了精简说明,图7仅显示第一数字至模拟转换器31的操作流程,而第二数字至模拟转换器33会如同上述来与第一数字至模拟转换器31对称地运作。本方法是用于图3的逐渐逼近模拟至数字转换器3,其于电容阵列C7-C0之后额外增设了补偿电容C2e、Clco

[0037] 首先,步骤S701中,从电容阵列C7-C0中决定须校正的第一个待测电容,如电容C3。接着,进入取样阶段,逐渐逼近式控制逻辑电路37重置电容阵列C7-C0及补偿电容C2c、Clc至共模电压V™,并控制待测电容耦接于正参考电压VR(步骤S703)。之后,在步骤S705中,进入一连串比较阶段,其中,在第一次比较阶段时,逐渐逼近式控制逻辑电路37控制待测电容耦接于共模电压,数字至模拟转换器31根据所决定的接点电位来输出第一比较电压 Com_ip (步骤 S707)。

[0038] 步骤S709中,比较器35判断第一比较电压Com_ip是否为正值,若是,则输出比较结果为逻辑1,且逐渐逼近式控制逻辑电路37控制待测电容的下一个电容(C2)耦接于正的参考电压(步骤S711)。若比较器35判断第一比较电压Com_ip为负值,则输出比较结果为逻辑0,且逐渐逼近式控制逻辑电路37控制下一个电容(C2)耦接于负的参考电压(-VR)(步骤 S713)。

[0039] 步骤S715中,判断是否已完成所有比较阶段。若否,则回到步骤S707继续进行比较。若已完成一连串的比较阶段,逐渐逼近式控制逻辑电路37便根据每次的比较结果来输出相对应的数字位Bl-B5(步骤S717)。步骤S719中,数字校正电路39根据公式(2)、(3)利用解析出来的数字位B1-B5来计算出用来校正待测电容的电容值的校正值index。

[0040] 步骤S721中,判断是否所有电容值大于第一个待测电容的电容都校正完。若否,则在步骤S723中,选出下一个待测电容(即C4),并回到步骤S703,重复上述校正操作,直到所有电容都完成校正为止。当所有电容都完成校正,在步骤S725中,数字校正电路39便将每个待测电容的电容值加上相对应的校正值index来获得每个待测电容的权重。最后,步骤S727中,数字校正电路39将解析出来的数字位B1-BN乘以校正后的电容的权重来获得模拟/数字转换期间的数字输出Dout。

[0041] 根据上述实施例,本发明所提出的校正电容不匹配的逐渐逼近模拟至数字转换器及其方法,是在数字至模拟转换器中增设小电容值的补偿电容,并利用本发明提出的机制来找出电容阵列的实际权重,进而对因工艺偏移造成的电容不匹配做补偿或校正,并使设计电路发挥原有效能与精准度。

[0042] 以上所述仅为本发明的优选实施例而已,并非用以限定本发明的权利要求范围;凡其它未脱离发明所揭示的精神下所完成的等效改变或修饰,均应包含在下述的权利要求范围内。

Claims (12)

1.一种校正电容不匹配的逐渐逼近模拟至数字转换器(SAR ADC),包含: 第一数字至模拟转换器(DAC),包含第一电容阵列以及至少二个第一补偿电容,其中所述第一电容阵列的电容值具有二进制权重,且所述多个第一补偿电容是二元扩展的; 逐渐逼近式控制逻辑电路(SAR),用来从所述第一电容阵列中选择电容作为待测电容,而后控制所述第一电容阵列的电容端点及所述多个第一补偿电容端点的接点电位,并据以产生所述第一数字至模拟转换器的第一比较电压; 比较器,耦接于所述第一数字至模拟转换器及所述逐渐逼近式控制逻辑电路之间,所述比较器根据所述第一比较电压以及第二比较电压输出比较结果;及 数字校正电路,耦接于所述逐渐逼近式控制逻辑电路; 其中,所述逐渐逼近式控制逻辑电路根据所述比较结果来控制一连串的比较,以输出一连串相对应的数字位,其中在一连串比较阶段时,所述逐渐逼近式控制逻辑电路根据所述比较结果来控制电容的接点电位,以控制所述第一比较电压及所述第二比较电压之间的差距逐渐逼近0, 所述数字校正电路根据所述多个数字位来计算出校正值,以校正所述待测电容的电容值,其中所述数字校正电路判断若B4 = B5 = ! B3,则计算所述校正值=_(2*B1+B2),或判断若B1 = B2 = ! B3,则计算所述校正值=(2*B4+B5),其中B1-B5为所述数字位。
2.如权利要求1所述的校正电容不匹配的逐渐逼近模拟至数字转换器,其中在取样阶段时,所述逐渐逼近式控制逻辑电路重置所述第一电容阵列及所述多个第一补偿电容为共模电压,并控制所述待测电容耦接于第一参考电压。
3.如权利要求2所述的校正电容不匹配的逐渐逼近模拟至数字转换器,其中在所述一连串比较阶段时,所述逐渐逼近式控制逻辑电路基于所述比较器输出的所述比较结果来控制下一个电容耦接于所述第一参考电压或一第二参考电压。
4.如权利要求3所述的校正电容不匹配的逐渐逼近模拟至数字转换器,其中在第一次比较阶段时,所述逐渐逼近式控制逻辑电路控制所述待测电容耦接于所述共模电压。
5.如权利要求1所述的校正电容不匹配的逐渐逼近模拟至数字转换器,其中所述数字校正电路将待测电容的理想电容值加上所述校正值来获得所述待测电容的电容值的权重。
6.如权利要求5所述的校正电容不匹配的逐渐逼近模拟至数字转换器,从较小电容值的电容依序往较大电容值的电容进行校正,且所述数字校正电路将所述多个数字位乘以每一校正后的电容的权重来获得模拟/数字转换期间的数字输出。
7.如权利要求2所述的校正电容不匹配的逐渐逼近模拟至数字转换器,还包含: 第二数字至模拟转换器(DAC),包含第二电容阵列以及至少二个第二补偿电容,其中所述第二电容阵列的电容值具有二进制权重; 其中,所述逐渐逼近式控制逻辑电路控制所述第二电容阵列的电容端点及所述多个第二补偿电容端点的接点电位,并据以产生所述第二数字至模拟转换器的所述第二比较电压,且在所述取样阶段及所述一连串比较阶段时,所述第二数字至模拟转换器与所述第一数字至模拟转换器对称地运作。
8.一种电容不匹配校正方法,用于逐渐逼近模拟至数字转换器,所述逐渐逼近模拟至数字转换器包含至少一电容阵列,所述方法包含: 配制至少二个补偿电容; 从所述电容阵列中选择一电容作为待测电容; 控制所述电容阵列的电容端点及所述多个补偿电容端点的接点电位; 根据所决定的接点电位来输出第一比较电压; 根据所述第一比较电压以及第二比较电压输出比较结果; 根据所述比较结果来控制一连串的比较,以输出一连串相对应的数字位,其中在一连串比较阶段时,根据所述比较结果来控制电容的接点电位,以控制所述第一比较电压及所述第二比较电压之间的差距逐渐逼近0 ;及 根据所述多个数字位来计算出校正值,以校正所述待测电容的电容值,其中在计算出所述校正值的步骤中包含: 判断若B4 = B5 = ! B3,则计算所述校正值=_(2*B1+B2); 判断若B1 = B2 = ! B3,则计算所述校正值=(2*B4+B5);及 将待测电容的理想电容值加上所述校正值来获得所述待测电容的权重; 其中B1-B5为所述数字位。
9.如权利要求8所述的电容不匹配校正方法,其中在控制接点电位的步骤中包含: 在取样阶段时,重置所述电容阵列及所述多个补偿电容为共模电压,并控制所述待测电容親接于第一参考电压。
10.如权利要求9所述的电容不匹配校正方法,其中在根据所述第一比较电压以及所述第二比较电压输出所述比较结果的步骤中包含: 判断若所述第一比较电压大于所述第二比较电压,则输出的所述比较结果为逻辑1 ;及 判断若所述第一比较电压小于所述第二比较电压,则输出的所述比较结果为逻辑0。
11.如权利要求10所述的电容不匹配校正方法,其中在控制所述一连串的比较的步骤中包含: 基于所述比较结果控制所述待测电容的下一个电容耦接于所述第一参考电压或第二参考电压。
12.如权利要求8所述的电容不匹配校正方法,还包含: 从较小电容值的电容依序往较大电容值的电容进行校正;及 将所述多个数字位乘以每一校正后的电容的权重来获得数字输出。
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