TWI736103B

TWI736103B - 類比數位轉換器裝置與電容權重修正方法

Info

Publication number: TWI736103B
Application number: TW109101024A
Authority: TW
Inventors: 何軒廷; 黃亮維; 黃詩雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2020-01-13
Filing date: 2020-01-13
Publication date: 2021-08-11
Also published as: US20210218409A1; US11190201B2; TW202127804A

Abstract

類比數位轉換器裝置包含電容陣列、數位邏輯電路以及比較器電路。電容陣列包含複數個第一電容、待校電容與複數個補償電容。數位邏輯電路對該待校電容執行校正程序以根據決策訊號校正該待校電容的權重值，並在執行該校正程序後經由該電容陣列轉換輸入訊號為複數個位元。比較器電路比較該些第一電容與該待校電容響應於該校正程序所產生的測試訊號與預定電壓以產生該決策訊號。數位邏輯電路更根據該權重值選擇該些補償電容中的至少一者，以調整對應於校正後的該權重值的一數位碼為符合該些位元表達的一整數。

Description

類比數位轉換器裝置與電容權重修正方法

本案是關於類比數位轉換器，更明確地說，是關於具有電容權重修正的逐漸逼近暫存器式類比數位轉換器。

類比數位轉換器已廣泛地應用於各種電子裝置，以產生數位訊號來進行後續的訊號處理。在現有技術中，各種校正機制被使用，以提升類比數位轉換器的解析度。例如，利用校正機制修正電容或電流源所對應的數位權重，以產生出相應的數位碼。然而，在上述技術中，若數位碼不是類比數位轉換器的預期位元數可表達的數值，將造成類比數位轉換器的解析度下降。若為了表達該數位碼而增加類比數位轉換器的位元數，又將造成電路成本大幅上升。

於一些實施例中，類比數位轉換器裝置包含電容陣列、數位邏輯電路以及比較器電路。電容陣列包含複數個第一電容、待校電容與複數個補償電容。數位邏輯電路用以對該待校電容執行校正程序以根據決策訊號校正該待校電容的權重值，並在執行該校正程序後經由該電容陣列轉換輸入訊號為複數個位元。比較器電路用以比較該些第一電容與該待校電容響應於該校正程序所產生的測試訊號與預定電壓以產生該決策訊號。數位邏輯電路更用以根據該權重值選擇該些補償電容中的至少一者，以調整對應於校正後的該權重值的一數位碼為符合該些位元表達的一整數。

於一些實施例中，電容權重修正方法包含下列操作：對一類比數位轉換器裝置的一待校電容執行一校正程序，以根據一決策訊號校正該待校電容的一權重值，其中該類比數位轉換器裝置轉換一輸入訊號為複數個位元；比較該類比數位轉換器裝置的複數個第一電容與該待校電容響應於該校正程序所產生的一測試訊號與一預定電壓，以產生該決策訊號；以及根據該權重值選擇複數個補償電容中的至少一者，以調整對應於校正後的該權重值的一數位碼為符合該些位元表達的一整數。

有關本案的特徵、實作與功效，茲配合圖式作詳細說明如下。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

如本文所用，用語『電路（circuit）』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。

在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。

為易於理解，於各圖式中的類似元件將被指定為相同標號。

圖1為根據本案一些實施例示出一種類比數位轉換器（analog-to-digital converter, ADC）裝置100的示意圖。於一些實施例中，ADC裝置100為逐漸逼近暫存式（successive approximation register, SAR）ADC。

ADC裝置100包含電容陣列110、比較器電路120以及數位邏輯電路130。於一般操作下，電容陣列110的一端經開關S1接收預定電壓VCM（或稱共模電壓），且電容陣列110之另一端對輸入訊號VIN取樣。數位邏輯電路130可根據比較器電路120輸出的決策訊號S _D來控制電容陣列110。如此，電容陣列110與比較器電路120協同運作，以將取樣到的輸入訊號VIN轉換為n個位元D ₀～D _n-1。n為正整數，且n個位元D ₀～D _n-1可定義一數位碼DOUT。例如，若n為5，數位碼DOUT可為0至31（即00000至11111）中的任一整數。

在執行上述轉換前，數位邏輯電路130執行一校正程序，以校正電容陣列110中的待校電容之權重值。在執行校正程序後，數位邏輯電路130經由電容陣列110執行上述轉換。在一些實施例中，校正程序稱為一前景式（foreground）校正。

電容陣列110包含最低有效位元（least significant bit, LSB）電容單元112、最高有效位元（most significant bit, MSB）電容單元114、補償電容單元116、切換電路118A與切換電路118B。LSB電容單元112包含虛設（dummy）電容C _D以及多個電容C ₀～C ₂。MSB電容單元114包含多個電容C ₃～C _n-1，其即為待校電容。LSB電容單元112中的最小者為虛設電容C _D與電容C ₀，且上述兩個電容每一者的容值設定為單位電容C。多個電容C ₁～C _n-1的容值依序設定2倍（即電容C ₁的預設權重值）的單位電容C（即2C）、4倍的單位電容C（即4C）、…、至2 ^n-1倍的單位電容C（即2 ^n-1C）。在校正程序中，數位邏輯電路130透過LSB電容單元112得知一個待校電容（例如為電容C ₃）的權重值。補償電容單元116基於數位邏輯電路130的控制而調整待校電容的權重值。補償電容單元116的一種示例設置方式可參考後述圖2之例子。

切換電路118A包含多個開關，其用以根據數位邏輯電路130所產生的多個控制訊號S _C1選擇性地傳輸輸入訊號VIN、參考電壓VREF1或電壓VREF2（例如可為地電壓或為負參考電壓）至虛設電容C _D與多個電容C ₀～C _n-1。切換電路118B包含多個開關，其用以根據數位邏輯電路130所產生的多個控制訊號S _C2選擇性地將補償電容單元116中的至少一補償電容並聯耦接至對應的待校電容（例如為電容C ₃），以調整該待校電容之校正後權重值所對應的數位碼至符合位元D ₀～D _n-1可表達的整數。上述關於校正程序以及調整權重值之操作將於後述參照圖3進行說明。

圖2為根據本案一些實施例示出圖1中之補償電容單元116的示意圖。補償電容單元116包含多個補償電容，例如可為多個容值為0.25C的補償電容、多個容值為0.125C的補償電容與多個容值為0.0625C的補償電容。於一些實施例中，多個補償電容的容值皆設定為小於或等於0.25倍的單位電容C，但本案並不以此為限。這些補償電容透過切換電路118B選擇性地並聯耦接至MSB電容單元114中的待校電容。

圖3為根據本案一些實施例示出一種電容權重修正方法300的流程圖。於一些實施例中，電容權重修正方法300可由圖1的數位邏輯電路130執行。於一些實施例中，數位邏輯電路130可由執行電容權重修正方法300的數位電路、狀態機與/或邏輯電路實施，但本案並不以此為限。

於操作S310，對待校電容執行校正程序，以校正待校電容的權重值。於操作S320，判斷校正後的權重值所對應的數位碼是否符合ADC裝置產生的多個位元可表達的整數。若否，則執行操作S330。若是，則不選擇補償電容並停止執行電容權重修正方法300。在一些實施例中，於操作S320，在判斷校正後的權重值所對應的數位碼符合ADC裝置產生的多個位元可表達的整數後，可再次執行操作S311以進行另一待校電容的校正。

以電容C ₃為待校電容為例說明。預定電壓VCM設定為參考電壓VREF1的一半，且電容C ₃之容值理想上應相同於LSB電容單元112的容值總和（即C+C+2C+4C=8C）。測試訊號S _T為由LSB電容單元112與電容C ₃根據參考電壓VREF1產生之一分壓電壓。在開始校正前，數位邏輯電路130輸出多個控制訊號S _C1以經由切換電路118A控制電容C ₃接收參考電壓VREF1，並控制虛設電容C _D與多個電容C ₀～C ₂皆接收參考電壓VREF2。於初次校正時，數位邏輯電路130切換多個控制訊號S _C1中一對應者，以經由切換電路118A控制待校電容C ₃自接收參考電壓VREF1切換至接收參考電壓VREF2，以產生測試訊號S _T（步驟S311）。於此條件下，測試訊號S _T理想上應為一半的參考電壓VREF1。若電容C ₃的權重值有誤差（即C ₃不等於8C），測試訊號S _T會不同於一半的參考電壓VREF1。藉由比較測試訊號S _T與預定電壓VCM，比較器電路120可輸出對應的決策訊號S _D（步驟S312）。在下次校正中，數位邏輯電路130響應於此決策訊號S _D改變多個控制訊號S _C1中一對應者，以使得電容C ₂自接收參考電壓VREF2切換至接收參考電壓VREF1（步驟S311）。如此，測試訊號S _T將會改變，故比較器電路120再度產生新的決策訊號S _D（步驟S312）。依此類推，當數位邏輯電路130偵測到決策訊號S _D在邏輯值1與邏輯值0之間來回切換（toggle）時，數位邏輯電路130可平均觸發上述切換情形的多個控制訊號S _C1，以計算電容C ₃的權重值（步驟S313）。

數位邏輯電路130計算此權重值與電容C ₃的預設權重值之間的誤差，以校正該權重值。例如，若ADC裝置100的有效位元數（effective number of bits，ENOB）為11（即n=11），即ADC裝置100預期產生11個位元D ₀～D ₁₀。在二進位制的設定下，電容C ₃的預設權重值為8（即電容C3理想上應為8C），且電容C ₃未校正前所對應的數位碼為16（以差動訊號來看）。若電容C ₃的權重值為7，數位邏輯電路130可根據預設權重值與權重值之間的誤差來校正電容C ₃的權重值。根據校正後的權重值，電容C ₃對應到的數位碼為14，且數位碼14為11個位元D ₀～D ₁₀可表達之整數。於此條件下，數位邏輯電路130停止校正程序（或是繼續校正下一個待校電容）。同理，若電容C ₃的權重值為8.5，電容C ₃根據校正後的權重值對應到的數位碼為17，且數位碼17為11個位元D ₀～D ₁₀可表達之整數。於此條件下，數位邏輯電路130可停止校正程序（或是繼續校正下一個待校電容）。

上述關於權重校正之操作用於示例，且本案並不以此為限。於一些實施例中，數位邏輯電路130可將誤差與校正後的權重值儲存為一查照表，以利後續的類比數位轉換。於一些實施例中，上述權重校正之詳細操作可參照相關文獻（A 12b 70MS/s SAR ADC with digital startup calibration in 14nm CMOS, Symp. VLSI Circuits, June 2015.）。

在某些情況下，電容C ₃的權重值所對應的數位碼並非11個位元D ₀～D ₁₀可表達之整數。於此情形下，將造成ADC裝置100的ENOB降低。例如，若電容C ₃的權重值計算為8.25，電容C ₃的權重值所對應的數位碼為16.5，其並非為11個位元D ₀～D ₁₀可表達之整數。如此，數位邏輯電路130會認定電容C ₃可能對應到的數位碼為16或17。若未調整此權重值，將造成ENOB由11個位元降低至10.5個位元。於此條件下，數位邏輯電路130將執行操作S330，以調整此權重值。

繼續參照圖3，於操作S330，根據待校電容的權重值選擇補償電容中至少一者，以調整待校電容的權重值。在上述例子中，電容C ₃的權重值為8.25。數位邏輯電路130可輸出多個控制訊號S _C2，以經由切換電路118B自補償電容單元116選出至少一補償電容，並將此至少一補償電容與電容C ₃並聯耦接以修正電容C ₃的權重值。於此例中，數位邏輯電路130可選出一個容值為0.25C的補償電容來，以將電容C ₃的權重值由8.25修正為8.5。如此一來，根據校正後的權重值，電容C ₃對應的數位碼為17，其可為11個位元D ₀～D ₁₀可表達之整數。

藉由上述操作，數位邏輯電路130可判斷校正後的權重值所對應之數位碼是否為11個位元可表達的整數。若否，數位邏輯電路130可進一步使用補償電容修正權重值，以修正數位碼為11個位元可表達的整數。如此，可避免ADC裝置100的有效位元數降低。在二進位制的設定下，待校電容的權重值中小於1且大於0的數值為y。若y小於0.5，數位邏輯電路130會使用補償電容將y修正為0.5（例如將8.25修正為8.5，其中8.25為權重值且y為0.25）。若y大於0.5，數位邏輯電路130會使用補償電容將權重值修正為最接近此權重值的正整數（例如將8.625修正為9，其中8.625為權重值，y為0.625）。

在一些相關技術中，為了表達上述的數位碼16.5，可讓ADC裝置的ENOB增加1位元。然而，若ADC裝置的ENOB增加，處理ADC裝置輸出之後端電路的成本將大幅增加。相較於上述技術，本案一些實施例中的ADC裝置100可透過補償電容單元116來修正權重值，以使數位碼修正為原有位元可表達的整數。如此，ADC裝置100的ENOB可以維持於原始數值，故不會增加後端電路的成本。

上述各圖式的電路數量與/或位元數量僅用於示例。依據不同實際需求，各圖式中所採用的電路（例如為電容）數量與/或位元數量可相應調整。以上多個例子以二進位制為例說明，但本案並不以此為限。於一些實施例中，ADC裝置100與電容權重修正方法300亦可適用於非二進位制的操作。

綜上所述，本案一些實施例所提供的ADC裝置與電容權重修正方法可使用補償電容修正待校電容的權重值，而不影響ADC裝置的原有解析度與不增加後端電路的成本。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100:類比數位轉換器裝置 110:電容陣列 112:最低有效位元電容單元 114:最高有效位元電容單元 116:補償電容單元 118A, 118B:切換電路 120:比較器電路 130:數位邏輯電路 C ₀~C _n-1:電容 C _D:虛設電容 D ₀~D _n-1:位元 DOUT:數位碼 S1:開關 S _C1, S _C2:控制訊號 S _D:決策訊號 S _T:測試訊號 VCM:預定電壓 VIN:輸入訊號 VREF1, VREF2:參考電壓 C, 2C, 4C, 8C, 2 ^n-1C:容值 0.25C, 0.125C, 0.0625C:容值 300:電容權重修正方法 S310, S320, S330:操作 S311, S312, S313:步驟

［圖1］為根據本案一些實施例示出一種類比數位轉換器裝置的示意圖；［圖2］為根據本案一些實施例示出圖1中之補償電容單元的示意圖；以及［圖3］為根據本案一些實施例示出一種電容權重修正方法的流程圖。

100:類比數位轉換器裝置 110:電容陣列 112:最低有效位元電容單元 114:最高有效位元電容單元 116:補償電容單元 118A _,118B:切換電路 120:比較器電路 130:數位邏輯電路 C ₀~C _n-1:電容 C _D:虛設電容 D ₀~D _n-1:位元 DOUT:數位碼 S1:開關 S _C1,S _C2:控制訊號 S _D:決策訊號 S _T:測試訊號 VCM:預定電壓 VIN:輸入訊號 VREF1, VREF2:參考電壓 C, 2C, 4C, 8C, 2 ^n-1C:容值

Claims

一種類比數位轉換器裝置，包含：一電容陣列，包含複數個第一電容、一待校電容與複數個補償電容；一數位邏輯電路，用以對該待校電容執行一校正程序以根據一決策訊號校正該待校電容的一權重值，並在執行該校正程序後經由該電容陣列轉換一輸入訊號為複數個位元；以及一比較器電路，用以比較該些第一電容與該待校電容響應於該校正程序所產生的一測試訊號與一預定電壓以產生該決策訊號，其中該數位邏輯電路更用以根據該權重值選擇該些補償電容中的至少一者，以調整對應於校正後的該權重值的一數位碼為符合該些位元表達的一整數。
如申請專利範圍第1項所述之類比數位轉換器裝置，其中該數位邏輯電路用以根據該決策訊號輸出複數個第一控制訊號，以控制該待校電容由接收一第一參考電壓切換至接收一第二參考電壓，並依序控制該些第一電容由接收該第二參考電壓切換至接收該第一參考電壓，以產生該測試訊號。
如申請專利範圍第2項所述之類比數位轉換器裝置，其中該數位邏輯電路用以根據該決策訊號平均該些第一控制訊號以計算該權重值，並確認該數位碼是否符合該整數，以選擇該些補償電容中的該至少一者。
如申請專利範圍第3項所述之類比數位轉換器裝置，其中若該權重值不符合該整數，該數位邏輯電路用以輸出複數個第二控制訊號以控制該些補償電容中的該至少一者並聯耦接至該待校電容。
如申請專利範圍第1項所述之類比數位轉換器裝置，其中該些第一電容中之最小者為一單位電容，且該些補償電容每一者設定為小於或等於0.25倍的該單位電容。
如申請專利範圍第1項所述之類比數位轉換器裝置，其中若該權重值中小於1且大於0的一數值小於0.5，該數位邏輯電路用以選擇該些補償電容中的該至少一者以調整該數值至0.5。
如申請專利範圍第1項所述之類比數位轉換器裝置，其中若該權重值中小於1且大於0的一數值大於0.5，該數位邏輯電路用以選擇該些補償電容中的該至少一者以調整該權重值至該權重值最接近的一正整數。
一種電容權重修正方法，包含：對一類比數位轉換器裝置的一待校電容執行一校正程序，以根據一決策訊號校正該待校電容的一權重值，其中該類比數位轉換器裝置轉換一輸入訊號為複數個位元；比較該類比數位轉換器裝置的複數個第一電容與該待校電容響應於該校正程序所產生的一測試訊號與一預定電壓，以產生該決策訊號；以及根據該權重值選擇複數個補償電容中的至少一者，以調整對應於校正後的該權重值的一數位碼為符合該些位元表達的一整數。
如申請專利範圍第8項所述之電容權重修正方法，其中根據該權重值選擇該些補償電容中的該至少一者包含：若該權重值中小於1且大於0的一數值小於0.5，選擇該些補償電容中的該至少一者以調整該數值至0.5。
如申請專利範圍第8項所述之電容權重修正方法，其中根據該權重值選擇該些補償電容中的該至少一者包含：若該權重值中小於1且大於0的一數值大於0.5，選擇該些補償電容中的該至少一者以調整該權重值至該權重值最接近的一正整數。