CN106817128B - 自适应性调整编码方式的方法及其数字校正电路 - Google Patents

Abstract

一种自适应性调整编码方式的方法及其数字校正电路。所述方法适用于连续逼近式模拟数字转换器中，其中所述方法可先根据所获知到的已完成的比较周期的个数，来决定是否对于各数字位所相应的二进制权重进行调整，并且以藉此进行编码及整合来产生出一第一编码序列。接着，对于上述第一编码序列则直接地进行关联于未完成的比较周期的补偿，以藉此产生出正确的数字输出码。

Description

自适应性调整编码方式的方法及其数字校正电路

技术领域

本发明是有关于一种自适应性调整编码方式的方法及其数字校正电路，且特别是适用于连续逼近式模拟数字转换器(successive-approximation-register ADC，SAR ADC)的一种自适应性调整编码方式的方法及其数字校正电路。

背景技术

模拟数字转换器(analog-to-digital converter，ADC)具有多种类形的架构，例如：快闪式(flash)、管路式(pipelined)或连续逼近式(SAR)等。这些架构各有各的优缺点，且通常会是依据不同的应用需求来选定使用。其中，近年来尤以消耗较低功率、较小面积及较低成本的SAR ADC最为广泛应用。

传统上，连续逼近式模拟数字转换器采用的是二元搜寻算法(binary searchalgorithm)来得到与输入模拟信号相匹配的数字输出码。在转换过程中，根据每一次比较器的比较结果，连续逼近式模拟数字转换器中的数字模拟转换电路通常都需要增加或减掉一个二进制比例的电压，并且直到最后一个所需的比较周期(cycle)完成后，输入信号与参考电压的差距将会小于一个最低有效位(least significant bit，LSB)。

然而，在不同的制程电压温度(process voltage temperature，PVT)偏移下，对于连续逼近式模拟数字转换器的转换时间则有可能地产生出部分的变化差异。举例来说，当制程电压温度偏移造成其转换时间缩短时，将可能使得此连续逼近式模拟数字转换器无法于给定的时间内，顺利完成至最后一个所需的比较周期(亦即，实际所完成的比较周期的个数小于某一预期的数量)，因此将连带地导致其输出结果的不正确。

有鉴于此，如何改善制程电压温度偏移对于连续逼近式模拟数字转换器的转换时间所造成的异常变化，并且使得在完成不同的比较周期个数下仍可具有正确的输出结果，确为所属领域亟需解决的问题。

发明内容

本发明实施例提供一种自适应性调整编码方式的方法，适用于一连续逼近式模拟数字转换器中，其中此连续逼近式模拟数字转换器包括至少一电容数组、比较器、连续逼近式控制逻辑电路及数字校正电路，此电容数组由相互并联的N个切换电容及M个冗余电容所组成，且此连续逼近式控制逻辑电路用以依序根据比较器的输出结果，来相应地解析出一数字位序列。所述方法包括如下步骤。令此数字校正电路检测出此连续逼近式控制逻辑电路对于一模拟信号所已完成的比较周期的个数，并以藉此作为一第一检测值，且令此数字校正电路获取得到此连续逼近式控制逻辑电路所相应解析出的数字位序列。令此数字校正电路判断此第一检测值是否等于(N+M)，并且若在此第一检测值并不等于(N+M)时，则进而令数字校正电路判断此第一检测值是否大于等于一预设阈值。若在此第一检测值大于等于预设阈值时，则令此数字校正电路调整一编码法则，使得此数字校正电路用以根据经调整后的编码法则，来产生出对应于此模拟信号的一数字输出码。其中N为大于1的正整数，且M为大于等于1的正整数。

本发明实施例另提供一种数字校正电路，用以提供连续逼近式模拟数字转换器进行自适应性调整编码方式的操作，其中此连续逼近式模拟数字转换器包括至少一电容数组、比较器及连续逼近式控制逻辑电路，此电容数组由相互并联的N个切换电容及M个冗余电容所组成，且此连续逼近式控制逻辑电路则用以依序根据比较器的输出结果，来相应地解析出一数字位序列。所述的数字校正电路包括检测与接收单元以及判断与处理单元。检测与接收单元，用以检测出此连续逼近式控制逻辑电路对于一模拟信号所已完成的比较周期的个数，并以藉此作为一第一检测值，且获取得到此连续逼近式控制逻辑电路所相应解析出的数字位序列。判断与处理单元，用以判断此第一检测值是否等于(N+M)，并且若在此第一检测值并不等于(N+M)时，则进而判断此第一检测值是否大于等于一预设阈值，若在此第一检测值大于等于预设阈值时，则令此判断与处理单元调整一编码法则，使得此判断与处理单元用以根据经调整后的该编码法则，来产生出对应于此模拟信号的一数字输出码。其中N为大于1的正整数，且M为大于等于1的正整数。

综上所述，本发明实施例所提供的自适应性调整编码方式的方法及其数字校正电路，可根据检测连续逼近式控制逻辑电路所已顺利完成的比较周期的个数，而来动态地调整数字校正电路的编码法则，使得数字校正电路改使用合适的编码法则，以产生出正确的数字输出码。透过上述操作，在不同的制程电压温度偏移下，该连续逼近式模拟数字转换器可有效地改善制程电压温度偏移对转换时间所造成的异常变化，进而使得该连续逼近式模拟数字转换器在完成不同的比较周期个数下，仍可具有正确的输出结果。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅用来说明本发明，而非对本发明的权利范围作任何的限制。

附图说明

图1是本发明实施例所提供的连续逼近式模拟数字转换器的示意图。

图2是本发明实施例所提供的自适应性调整编码方式的方法的流程示意图。

图3是本发明另一实施例所提供的连续逼近式模拟数字转换器的示意图。

图4是本发明实施例所提供的自适应性调整编码方式的方法中调整数字校正电路的编码法则并以藉此产生出数字输出码的流程示意图。

图5是本发明另一实施例所提供的自适应性调整编码方式的方法中调整数字校正电路的编码法则并以藉此产生出数字输出码的流程示意图。

图6是本发明实施例所提供的数字校正电路的功能方块图。

具体实施方式

在下文中，将藉由图式说明本发明的各种实施例来详细描述本发明。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的示例性实施例。此外，在图式中相同参考数字可用以表示类似的组件。

本发明实施例所提供的自适应性调整编码方式的方法及其数字校正电路，可以适用于任何的连续逼近式模拟数字转换器(SAR ADC)中。总而言之，本发明并不限制连续逼近式模拟数字转换器的具体实现方式。

举例来说，请参阅图1，图1是本发明实施例所提供的连续逼近式模拟数字转换器的示意图。连续逼近式模拟数字转换器1包括两组对称的电容数组11、13、比较器15、连续逼近式控制逻辑电路17及数字校正电路19。其中，电容数组11可被切换地电性连接于一正模拟输入电压端Vip，而电容数组13则可被切换地电性连接于一负模拟输入电压端Vin。

进一步来说，每一电容数组11、13分别由相互并联的N个切换电容C₁～C_N及M个冗余(redundant)电容C’₁～C’_M所组成。其中，冗余电容C’₁～C’_M电性连接于一接地端GND，而切换电容C₁～C_N则可被切换式地电性连接于一参考电压Vref或接地端GND。然而，为了达到二进制权重式(binary-weighted)的切换特性，因此各切换电容C₁～C_N的电容量乃为2的升幂次方(例如，1C、2C、4C、8C等，以此类推)排列。另外，每一冗余电容C’₁～C’_M的电容量则与具有最小电容量的切换电容C₁相等(亦即1C)。因此，实务上，电容数组11、13乃用以来完成数字模拟转换器及取样保持(sample and hold，S/H)的功能，其中N为大于1的正整数，且M为大于等于1的正整数。

接着，比较器15具有两输入端，用以分别接收电容数组11、13的输出。连续逼近式控制逻辑电路17则用以依序根据比较器15的输出结果，来解析出相应的数字位B₁～B_N+M，并且采用二元搜寻算法来依序控制每一电容数组11、13中的切换电容C₁～C_N的切换接点，使得电容数组11、13的输出可逐次地逼近于相等。最后，数字校正电路19耦接于连续逼近式控制逻辑电路17，并且用以根据习知的一编码法则，来对数字位B₁～B_N+M进行处理，以藉此产生出具有N个位的一数字输出码。值得一提的是，由于连续逼近式模拟数字转换器1的技术手段为本领域中具有通常知识者所习知，因此有关于上述各组件所进行运作的细部内容于此就不再多加赘述。

总结来说，对于连续逼近式模拟数字转换器1而言，连续逼近式控制逻辑电路17必须是在顺利完成N+M个的比较周期(亦即，此连续逼近式控制逻辑电路17必须相应地解析出一数字位序列[B₁：B_N+M])之后，此连续逼近式模拟数字转换器1才可以有效地将一模拟信号转换成为相对正确的一数字输出码。然而，如同前面内容所述，由于受到PVT偏移的影响，将可能使得连续逼近式模拟数字转换器1无法于给定的时间内，使得连续逼近式控制逻辑电路17顺利完成至第N+M个比较周期，因此将进而导致其数字输出码的不正确。如此一来，上述困境乃决定了习知技艺的优劣特性。

因此，请参阅到图2，图2是本发明实施例所提供的自适应性调整编码方式的方法的流程示意图。值得一提的是，图2的方法可执行于图1的连续逼近式模拟数字转换器1中，故请一并参阅图1以利理解，但本发明并不以此为限制。

首先，在步骤S201中，令数字校正电路19检测出连续逼近式控制逻辑电路17对于一模拟信号所已完成的比较周期的个数，并以藉此作为第一检测值K，且令数字校正电路19获取得到连续逼近式控制逻辑电路17所相应解析出的数字位序列。其次，在步骤S203中，令数字校正电路19判断此第一检测值K是否等于(N+M)。

接着，在步骤S205中，若在此第一检测值K并不等于(N+M)时，则进而令数字校正电路19判断此第一检测值K是否大于等于一预设阈值。最后，在步骤S207中，若在此第一检测值K大于等于预设阈值时，则令数字校正电路19调整编码法则，使得数字校正电路19用以根据所经调整后的编码法则，来产生出对应于此模拟信号的数字输出码。

详言之，由于连续逼近式控制逻辑电路17本身即具有计数上述比较周期的功能，故在步骤S201中，本发明的方法可令数字校正电路19透过检测出连续逼近式控制逻辑电路17中的计数值，而来获知得到此连续逼近式控制逻辑电路17对于一模拟信号所已完成的比较周期的个数。然而，上述采用的实施方式在此仅是用以举例，其并非用以限制本发明，本技术领域中具有通常知识者可依据实际需求或应用来进行设计。

接着，根据以上内容的教示，并且透过现有的已知信息，本技术领域中具有通常知识者应可理解到，藉由上述所获知到的比较周期的个数(亦即，第一检测值K)，将可推论出此连续逼近式控制逻辑电路17所实际解析出的数字位的数量。举例来说，假设当在第一检测值K为6的情况下，因此在步骤S201中，数字校正电路19所可获取得到来自于连续逼近式控制逻辑电路17所实际解析出的数字位将仅有B₁～B₆。

另外，如同前面内容所述，连续逼近式控制逻辑电路17必须是在顺利完成N+M个的比较周期之后，此数字校正电路19才可使用习知的编码法则，来对此数字位序列[B₁：B_N+M]进行处理，以藉此产生出正确的数字输出码。因此，本发明实施例的主要精神之一乃在于，藉由检测出连续逼近式控制逻辑电路17所已完成的比较周期的个数，来使得数字校正电路19能藉此决定出是否有需要对于其内部的编码法则进行调整，以避免因数字校正电路19使用到不适切的编码法则，而导致产生出错误的数字输出码。

另外一方面，假设当第一检测值K等于(N+M)的情况下，即表示此连续逼近式控制逻辑电路17则已成功地顺利完成了N+M个的比较周期，因此数字校正电路19将可直接地藉由习知的编码法则来对数字位序列[B₁：B_N+M]进行处理，以产生出正确的数字输出码。换句话说，数字校正电路19将可藉此决定出不需要对于其内部的习知编码法则进行调整。因此，复请参阅图2，若在第一检测值K等于(N+M)时，本发明的方法可执行于步骤S209中，则令数字校正电路19不调整编码法则，使得数字校正电路19用以根据未经调整后的编码法则，来产生出对应于此模拟信号的数字输出码。

另外，若以更广义且长远的角度来看，假设当在第一检测值K小于某一预设阈值(例如，N)的情况下，即表示此连续逼近式控制逻辑电路17所能够顺利完成的比较周期的个数非常地少量，因此即便数字校正电路19不论是否对于其内部的习知编码法则进行调整，此连续逼近式模拟数字转换器1都将有可能无法成功地产生出正确的数字输出码。因此，对于上述严重错误情况的发生，本发明实施例所提供的方法将不作深入地研究或探讨。因此，若在第一检测值K小于预设阈值时，本发明的方法可同样地执行于步骤S209中，但并不以此为限制。总而言之，本发明并不限制当第一检测值K小于某一预设阈值时的详细实现方式，本技术领域中具有通常知识者可依据实际需求或应用来进行设计。另外，针对于上述预设阈值的界定，以下内容中将会有更详细说明。

最后，根据以上内容的教示，本技术领域中具有通常知识者应可理解到，本发明实施例的主要精神之一亦乃在于，藉由检测出连续逼近式控制逻辑电路17所已顺利完成的比较周期的个数，而来动态地调整数字校正电路19的编码法则，使得数字校正电路19改使用到适切的编码法则，以产生出正确的数字输出码，如此一来，进而使得此连续逼近式模拟数字转换器1的输出结果亦能够同样维持在理想状态下(亦即，顺利完成N+M个比较周期)的正确输出结果。

以下将使用另一例子来更进一步说明本发明实施例所提供的自适应性调整编码方式的方法中，如何调整数字校正电路的编码法则，并以藉此产生出正确的数字输出码。请参阅图3，图3是本发明另一实施例所提供的连续逼近式模拟数字转换器的示意图。其中，图3中部分与图1相同的组件以相同的图号标示，因此在此不再详述其细节。相较于图1的连续逼近式模拟数字转换器1，图3中的连续逼近式模拟数字转换器1’的两电容数组11’、13’分别由相互并联的4个切换电容C₁～C₄及2个冗余电容C’₁～C’₂所构成。换言之，上述参数N即为4，而参数M则为2。

因此，根据以上内容的教示，本技术领域中具有通常知识者应可理解到，对于连续逼近式模拟数字转换器1’而言，连续逼近式控制逻辑电路17必须是在顺利完成6个的比较周期的后，此数字校正电路19才可经由习知的编码法则，来对数字位序列[B₁：B₆]进行处理，以产生出正确的4个位的数字输出码。然而，由于受到PVT偏移的影响，当连续逼近式控制逻辑电路17只能够顺利完成5个的比较周期时，也就是说，图3中的连续逼近式控制逻辑电路17将无法有效地实际解析出第六个数字位B₆(换言之，数字校正电路19所能够实际获取得到的数字位将仅为B₁～B₅)。因此，当图3中的数字校正电路19仍是采用习知的编码法则来对数字位序列[B₁：B₆]进行处理时，势必将会造成数字校正电路19产生出为错误的4个位的数字输出码。

举例来说，藉由习知技艺可知，上述所谓采用习知的编码法则来对数字位序列[B₁：B₆]进行处理，便是采用关联于6个(亦即，(N+M))的比较周期的二进制权重比例(例如，将第六个数字位B₆的权重设定为1，而第五个数字位B₅的权重设定为2，以此类推)，来对数字位序列[B₁：B₆]进行编码及整合。然而，由于数字位序列[B₁：B₆]中的第六个数字位B₆并无法实际解析出(换言之，第六个数字位B₆可能并不存在)，因此数字校正电路19原先所应产生出为[1,2,3,4]的数字输出码，将有可能地被错误地产生出为[0,2,2,4]的数字输出码。值得一提的是，上述使用二进制权重比例来对数字位序列进行编码及整合的技术手段为本领域中具有通常知识者所习知，因此有关于其细部内容于此就不再多加赘述。

然而，复请参阅图3，由于电容数组11’、13’中的最后两冗余电容C’₁～C’₂的电容量皆仅为1C，因此透过上述已知信息，本技术领域中具有通常知识者应可理解到，当图3中的连续逼近式控制逻辑电路17仅只是顺利完成有5个的比较周期时，其所代表的意义亦乃在于，此连续逼近式控制逻辑电路17只是少执行了最后一次的电容量1C的切换。因此，本发明实施例的方法，将可控制图3中的数字校正电路19改采用关联于5个的比较周期的二进制权重比例(例如，将第六个数字位B₆的权重设定为0，而第五个数字位B₅的权重设定为1，以此类推)，来对数字位序列[B₁：B₆]进行编码与整合，以先产生出具有N个元素的第一编码序列[0,1,2,3]，并且再将此第一编码序列[0,1,2,3]中的每一元素的值分别补加上个1(亦即，补偿掉最后一次的电容量1C的切换)，以作为对应于此模拟信号的数字输出码。如此一来，此举便可以使得数字校正电路19产生出为[1,2,3,4]的数字输出码，以藉此维持在理想状态下(亦即，顺利完成6个比较周期)的正确数字输出码。

同理可知，若当图3中的连续逼近式控制逻辑电路17改为只顺利完成4个的比较周期(亦即，第五个数字位B₅与第六个数字位B₆皆无法实际解析出)时，本发明实施例的方法将控制图3中的数字校正电路19改采用关联于4个的比较周期的二进制权重比例(例如，将第六个数字位B₆与第五个数字位B₅的权重设定为0，而第四个数字位B₄的权重设定为1，以此类推)，来对数字位序列[B₁：B₆]进行编码与整合，以先产生出具有N个元素的第一编码序列，并且再将此第一编码序列中的每一元素的值分别补加上个2(亦即，补偿掉最后二次的电容量1C的切换)，以藉此产生出同样为[1,2,3,4]的正确数字输出码。

因此，根据以上内容的教示，本技术领域中具有通常知识者应可理解到，本发明实施例的方法可先根据所获知到的已完成的比较周期的个数(亦即，第一检测值K)来决定是否对于各数字位所相应的二进制权重进行调整，并且以藉此进行编码与整合，来产生出一第一编码序列。接着，对于上述第一编码序列则直接地进行关联于未完成的比较周期的补偿，以藉此产生出正确的数字输出码。如此一来，使得连续逼近式模拟数字转换器在完成各种不同比较周期的个数的情况下，皆可维持住其输出结果的正确性。

基于上述说明，本发明进一步地提供其步骤S207中的一种实施方式。请参阅图4，图4是本发明实施例所提供的自适应性调整编码方式的方法中调整数字校正电路的编码法则并以藉此产生出数字输出码的流程示意图。其中，图4中部分与图2相同的流程步骤以相同的图号标示，因此在此不再详述其细节。

请同时参阅图1、图2与图4，步骤S207中更包括有步骤S401～步骤S405。首先，在步骤S401中，令数字校正电路19取得到(N+M)与第一检测值K之间的一差值。接着，在步骤S403中，令数字校正电路19采用关联于第一检测值K的二进制权重比例，来对数字位序列进行编码与整合，以产生出具有N个元素的第一编码序列。最后，在步骤S405中，令数字校正电路19将第一编码序列中的每一元素的值分别地补加上此差值，以藉此产生出对应于模拟信号的数字输出码。值得一提的是，在步骤S401中，对于所取得到的此差值，将可视其亦作为是此连续逼近式控制逻辑电路17对于此模拟信号所未完成的比较周期的个数R。

另外一方面，如图1所示，由于每一冗余电容C’₁～C’_M的电容量皆固定为1C的特性，因此对于未完成的比较周期而言，其必需是在发生为此连续逼近式控制逻辑电路17只是少执行了最后R次的电容量1C的切换的情况下，步骤S405才可令数字校正电路19将第一编码序列中的每一元素的值分别地补加上此差值(亦即，相应地补偿掉最后R次的电容量1C的切换)。换言之，R为介于1至M的任一正整数。因此，步骤S205中的所述预设阈值为大于等于N(亦即，切换电容C₁～C_N的数量)且小于(N+M)的正整数。

值得一提的是，实务上，本发明实施例的方法可直接地将此预设阈值设定为N，以有效提升自适应性调整的应用范围，但本发明并不以此为限制。进一步来说，若以图3的连续逼近式模拟数字转换器1’为例，当在此预设阈值设定为4(亦即，切换电容C₁～C₄的数量)的情况下，只要连续逼近式控制逻辑电路17能够顺利完成至4或5个的比较周期时，数字校正电路19皆能利用图4的步骤S401～步骤S405来使得此连续逼近式模拟数字转换器1’的输出结果，同样有效地维持在理想状态下(亦即，顺利完成6个比较周期)的正确输出结果。

除此之外，以下将再使用另一例子来说明，本发明如何调整数字校正电路的编码法则，并以藉此产生出正确的数字输出码。请参阅图5，图5是本发明另一实施例所提供的自适应性调整编码方式的方法中调整数字校正电路的编码法则并以藉此产生出数字输出码的流程示意图。其中图5中部分与图2相同的流程步骤以相同的图号标示，故于此不再多加详述其细节。

请同时参阅图1、图2与图5，藉由前面内容可知，当在连续逼近式控制逻辑电路17仅顺利完成(N+M-1)个的比较周期时，其所代表的意义乃在于，此连续逼近式控制逻辑电路17将只是少执行了最后一次的电容量1C的切换。因此，相较于图4的步骤，在步骤S501中，若在此第一检测值K大于等于预设阈值时，本发明的方法更可令数字校正电路19进一步判断此第一检测值K是否等于(N+M-1)。接着，在步骤S503中，若在此第一检测值K等于(N+M-1)时，则令数字校正电路19将数字位序列中的第(N+M)个位，更新设为数字位序列中的第(N+M-1)个位的反向。最后，在步骤S505中，令数字校正电路采用关联于(N+M)个的比较周期的二进制权重比例，来对更新后的数字位序列进行编码与整合，以藉此产生出对应于此模拟信号的数字输出码。

举例来说，若仍以图3中的连续逼近式模拟数字转换器1’为例作说明，当连续逼近式控制逻辑电路17只能够顺利完成5(亦即，(N+M-1))个的比较周期时，本发明实施例的方法，亦可将数字位序列[B₁：B₆]中的第六个数字位B₆，改更新设为第五个数字位B₅的反向，并且直接采用关联于6个的比较周期的二进制权重比例，来对更新后的数字位序列[B₁：B₆]进行编码与整合。如此一来，此举将亦可同样地产生出为[1,2,3,4]的正确数字输出码。值得一提的是，上述只是本发明实施方式的另一举例，其并非用以限制本发明。

另外一方面，为了更进一步说明关于自适应性调整编码方式的方法的运作流程，本发明进一步提供其数字校正电路的一种实施方式。请参阅图6，图6是本发明实施例所提供的数字校正电路的功能方块图。然而，下述的数字校正电路19仅是上述方法的其中一种实现方式，其并非用以限制本发明。值得一提的是，图6的数字校正电路19可实施于图1的连续逼近式模拟数字转换器1中，故请一并参阅图1以利理解，但本发明并不以此为限制。

详细来说，数字校正电路19包括检测与接收单元61以及判断与处理单元63。上述各单元可以是透过纯硬件电路来实现，或者是透过硬件电路搭配固件或软件来实现，总而言之，本发明并不限制数字校正电路19的具体实现方式。另外，检测与接收单元61以及判断与处理单元63可以是整合或是分开设置，且本发明亦不以此为限制。

进一步来说，检测与接收单元61用以检测出连续逼近式控制逻辑电路17对于一模拟信号所已完成的比较周期的个数，并以藉此作为第一检测值K，且检测与接收单元61用以获取得到连续逼近式控制逻辑电路17所相应解析出的数字位序列。

判断与处理单元63用以判断第一检测值K是否等于(N+M)，并且若在第一检测值K并不等于(N+M)时，则进而判断第一检测值K是否大于等于一预设阈值，若在第一检测值K大于等于预设阈值时，则令判断与处理单元63调整编码法则，使得判断与处理单元63用以根据经调整后的编码法则，来产生出对应于此模拟信号的一数字输出码。

值得注意的是，本例所述的判断与处理单元63可以执图4与图5所示的步骤来进行调整数字校正电路的编码法则，并以藉此产生出数字输出码，因此请一并参阅图4与图5以利理解，故于此不再多加详述其细节。

综上所述，本发明实施例所提供的自适应性调整编码方式的方法及其数字校正电路，可根据检测连续逼近式控制逻辑电路所已顺利完成的比较周期的个数，而来动态地调整数字校正电路的编码法则，使得数字校正电路改使用合适的编码法则，以产生出正确的数字输出码。透过上述操作，在不同的制程电压温度偏移下，该连续逼近式模拟数字转换器可有效地改善制程电压温度偏移对转换时间所造成的异常变化，进而使得该连续逼近式模拟数字转换器在完成不同的比较周期个数下，仍可具有正确的输出结果。

以上所述仅为本发明的实施例，其并非用以局限本发明的专利范围。

【符号说明】

1、1’：连续逼近式模拟数字转换器

11、13、11’、13’：电容数组

15：比较器

17：连续逼近式控制逻辑电路

19：数字校正电路

Vip：正模拟输入电压端

Vin：负模拟输入电压端

C₁～C_N、C₁～C₄：切换电容

C’₁～C’_M、C’₁～C’₂：冗余电容

GND：接地端

Vref：参考电压

B₁～B_N+M、B₁～B₆：数字位

S201～S209、S401～S405、S501～S505：流程步骤

61：检测与接收单元

63：判断与处理单元。

Claims (8)

1.一种自适应性调整编码方式的方法，适用于一连续逼近式模拟数字转换器中，其中该连续逼近式模拟数字转换器包括至少一电容数组、一比较器、一连续逼近式控制逻辑电路及一数字校正电路，该电容数组由相互并联的N个切换电容及M个冗余电容所组成，且该连续逼近式控制逻辑电路用以依序根据该比较器的输出结果，来相应地解析出一数字位序列，该方法包括：

(a)令该数字校正电路检测出该连续逼近式控制逻辑电路对于一模拟信号所已完成的比较周期的个数，并以藉此作为一第一检测值，且令该数字校正电路获取得到该连续逼近式控制逻辑电路所相应解析出的该数字位序列；

(b)令该数字校正电路判断该第一检测值是否等于(N+M)，其中若在该第一检测值等于(N+M)时，则令该数字校正电路不调整一编码法则，使得该数字校正电路用以根据未经调整后的该编码法则，来产生出对应于该模拟信号的一数字输出码，并且若在该第一检测值并不等于(N+M)时，则进而令该数字校正电路判断该第一检测值是否大于等于一预设阈值；以及

(c)若在该第一检测值大于等于该预设阈值时，则令该数字校正电路调整该编码法则，使得该数字校正电路用以根据经调整后的该编码法则，来产生出对应于该模拟信号的该数字输出码；

其中N为大于1的正整数，且M为大于等于1的正整数。

2.如权利要求1所述的方法，其中该预设阈值，为大于等于N且小于(N+M)的正整数。

3.如权利要求1所述的方法，其中在该步骤(c)中，包括：

令该数字校正电路取得(N+M)与该第一检测值之间的一差值；

令该数字校正电路采用关联于该第一检测值的一二进制权重比例，来对该数字位序列进行编码与整合，以产生出具有N个元素的一第一编码序列；以及

令该数字校正电路将该第一编码序列中的每一元素的值分别地补加上该差值，以藉此产生出对应于该模拟信号的该数字输出码。

4.如权利要求1所述的方法，其中在该步骤(c)中，进一步包括：

令该数字校正电路判断该第一检测值是否等于(N+M-1)；

若在该第一检测值等于(N+M-1)时，则令该数字校正电路将该数字位序列中的第(N+M)个位，更新设为该数字位序列中的第(N+M-1)个位的反向；以及

令该数字校正电路采用关联于(N+M)个的比较周期的一二进制权重比例，来对更新后的该数字位序列进行编码与整合，以藉此产生出对应于该模拟信号的该数字输出码。

5.一种数字校正电路，用以提供一连续逼近式模拟数字转换器进行自适应性调整编码方式的操作，其中该连续逼近式模拟数字转换器包括至少一电容数组、一比较器及一连续逼近式控制逻辑电路，该电容数组由相互并联的N个切换电容及M个冗余电容所组成，且该连续逼近式控制逻辑电路用以依序根据该比较器的输出结果，来相应地解析出一数字位序列，该数字校正电路包括：

一检测与接收单元，用以检测出该连续逼近式控制逻辑电路对于一模拟信号所已完成的比较周期的个数，并以藉此作为一第一检测值，且用以获取得到该连续逼近式控制逻辑电路所相应解析出的该数字位序列；以及

一判断与处理单元，用以判断该第一检测值是否等于(N+M)，其中若在该第一检测值等于(N+M)时，则令该判断与处理单元不调整一编码法则，使得该判断与处理单元用以根据未经调整后的该编码法则，来产生出对应于该模拟信号的一数字输出码，并且若在该第一检测值并不等于(N+M)时，则进而判断该第一检测值是否大于等于一预设阈值，若在该第一检测值大于等于该预设阈值时，则令该判断与处理单元调整该编码法则，使得该判断与处理单元用以根据经调整后的该编码法则，来产生出对应于该模拟信号的该数字输出码；

其中N为大于1的正整数，且M为大于等于1的正整数。

6.如权利要求5所述的数字校正电路，其中该预设阈值，为大于等于N且小于(N+M)的正整数。

7.如权利要求5所述的数字校正电路，其中该判断与处理单元中，更包括以下步骤：

取得(N+M)与该第一检测值之间的一差值；

采用关联于该第一检测值的一二进制权重比例，来对该数字位序列进行编码与整合，以产生出具有N个元素的一第一编码序列；以及

将该第一编码序列中的每一元素的值分别地补加上该差值，以藉此产生出对应于该模拟信号的该数字输出码。

8.如权利要求5所述的数字校正电路，其中该判断与处理单元中，进一步包括以下步骤：

判断该第一检测值是否等于(N+M-1)；

若在该第一检测值等于(N+M-1)时，则令该判断与处理单元将该数字位序列中的第(N+M)个位，更新设为该数字位序列中的第(N+M-1)个位的反向；以及

采用关联于(N+M)个的比较周期的一二进制权重比例，来对更新后的该数字位序列进行编码与整合，以藉此产生出对应于该模拟信号的该数字输出码。

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