CN104917526A - 用于模数转换器的基于双比较器的误差校正方案 - Google Patents

用于模数转换器的基于双比较器的误差校正方案 Download PDF

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Abstract

本发明涉及用于模数转换器的基于双比较器的误差校正方案。一种模数转换器(ADC)(10)包括第一比较器(20a)、第二比较器(20b)和判定定时比较逻辑单元(22)。在ADC的相同二进制算法迭代期间，第一比较器经配置以输出第一输出电压，而第二比较器经配置以输出第二输出电压。判定定时比较逻辑单元经配置以识别第一输出电压的第一极性和第二输出电压的第二极性，并且，如果第一极性等于第二极性，则插入至少一个冗余电容器(26a、26b)以用于ADC的下一次二进制算法迭代。

Description

用于模数转换器的基于双比较器的误差校正方案
技术领域
本申请主要涉及模数转换器。更为具体地，本公开涉及用于模数转换器的基于双比较器的误差校正方案。
背景技术
模数转换器(ADC)将模拟输入信号转换为数字表示。许多ADC使用逐次逼近寄存器(SAR)技术进行操作。SAR ADC将模拟输入电压与数模转换器(DAC)生成的各种参考电压电平连续比较。例如，在第一时钟周期期间，与最高有效位(MSB)相关的第一位判定基于模拟输入电压是否大于一半参考电压来进行。在下一个时钟周期期间，与第二最高有效位(MSB-1)相关的另一位判定基于模拟输入电压是否大于参考电压的四分之一或四分之三来进行。转换过程相应地继续并且DAC的输出逐次收敛到模拟输入电压，同时在每个时钟周期期间估计一位。
一些SAR ADC使用具有电容器阵列的电荷再分配技术。存储在电容器上的电荷被键控以执行从模拟域到数字域的转换。一些SAR ADC还包括连接到电阻器网络的最低有效位(LSB)电容器。沿电阻器网络的各种抽头点(tap point)被耦接至LSB电容器以生成附加位判定。
因为SAR ADC通常包括电容器和电阻器，基于参考电压生成的电压在能够进行位判定之前花一些时间来稳定。因此ADC的稳定时间能够不利地影响其性能。另外，SAR ADC常常固定输入电压并连续改变参考电压，这能够导致误差。许多SAR ADC使用冗余电容器方法用于误差校正，但目前还没有办法知道针对给定输入比较器进行关键判定的点(并因此没有办法知道针对给定输入在什么位置应用冗余电容器)。
发明内容
本公开提供用于模数转换器的基于双比较器的误差校正方案。
在第一示例中，一种方法包括：在模数转换器(ADC)的相同二进制算法迭代期间，采样第一比较器的第一输出电压和第二比较器的第二输出电压。该方法还包括识别第一输出电压的第一极性和第二输出电压的第二极性。该方法还包括如果第一极性等于第二极性，则插入至少一个冗余电容器以用于ADC的下一次二进制算法迭代。
在第二示例中，一种ADC包括第一比较器、第二比较器和判定定时比较逻辑单元。在ADC的相同二进制算法迭代期间，第一比较器经配置以输出第一输出电压以及第二比较器经配置以输出第二输出电压。该判定定时比较逻辑单元经配置以识别第一输出电压的第一极性和第二输出电压的第二极性，并且，如果第一极性等于第二极性，则插入至少一个冗余电容器以用于ADC的下一次二进制算法迭代。
在第三示例中，一种非临时性计算机可读介质包括计算机程序。计算机程序包括计算机可读程序代码，该计算机可读程序代码用于在ADC的相同二进制算法迭代期间采样第一比较器的第一输出电压和第二比较器的第二输出电压。该计算机程序还包括用于识别第一输出电压的第一极性和第二输出电压的第二极性的计算机可读程序代码。该计算机程序还包括用于以下操作的计算机可读程序代码：如果第一极性等于第二极性，则插入至少一个冗余电容器以用于ADC的下一次二进制算法迭代。
根据下列附图、描述以及权利要求，其他技术特征对于本领域的技术人员来说可以是明显的。
附图说明
为了更全面理解本公开及其优点，现结合附图参考下列描述，其中：
图1示出一个示例性模数转换器(ADC)；
图2示出可以根据本公开的一个实施例实施下极板采样(bottom-plate sampling)或上极板采样(top-plate sampling)的示例性ADC；
图3示出根据本公开的一个实施例的示例性电压极性输出表；
图4示出根据本公开的一个实施例的图2的ADC的具体实施方式；
图5示出可以根据本公开的一个实施例实施下极板采样或上极板采样的带有偏置(offset)的示例性ADC；
图6示出根据本公开的一个实施例的模拟浮栅晶体管的示例性电路；以及
图7示出根据本公开的一个实施例用于驱动ADC的示例过程。
具体实施方式
下文仅通过示例的方式讨论图1到图7以及用于描述本专利申请文件中的本发明的原理的各种示例，并且不应当以任何方式解释为限制本发明的范围。本领域的技术人员应当理解，本发明的原理可以以任何合适方式实施并在合适布置的任何类型的装置或系统中实施。
图1示出一种示例性模数转换器(ADC)2。如图1所示，ADC 2包括各种开关4a-4b和电容器5a-5b。电容器和开关的数量能够改变以实现给定应用期望的任何一种数字转换分辨率水平。在操作时，开关4a-4b闭合并断开至Vin和Vip。开关4a-4b也被连接至参考电压Vref。
这里的模数转换过程是多步骤的过程。使用开关4a-4b和逐次逼近寄存器(SAR)逻辑件6确定上阶位(upper order bit)。在第一转换步骤期间，最大电容器经由其对应的开关连接至参考电压Vref，参考电压Vref对应于ADC 2的全量程范围。最大电容器与剩余电容器形成电容器分压器，所述剩余电容器连接到地并累积具有与最大电容器的电容等效的电容。因此，二分之一的Vref被叠加在比较器8的反相输入端，该反相输入端已经有-Vin的电压。因此，比较器8的反相端子上的电压是-Vin+Vref/2。
满Vref电压范围(也被称为“最高有效位电压”)的中点(Vref/2)是最高有效位在“0”与“1”之间变化的电压。也就是说，如果Vin小于Vref/2，则最高有效位是“0”。如果Vin大于Vref/2，则最高有效位是“1”。比较器8的反相输入端具有电压-Vin+Vref/2，并且比较器8的非反相输入端具有等于地的电压。因此，如果Vin大于Vref/2，则比较器8的输出为“1”，并且如果Vin小于Vref/2，则输出为“0”。比较器8的输出状态由SAR逻辑件6采集并存储为最高有效位。就这一点而言，已知输入电压Vin在满Vref电压范围的下半部分中还是在满Vref电压范围的上半部分中。
为确定下一个最高有效位，下一个开关由SAR逻辑件6控制以将Vref连接到下一个电容器。如果用于最高有效位的第一转换步骤确定最高有效位是“0”，则下一个开关反转接地。否则，下一个开关连接到Vref。如果来自第一步骤的最高有效位是“1”，则比较器8的反相输入端等于-Vin+3/4(Vref)。如果来自第一步骤的最高有效位是“0”，则比较器8的反相输入端等于-Vin+1/4(Vref)。
换句话说，比较器8的反相输入端上的节点电压被强制为被确定包含Vin的任何一个电压范围(上半部分或下半部分)的中点电压。比较器8的输出指示上半Vin/下半Vin的一半(其四分点)处于什么位置。例如，如果第一步骤产生的最高有效位是“0”，则得知Vin在地与Vref/2之间。在第二周期中，地与Vref/2的范围(已知Vin驻留的其中)被中点电压(Vref/4)分成两个相等的部分，并且Vin再次与新的中点电压比较。如果Vin低于新的中点电压，则下一个最高有效位是“0”；否则下一个最高有效位是“1”。此过程针对每个后续电容器继续，直到确定所有的位。
注意，上述操作已经针对在电容器的上极板上采样输入信号(如图1所示)的情况描述。然而，本领域的技术人员将理解，当在电容器的下极板上采样将要被转换的输入信号(也称为下极板采样)时，能够使用类似方法用于确定位。
图2示出可以根据本公开的一个实施例实施下极板采样或上极板采样的示例性ADC 10。ADC 10能够具有任何期望的位数。例如，ADC10可以是12位转换器，意味着模拟输入电压被转换为12位输出数字表示。不同于12位的其他数字表示也是可能的。
ADC 10是SAR级ADC并包括两个数模转换器(DAC)12a-12b、共模(CM)电压14、前置放大器(PREAMP，前置放大器)16、可编程控制模块19a-19d、两个比较器(CMP)20a-20b以及判定定时比较(decision timing comparison,DTC)逻辑单元22。DAC 12a-12b可以包含电容器的上极板采样或下极板采样功能。
比较器20a-20b经配置以比较DAC 12a生成的电压和DAC 12b生成的电压。比较器20a-20b中的每个在转换过程期间每次按顺序生成一个输出位。每个比较器20a-20b经进一步配置以输出电压，其中该输出电压包括极性。
本公开的各种实施例认识并考虑到，在SAR ADC中存在比较器判定误差。例如，当到比较器8的输入彼此非常接近并且比较器8无法分辨电压差时，能够发生这些误差。这些误差也能够由于比较器8的不完全稳定而发生，这种不完全稳定是由于时钟设定的速度限制导致的。一旦已经做出错误的判定误差，SAR算法不能恢复，并且随后的ADC转换将不正确。
为了克服这类问题，图2中示出的ADC 10使用多个比较器20a-20b。虽然图2中示出两个比较器20a-20b，但是其他实施例可以使用不同数量的比较器。使用多个比较器20a-20b有助于向ADC 10给出关于逐次逼近顺序中哪些判定是关键判定的知识。在一些实施例中，比较器20a-20b能够具有略微不同和预置的DC偏置。在其他实施例中，比较器20a-20b能够包括略微不同的编程的偏置，从而依靠每个比较器的固有亚稳定性(meta-stability)确定判定是否是关键判定。关键判定是DAC 12a-12b和比较器20a-20b中的电气噪声等或DAC 12a-12b的不充分稳定时间可能导致电压读数偏离的判定。如果发生这种情况，比较器20a-20b的输出将具有相同的极性，它能够表示当前判定是关键判定。
为精确设定比较器的偏置，浮栅晶体管能够用于比较器的设计。在一些实施例中，浮栅晶体管能够用来设定已知偏置。在其他实施例中，DAC 12a-12b能够用于偏置的自动设定。在又一些实施例中，晶体管的尺寸能够被单独设计和/或被不同地偏压以生成固定可控的偏置。
在一个实施例中，ADC 10可以包括可编程控制模块19a-19d。前置放大器16的任何输出端处的可编程控制模块19可经配置以基于比较器和DAC拓扑引入可变偏置电压、可变电流或可变电荷，其后它们被输入到比较器20。在一个或更多个实施例中，控制模块19可以通过可编程模拟或数字控制件被各自或单独编程。
本发明还认识并考虑到，冗余电容器的误差容限取决于DAC12a-12b两端的误差发生位置。使用冗余电容器解决比较器判定误差的现有技术往往以规则间隔将冗余电容器组设置在DAC两端。然而，冗余电容器的每个添加步骤将使SAR转换周期的数目递增1，从而增加总的转换时间。本文所描述的各个实施例可以只在误差发生区域处插入冗余电容器。这种方法能够增加二进制搜索算法的效率和ADC 10的转换速度，同时减小ADC 10的尺寸。
在一些实施例中，ADC 10中的偏置、偏压或其他参数可以被设定以克服DAC 12a-12b和/或比较器20a-20b的具体量的电气噪声、误差等。在具体实施例中，偏置等可以被设定以克服大多数误差。在其他具体实施例中，偏置等可以被设定到足够低以克服恒定静态误差，该恒定静态误差表示每次迭代中的普遍误差。
各个实施例也认识并考虑到，现有技术使用冗余电容器的方法，但是该方法不一定知道在二进制搜索中，比较器针对给定输入样本必须进行关键判定的点。因此，对于给定信号，不知道施加冗余电容器的位置。在一些现有解决方案中，额外的冗余电容器被置于每四个判定之后，但是这限制了速度并增加ADC的尺寸，从而使ADC不适合高速应用。
为了克服这类问题，DTC逻辑单元22经配置以识别比较器20a-20b的输出的极性是否相同。如果比较器的输入不是非常接近(表示当前判定不是关键判定)，则比较器的输出具有相反极性。然而，如果比较器的输入是接近的(表示当前判定是关键判定)，则比较器的输出的极性相同。当具体判定被识别为关键判定时，SAR逻辑单元能够在下一次迭代期间，接入(switch in)一个或更多个冗余电容器。
在一些实施例中，DTC逻辑单元22可以是SAR逻辑单元的部分或是单独的模块。在具体实施例中，DTC逻辑单元22可以使用硬件实施或使用硬件和软件/固件指令的组合实施。
图3示出根据本公开的一个实施例的示例性电压极性输出表24。本文的表24表示比较器20a-20b的电压输出的表。在这个示例中，表24包括比较器20a的输出电压与比较器20b的输出电压相比的四个条件。在一些实施例中，当具体判定被识别为关键判定时，使用表24和两个比较器的输出，SAR逻辑单元能够在下次迭代中接入冗余电容器。在具体实施例中，可以由如图2所示的DTC逻辑单元22计算表24。
在表24的行25中，比较器20a的正极端子的输入比比较器20a的负极端子的输入大得多。比较器20a的输出电压具有正极性，以及比较器20b的输出电压具有负极性。比较器20a的正极端子与比较器20a的负极端子之间的差值大于预设偏置。
在表24的行26中，比较器20a的负极端子的输入比比较器20a的正极端子的输入大得多。比较器20a的输出电压具有负极性，以及比较器20b的输出电压具有正极性。
在表24的行27中，比较器20a的正极端子的输入稍微大于比较器20a的负极端子的输入(但是小于正的预设偏置电压)。比较器20a的输出电压可以具有正极性，以及比较器20b的输出电压也具有正极性。在这种情况下，如果两个输出电压的极性是相同的，则ADC的当前迭代过程识别当前位为关键判定。
在表24的行28中，比较器20a的负极端子的输入稍微大于比较器20a的正极端子的输入(但是小于正的预设偏置电压)。比较器20a的输出电压具有正极性，以及比较器20b的输出电压具有正极性。在这种情况下，如果两个输出电压的极性是相同的，则ADC的当前迭代过程再次识别当前位为关键判定。
在一些实施例中，表24还显示每个DAC的判定时间。DTC逻辑单元22能够监测每个DAC的判定时间，以识别ADC 10的稳定时间。
此外，在一些实施例中，比较器20a-20b的输出端能够结合DTC逻辑单元22用作行27和28中的额外故障保护层。这对于高速ADC可以是有用的，在高速ADC中，比微小的电压差(minute voltagedifference)更精确地分辨定时延迟是可能的。这种情况的示例是冗余电容器不能使用的最终LSB判定。在此类实施例中，时间比较结果能够用于确定比较器极性。
图4示出根据本公开的一个实施例的图2的ADC 10的具体实施方式。更具体地，ADC 10包括来自图1的开关4a-4b和电容器5a-5b，以及图2的比较器20a-20b和DTC逻辑单元22。在ADC 10中，电容器和开关的数量能够改变以实现给定应用期望的任意数字转换分辨率水平。注意，虽然图4示出上极板采样方法，但也可以使用下极板采样方案。
在操作中，开关4a-4b闭合并断开至Vin和Vip，并且开关4a-4b也连接到参考电压Vref。该模数转换过程也是多步骤过程。SAR逻辑单元40和开关4a-4b确定上阶位。ADC 10与ADC 2的不同之处在于，ADC 10包括冗余电容器26a-26b、双比较器20a-20b和DTC逻辑单元22。
在一些实施例中，通过移动电容器阵列两端的相同组电容器，以用作冗余电容器并用于比较器误差校正，能够将亚稳定性结果(视比较器的输出是相同还是不同的)与冗余电容器的使用相结合。这种结构排除了添加一组或多组冗余电容器用于比较器误差校正的需要。
图5示出可以根据本公开的一个实施例实施下极板采样或上极板采样的具有偏置50a-50b的示例性ADC 11。ADC 11类似于ADC 10，除了ADC 11还包括偏置50a-50b以外(在此示例中，偏置50a-50b被实施为电压源)。
注意，虽然偏置50a-50b被示为与比较器20a-20b分离，然而偏置50a-50b也可以形成比较器20a-20b的部分。例如，电路60能够用于实施偏置50a-50b和比较器20a-20b的至少一部分两者。在一些实施例中，浮栅晶体管能够用在电路60中以设定已知偏置值。
图6示出根据本公开的一个实施例的模拟浮栅晶体管62a-62b的示例性电路60。模拟浮栅晶体管62a-62b可以用于将可编程模拟偏置以电荷的形式存储在比较器20a-20b的栅极处。
图7示出根据本公开的一个实施例用于驱动ADC的示例性过程700。为便于解释，方法700相对于图2和图4所示的ADC 10描述。方法700可以与任何其他合适的ADC连用。
如图7所示，在操作701中，多个比较器的偏置被编程。该偏置可以被动态设定、由用户手动设定等等。该偏置也可以被设定，作为工厂校准、现场校准或在任何其他合适时间(一次或更多次)的部分。该偏置可以在SAR二进制搜索过程之前和/或期间设定。此外，该偏置能够通过ADC 10的任何合适部件(诸如SAR逻辑单元40、DTC逻辑单元22、比较器20a-20b、一些其他类型的逻辑单元和/或它们的组合)进行编程。
在操作702中，SAR算法开始执行。如上所述，SAR算法能够包括多次迭代，其中，ADC 10的数字输出的每位在该迭代的其中一次迭代期间设定。作为每次迭代的部分，在操作704中，合适的数字代码被应用到至少一个DAC电容器阵列。这可以包括，例如，SAR逻辑单元40断开和闭合合适的开关4a-4b，以将合适的电容器5a-5b耦接至比较器20a-20b。
在操作706中，多个比较器的输出被监测。这可以包括，例如，DTC逻辑单元22接收比较器20a-20b的输出，其中，比较器20a-20b的输出表示具有一种或更多种极性的电压。在一些实施例中，DTC逻辑单元22可以只监测比较器的输出的极性。
在操作708中，确定多个比较器的输出是否具有相同极性。这可以在DTC逻辑单元22中执行。如果不具有相同极性，则在操作710处确定SAR算法的当前迭代不包括关键判定。随后，过程700返回到步骤704用于SAR算法的下一次迭代。
如果多个比较器的输出的极性相同，则在操作712处确定SAR算法的当前迭代包括关键判定。作为响应，一个或更多个冗余电容器在SAR算法的下一次迭代期间被插入到ADC中。在一些实施例中，可以通过控制将电容器26a-26b耦接至参考电压Vref的开关4a-4b，插入一个或更多个冗余电容器26a-26b。随后，过程700返回到步骤704用于SAR算法的下一次迭代。该迭代能够继续，直到数字输出的所有位都已经完成。
尽管上述附图已示出用于设计和运算ADC的各种系统、装置和方法，但是，在不脱离本公开的范围的情况下，能够对这些附图进行各种更改。例如，每个ADC所示的功能分区仅用于说明。每个ADC中的各个部件可以被组合、进一步细分或省略，并且附加部件可以根据具体需要被添加。此外，虽然图7中的步骤被示为连续执行，但是每个附图中的各种步骤可以重叠、并行发生、以不同次序发生或发生任何次数。
在一些实施例中，上述各种功能由计算机程序实施或支持，计算机程序由计算机可读程序代码形成并包括在计算机可读介质中。短语“计算机可读程序代码”包括任何类型的计算机代码，包括源代码、目标代码和可执行代码。短语“计算机可读介质”包括能够被计算机访问的任何类型的介质，诸如只读存储器(ROM)、随机存取存储器(RAM)、硬盘驱动器、压缩盘(CD)、数字视频光盘(DVD)或者任何其他类型的存储器。“非临时性”计算机可读介质不包括传送临时电信号或其他信号的有线、无线、光学或其他通信链路。非临时性计算机可读介质包括数据能够永久储存的介质以及数据能够被储存并且以后被重写的介质，例如可重写光盘或可擦除存储器装置。
阐述整个申请文件中使用的特定词语和短语的定义可能是有利的。术语“应用程序”和“程序”指的是一个或更多个计算机程序、软件组件、指令集、过程、函数、对象、类、实例、相关数据或适于以合适计算机代码(包括源代码、目标代码或可执行代码)实施的上述的一部分。术语“包括”和“包含”以及它们的派生词是指包括但不限于。术语“或”是包含性的，意味着和/或。短语“关联”以及它们的派生词可以指包括、包括在内、与...互连、包含、包含在内、连接至或与其连接、耦接至或与其耦接、与其通信、与其配合、交错、并列、接近于...、被粘结至或与其粘结、具有、具有...属性、具有与其的关系或与其具有关系等等。短语“...中的至少一个”，当与项目列表连用时，指可以使用所列项目中的一个或更多个的不同组合，并且可以只需要该列表中的一个项目。例如，“A、B和C中的至少一个”包括下列任何组合：A、B、C、A和B、A和C、B和C以及A和B和C。
虽然本公开已描述特定实施例及其一般关联的方法，但是这些实施例和方法的替代和置换对于本领域中的技术人员来说将是明显的。因此，示例实施例的上面描述并不限定或约束本公开。在不脱离由下列权利要求限定的本公开的实质和范围的情况下，其他更改、替换和变更也是可能的。

Claims (20)

1.一种方法，其包括：
在模数转换器即ADC的相同二进制算法迭代期间，采样第一比较器的第一输出电压和第二比较器的第二输出电压；
识别所述第一输出电压的第一极性和所述第二输出电压的第二极性；以及
如果所述第一极性等于所述第二极性，则插入至少一个冗余电容器以用于所述ADC的下一次二进制算法迭代。
2.根据权利要求1所述的方法，进一步包括：
如果所述第一极性不等于所述第二极性，则在没有所述至少一个冗余电容器的情况下执行所述ADC的所述下一次二进制算法迭代。
3.根据权利要求1所述的方法，其中所述ADC包括逐次逼近寄存器ADC，即SAR ADC。
4.根据权利要求1所述的方法，其中所述第一比较器和第二比较器中的至少一个包括偏置。
5.根据权利要求1所述的方法，其中所述第一比较器和第二比较器中的至少一个被偏压。
6.根据权利要求1所述的方法，其中：
所述ADC的每次二进制算法迭代包括生成第一电压和第二电压；
所述第一电压耦接至所述第一比较器的正极端子和所述第二比较器的负极端子；并且
所述第二输入电压耦接至所述第一比较器的负极端子和所述第二比较器的正极端子。
7.根据权利要求7所述的方法，其中所述第一电压和第二电压中的至少一个是偏置。
8.根据权利要求1所述的方法，其中所述第一比较器和第二比较器中的至少一个包括一个或更多个浮栅晶体管。
9.一种模数转换器，即ADC，其包括：
第一比较器和第二比较器，在所述ADC的相同二进制算法迭代期间，所述第一比较器经配置以输出第一输出电压而所述第二比较器经配置以输出第二输出电压；和
判定定时比较逻辑单元，其经配置以识别所述第一输出电压的第一极性和所述第二输出电压的第二极性，并且，如果所述第一极性等于第二极性，则插入至少一个冗余电容器以用于所述ADC的下一次二进制算法迭代。
10.根据权利要求9所述的ADC，其中所述ADC经配置以在所述第一极性不等于所述第二极性时，采样所述ADC的所述下一次二进制算法迭代。
11.根据权利要求9所述的ADC，其中所述ADC包括逐次逼近寄存器ADC，即SAR ADC。
12.根据权利要求9所述的ADC，其中所述第一比较器和第二比较器中的至少一个包括偏置。
13.根据权利要求9所述的ADC，其中所述第一比较器和第二比较器中的至少一个被偏压。
14.根据权利要求9所述的ADC，其中所述ADC经配置以在每次二进制算法迭代期间执行以下操作：
生成第一电压和第二电压；
向所述第一比较器的正极端子和所述第二比较器的负极端子提供所述第一电压；以及
向所述第一比较器的负极端子和所述第二比较器的正极端子提供所述第二输入电压。
15.根据权利要求14所述的ADC，其中所述第一电压和第二电压中的至少一个是偏置。
16.根据权利要求9所述的ADC，其中所述第一比较器和第二比较器中的至少一个包括一个或更多个浮栅晶体管。
17.一种实施计算机程序的非临时性计算机可读介质，所述计算机程序包括计算机可读程序代码，所述计算机可读程序代码用于以下操作：
在ADC的相同二进制算法迭代期间，采样第一比较器的第一输出电压和第二比较器的第二输出电压；
识别所述第一输出电压的第一极性和所述第二输出电压的第二极性；以及
如果所述第一极性等于所述第二极性，则插入至少一个冗余电容器以用于所述ADC的下一次二进制算法迭代。
18.根据权利要求17所述的非临时性计算机可读介质，其中所述计算机程序进一步包括用于以下操作的计算机可读程序代码：
如果所述第一极性不等于所述第二极性，则采样所述ADC的所述下一次二进制算法迭代。
19.根据权利要求17所述的非临时性计算机可读介质，其中所述计算机程序进一步包括用于以下操作的计算机可读程序代码：
在所述ADC的二进制算法迭代期间，控制多个开关，所述开关经配置以在每次二进制算法迭代期间控制第一电压和第二电压的生成。
20.根据权利要求17所述的非临时性计算机可读介质，其中所述计算机程序进一步包括用于以下操作的计算机可读程序代码：
控制多个开关以插入所述至少一个冗余电容器用于所述ADC的所述下一次二进制算法迭代。
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