JP2009118488A - Ｄａ変換装置およびａｄ変換装置 - Google Patents

Abstract

【課題】精度良く補正されたアナログ電圧を出力する。
【解決手段】デジタルの入力データに応じたアナログの出力電圧を出力するＤＡ変換装置であって、入力データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与える容量アレイ型のメインＤＡ変換器と、入力データに応じた補正データを出力する補正データ出力部と、補正データに応じた補正電圧を出力する容量アレイ型の補正ＤＡ変換器と、補正ＤＡ変換器の出力端とメインＤＡ変換器の出力端との間に直列に接続された分圧コンデンサと、を備えるＤＡ変換装置を提供する。
【選択図】図１

Description

本発明は、ＤＡ変換装置およびＡＤ変換装置に関する。特に本発明は、デジタルの入力データに応じたアナログの出力電圧を出力するＤＡ変換装置およびこれを備えたＡＤ変換装置に関する。

電荷再配分型のＡＤ変換装置が知られている（例えば、特許文献１参照。）。特許文献１に記載されたＡＤ変換装置は、容量アレイ型のメインＤＡ変換器と、容量アレイ型の補正ＤＡ変換器と、コンパレータと、コントロールロジックとを備える。

メインＤＡ変換器は、コントロールロジックから与えられたデータに応じたアナログ電圧を出力する。補正ＤＡ変換器は、メインＤＡ変換器の１ＬＳＢ未満の分解能を表すデータがコントロールロジックから与えられ、与えられたデータに応じたアナログ電圧を出力する。コンパレータは、メインＤＡ変換器から出力された電圧および補正ＤＡ変換器から出力された電圧を加算した加算電圧と、入力電圧とを比較する。

コントロールロジックは、メインＤＡ変換器および補正ＤＡ変換器に与えるデータを変化させて、入力電圧と加算電圧とが一致するデータをサーチする。そして、コントロールロジックは、入力電圧と加算電圧とが一致したデータを外部に出力する。

ここで、コントロールロジックは、メインＤＡ変換器のＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｎ Ｌｉｎｅａｒｉｔｙ）に応じて補正されたデータを、メインＤＡ変換器および補正ＤＡ変換器に与える。より詳しくは、コントロールロジックは、ＤＮＬに応じて補正されたデータの整数部をメインＤＡ変換器に与える。また、コントロールロジックは、ＤＮＬに応じて補正されたデータの小数部を補正ＤＡ変換器に与える。これにより、特許文献１に記載されたＡＤ変換装置は、１ＬＳＢ未満の精度でＤＮＬが補正された電圧を出力することができる。
米国特許公開公報 ＵＳ２００７／０１３２６２６

ところで、１ＬＳＢ未満の分解能（例えば、０．５ＬＳＢ、０．２５ＬＳＢ、…）の電圧を出力する容量アレイ型のＤＡ変換器は、１ＬＳＢ以上の分解能の電圧を出力するＤＡ変換器よりも、コンデンサの最小単位容量が小さくなる。しかし、半導体に製造可能なコンデンサの最小容量は、その半導体の製造プロセスによって定まるので、１ＬＳＢ未満の分解能の電圧を出力する容量アレイ型のＤＡ変換器は、合成容量が大きくなり、その結果、帯域が低くなる。従って、容量アレイ型のＤＡ変換器は、コンデンサの最小単位容量をより大きくすることが好ましい。

また、ＤＮＬが補正された電圧をＤＡ変換器から出力させる場合、外部から測定器をＤＡ変換器に接続してＤＮＬを予め測定して、測定結果に応じた補正データをＤＡ変換器の内部メモリに書き込んでおかなければならない。従って、ＤＡ変換器は、簡易に、補正データを調整させることは困難であった。

そこで本発明は、上記の課題を解決することのできるＤＡ変換装置およびＡＤ変換装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の態様においては、デジタルの入力データに応じたアナログの出力電圧を出力するＤＡ変換装置であって、入力データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与える容量アレイ型のメインＤＡ変換器と、入力データに応じた補正データを出力する補正データ出力部と、補正データに応じた補正電圧を出力する容量アレイ型の補正ＤＡ変換器と、補正ＤＡ変換器の出力端とメインＤＡ変換器の出力端との間に直列に接続された分圧コンデンサと、を備えるＤＡ変換装置を提供する。

本発明の第２の態様においては、デジタルの入力データに応じたアナログの出力電圧を出力するＤＡ変換装置であって、入力データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与えるメインＤＡ変換器と、入力データに応じた補正データを出力する補正データ出力部と、補正データに応じた補正電圧を出力する補正ＤＡ変換器と、補正電圧をメイン電圧に加算する加算部と、キャリブレーション時において、メインＤＡ変換器が出力するメイン電圧を、補正ＤＡ変換器を用いてＡＤ変換した結果に基づき、補正データを決定するキャリブレーション部と、を備えるＤＡ変換装置を提供する。

本発明の第３の態様においては、アナログの入力電圧に応じたデジタルの出力データを出力するＡＤ変換装置であって、デジタルの比較データに応じた比較電圧を出力するＤＡ変換装置と、入力電圧と比較電圧とを比較した比較結果を出力するコンパレータと、ＤＡ変換装置に与える比較データを変化させて、入力電圧と比較電圧とが一致する比較データを検出し、検出した比較データを出力データとして出力する制御部と、を備え、ＤＡ変換装置は、比較データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与える容量アレイ型のメインＤＡ変換器と、比較データに応じた補正データを出力する補正データ出力部と、補正データに応じた補正電圧を出力する容量アレイ型の補正ＤＡ変換器と、補正ＤＡ変換器の出力端とメインＤＡ変換器の出力端との間に直列に接続された分圧コンデンサと、を有するＡＤ変換装置を提供する。

本発明の第４の態様においては、アナログの入力電圧に応じたデジタルの出力データを出力するＡＤ変換装置であって、デジタルの比較データに応じた比較電圧を出力するＤＡ変換装置と、入力電圧と比較電圧とを比較した比較結果を出力するコンパレータと、ＤＡ変換装置に与える比較データを変化させて、入力電圧と比較電圧とが一致する比較データを検出し、検出した比較データを出力データとして出力する制御部と、を備え、ＤＡ変換装置は、比較データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与えるメインＤＡ変換器と、比較データに応じた補正データを出力する補正データ出力部と、補正データに応じた補正電圧を出力する補正ＤＡ変換器と、補正電圧をメイン電圧に加算する加算部と、キャリブレーション時において、メインＤＡ変換器が出力するメイン電圧を、補正ＤＡ変換器を用いてＡＤ変換した結果に基づき、補正データを決定するキャリブレーション部と、を有するＡＤ変換装置を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。ＡＤ変換装置１０は、アナログの入力電圧Ｖ_ＩＮに応じた所定数ビットのデジタルの出力データＤ_ＯＵＴを出力する。

ＡＤ変換装置１０は、ＤＡ変換装置２０と、コンパレータ２２と、制御部２４とを備える。ＤＡ変換装置２０は、制御部２４から与えられたデジタルの比較データＤ_Ｒに応じたアナログの比較電圧Ｖ_Ｒを出力する。

本実施形態において、ＤＡ変換装置２０は、電荷再配分型のＤＡ変換器を有する。ＤＡ変換装置２０は、サンプリング周期に同期して、サンプルおよびホールドを繰り返す。ＤＡ変換装置２０は、サンプル時において、入力電圧Ｖ_ＩＮをサンプルする。また、ＤＡ変換装置２０は、ホールド時において、サンプルした入力電圧Ｖ_ＩＮをホールドする。さらに、ＤＡ変換装置２０は、ホールド時において、制御部２４から比較データＤ_Ｒが与えられ、比較電圧Ｖ_Ｒからサンプルした入力電圧Ｖ_ＩＮを減じた電圧を、出力端子２６から出力する。

コンパレータ２２は、ＤＡ変換装置２０の出力端子２６から出力された出力電圧とコモン電位とを比較して、比較結果を出力する。これにより、コンパレータ２２は、入力電圧Ｖ_ＩＮと比較電圧Ｖ_Ｒとを比較した比較結果を出力することができる。コンパレータ２２は、一例として、入力電圧Ｖ_ＩＮまたは比較電圧Ｖ_Ｒのいずれが大きいかを表す論理値を、比較結果として出力してよい。

制御部２４は、入力電圧Ｖ_ＩＮのホールド中において、ＤＡ変換装置２０に対して、出力データＤ_ＯＵＴと例えば同一ビット数の比較データＤ_Ｒを与える。そして、制御部２４は、比較データＤ_Ｒを変化させ、変化させた比較データＤ_Ｒの各値でのコンパレータ２２の比較結果に基づき入力電圧Ｖ_ＩＮと比較電圧Ｖ_Ｒとが一致する比較データＤ_Ｒを検出する。制御部２４は、一例として、逐次比較処理に応じて比較データＤ_Ｒを順次に変化させて、入力電圧Ｖ_ＩＮと比較電圧Ｖ_Ｒとが一致する比較データＤ_Ｒを検出してよい。

制御部２４は、一例として、入力電圧Ｖ_ＩＮ以下の最大の比較電圧Ｖ_Ｒを発生させる比較データＤ_Ｒ、または、入力電圧Ｖ_ＩＮ以上の最小の比較電圧Ｖ_Ｒを発生させる比較データＤ_Ｒを、入力電圧Ｖ_ＩＮと比較電圧Ｖ_Ｒとが一致する比較データＤ_Ｒとして検出してよい。そして、このような制御部２４は、検出した比較データＤ_Ｒを出力データＤ_ＯＵＴとして出力する。

このようにしてＡＤ変換装置１０は、アナログの入力電圧Ｖ_ＩＮをデジタルの出力データＤ_ＯＵＴに変換することができる。さらに、このようなＡＤ変換装置１０は、サンプリング周期毎に変換を繰り返すことにより、アナログ電圧信号をデジタルデータ系列に変換することができる。

つぎに、ＤＡ変換装置２０についてより詳細に説明する。ＤＡ変換装置２０は、メインＤＡ変換器３０と、補正データ出力部３２と、補正ＤＡ変換器３４と、加算部３６と、キャリブレーション部３８とを有する。

メインＤＡ変換器３０は、制御部２４から比較データＤ_Ｒが、入力データとして与えられる。メインＤＡ変換器３０は、与えられた比較データＤ_Ｒに応じたメイン電圧を出力する。メインＤＡ変換器３０は、一例として、コンデンサラダー回路を内部に有する容量アレイ型のＤＡ変換器であってよい。そして、メインＤＡ変換器３０は、メイン電圧を当該ＤＡ変換装置の出力端子２６に与える。

本実施形態において、メインＤＡ変換器３０は、サンプル／ホールド機能を有する電荷再配分型のＤＡ変換器であってよい。メインＤＡ変換器３０は、サンプル時において、入力電圧Ｖ_ＩＮに応じた電荷をコンデンサラダー回路に取り込むことにより入力電圧Ｖ_ＩＮをサンプルする。そして、メインＤＡ変換器３０は、ホールド時において、コンデンサラダー回路に取り込んだ電荷を外部に放出しないことにより、入力電圧Ｖ_ＩＮをホールドする。さらに、メインＤＡ変換器３０は、ホールド時において、制御部２４から比較データＤ_Ｒを受けて、比較データＤ_Ｒに応じた電圧から入力電圧Ｖ_ＩＮを減じたメイン電圧を出力する。

補正データ出力部３２は、制御部２４から比較データＤ_Ｒが与えられる。補正データ出力部３２は、与えられた比較データＤ_Ｒに応じた補正データを出力する。補正データ出力部３２は、一例として、比較データＤ_Ｒに応じた理想的な出力電圧と、比較データＤ_Ｒが与えられた場合のメインＤＡ変換器３０の現実の出力電圧との誤差電圧（リニアリティ誤差）を、相殺する電圧（補正電圧）に応じた補正データを出力してよい。

補正データ出力部３２は、一例として、比較データＤ_Ｒの下位ビットに対応する重みを表すビットを含む補正データを出力してよい。これに加え、補正データ出力部３２は、一例として、比較データＤ_Ｒの小数点以下の重みを表すビットを含む補正データを出力してよい。すなわち、補正データ出力部３２は、比較データＤ_Ｒの下位ビットに対応する精度（１ＬＳＢ、２ＬＳＢ、４ＬＳＢ、…）を表すビット、および、比較データＤ_Ｒの最下位ビット（ＬＳＢ）より小さい精度（０．５ＬＳＢ、０．２５ＬＳＢ、…）を表すビットを含む補正データを出力してよい。

補正ＤＡ変換器３４は、補正データ出力部３２から補正データが与えられる。補正ＤＡ変換器３４は、与えられた補正データに応じた補正電圧を出力する。補正ＤＡ変換器３４は、一例として、コンデンサラダー回路を内部に有する容量アレイ型のＤＡ変換器であってよい。

本実施形態において、補正ＤＡ変換器３４は、サンプル／ホールド機能を有する電荷再配分型のＤＡ変換器であってよい。補正ＤＡ変換器３４は、サンプル時において、入力電圧Ｖ_ＩＮに応じた電荷を内部のコンデンサラダー回路に取り込むことにより、入力電圧Ｖ_ＩＮをサンプルする。そして、補正ＤＡ変換器３４は、ホールド時において、コンデンサラダー回路に取り込んだ電荷を外部に放出させないことにより、入力電圧Ｖ_ＩＮをホールドする。さらに、補正ＤＡ変換器３４は、ホールド時において、補正データ出力部３２から補正データを受けて、補正データに応じた電圧から入力電圧Ｖ_ＩＮを減じた補正電圧を出力する。

加算部３６は、補正ＤＡ変換器３４から出力された補正電圧を、メインＤＡ変換器３０から出力されたメイン電圧に加算する。加算部３６は、一例として、分圧コンデンサ４０を含んでよい。分圧コンデンサ４０は、補正ＤＡ変換器３４の出力端とメインＤＡ変換器３０の出力端との間に直列に接続される。

ここで、補正ＤＡ変換器３４により出力された補正電圧は、補正ＤＡ変換器３４の合成容量と、分圧コンデンサ４０の容量とで直列分圧されて、メインＤＡ変換器３０の出力端に加算される。

補正ＤＡ変換器３４および分圧コンデンサ４０の合成容量は、一例として、補正ＤＡ変換器３４の合成容量の２のべき乗倍であってよい。例えば、補正ＤＡ変換器３４および分圧コンデンサ４０の合成容量が補正ＤＡ変換器３４の合成容量の２^X倍であれば、分圧コンデンサ４０は、Ｘビット分桁下げしたデータを受けた場合に補正ＤＡ変換器３４が出力する電圧を、メイン電圧に加算することができる。このような、分圧コンデンサ４０は、補正ＤＡ変換器３４の最小単位容量を補正ＤＡ変換器３４の最小単位容量より小さくせずに、比較データＤ_Ｒに対して小数点以下の精度で表された補正データに応じた補正電圧を、メイン電圧に加算することができる。

キャリブレーション部３８は、ＡＤ変換処理に先立って行われるキャリブレーション時において、比較データＤ_Ｒに応じて補正データ出力部３２が出力する補正データを決定する。この場合において、キャリブレーション部３８は、メインＤＡ変換器３０が出力するメイン電圧を、補正ＤＡ変換器３４を用いてＡＤ変換した結果に基づき、補正データを決定する。

より具体的には、キャリブレーション部３８は、所定電圧を出力させるようにメインＤＡ変換器３０を設定する。このようにメインＤＡ変換器３０を設定した状態で、キャリブレーション部３８は、当該ＤＡ変換装置２０の出力端子２６の出力電圧と所定電圧とを比較した比較結果に基づいて、出力電圧を所定電圧に一致させる値に補正データを調整する。

キャリブレーション部３８は、一例として、補正ＤＡ変換器３４に対して補正データに代えてサーチデータを与え、補正ＤＡ変換器３４に与えるサーチデータを変化させ、変化させたサーチデータの各値でのコンパレータ２２の比較結果に基づき、出力電圧と所定電圧とが一致するサーチデータを検出する。そして、キャリブレーション部３８は、検出したサーチデータを、出力電圧を所定電圧に一致させる値の補正データとして決定してよい。キャリブレーション部３８は、一例として、逐次比較処理に応じてサーチデータを順次に変化させて、出力電圧と所定電圧とが一致するサーチデータを検出してよい。このようなキャリブレーション部３８は、当該ＤＡ変換装置２０の出力端子２６の出力電圧を、比較データＤ_Ｒに応じた理想的な出力電圧とするような補正データを決定することができる。

以上のようなＤＡ変換装置２０は、補正ＤＡ変換器３４から、メインＤＡ変換器３０の最下位ビット（ＬＳＢ）より小さい精度（０．５ＬＳＢ、０．２５ＬＳＢ、…）の補正電圧を出力する。これにより、ＤＡ変換装置２０によれば、精度良くリニアリティが補正されたアナログ電圧を出力することができる。

さらに、ＤＡ変換装置２０は、補正ＤＡ変換器３４がメインＤＡ変換器３０の出力端に対して並列に補正電圧を加算するので、メインＤＡ変換器３０に与える比較データをデジタル的に補正しなくても、ダイナミックレンジの広いリニアリティ補正をすることができる。これにより、ＤＡ変換装置２０によれば、リニアリティが補正されたアナログ電圧を、高速に出力することができる。

さらに、ＤＡ変換装置２０は、分圧コンデンサ４０を備えるので、補正ＤＡ変換器３４のコンデンサラダー回路の最小単位容量を、メインＤＡ変換器３０の最小単位容量と同一（またはそれ以上）とすることができる。これにより、ＤＡ変換装置２０によれば、メインＤＡ変換器３０の最小単位容量をより大きくすることができる。

なお、メインＤＡ変換器３０および補正ＤＡ変換器３４は、サンプル／ホールド機能を有さない構成であってよい。すなわち、メインＤＡ変換器３０および補正ＤＡ変換器３４は、入力電圧Ｖ_ＩＮが与えられず、比較データＤ_Ｒに応じた比較電圧Ｖ_Ｒを出力する構成であってよい。この場合、ＡＤ変換装置１０は、入力電圧Ｖ_ＩＮをサンプルおよびホールドするサンプルホールド回路と、減算部とを更に備える。減算部は、ＤＡ変換装置２０から出力された比較電圧Ｖ_Ｒからサンプルホールド回路によりサンプルされた入力電圧Ｖ_ＩＮを減じた電圧を、コンパレータ２２に与える。これにより、コンパレータ２２は、図１の場合と同様に、入力電圧Ｖ_ＩＮと比較電圧Ｖ_Ｒとを比較した比較結果を出力することができる。

また、メインＤＡ変換器３０および補正ＤＡ変換器３４がサンプル／ホールド機能を有する場合であっても、ＡＤ変換装置１０は、別個のサンプルホールド回路を、更に備えてよい。この場合、ＡＤ変換装置１０は、ＤＡ変換装置２０の前段において入力電圧Ｖ_ＩＮをサンプルおよびホールドするサンプルホールド回路を更に備える。

図２は、ＡＤ変換装置１０によるＡＤ変換処理フローを示す。ＡＤ変換装置１０は、ＡＤ変換周期（サンプリング周期）毎に、ステップＳ１２〜ステップＳ１４の処理を繰返し実行する（Ｓ１１、Ｓ１５）。

まず、ＡＤ変換装置１０は、入力電圧Ｖ_ＩＮをサンプルする（Ｓ１２）。本実施形態において、メインＤＡ変換器３０および補正ＤＡ変換器３４は、入力電圧Ｖ_ＩＮに応じた電荷をコンデンサラダー回路に取り込む。

続いて、ＡＤ変換装置１０は、サンプルした入力電圧Ｖ_ＩＮをホールドする。本実施形態において、メインＤＡ変換器３０および補正ＤＡ変換器３４は、コンデンサラダー回路に取り込んだ電荷を、外部に放出させないように制御する。そして、ＡＤ変換装置１０は、入力電圧Ｖ_ＩＮのホールド中において、入力電圧Ｖ_ＩＮに応じたデジタル値を表す出力データＤ_ＯＵＴを逐次比較処理により検出する（Ｓ１３）。

出力データＤ_ＯＵＴの検出が完了すると、続いて、ＡＤ変換装置１０は、検出した出力データＤ_ＯＵＴを外部に出力する（Ｓ１４）。なお、ＡＤ変換装置１０は、当該ＡＤ変換周期において検出した出力データＤ_ＯＵＴを、当該ＡＤ変換周期以降の周期において出力してもよい。

ＡＤ変換装置１０は、以上のステップＳ１２〜ステップＳ１４の処理を、ＡＤ変換処理の終了命令が与えられるまで繰り返す。これにより、ＡＤ変換装置１０は、アナログ電圧信号をデジタルデータ系列に変換することができる。

図３は、電荷再配分型のメインＤＡ変換器３０の構成の第１例を示す。図４は、電荷再配分型のメインＤＡ変換器３０の構成の第２例を示す。なお、メインＤＡ変換器３０および補正ＤＡ変換器３４は、入力データ（比較データＤ_Ｒまたは補正データ）のビット数が異なる点において相違するが、その他の点においては略同一機能および構成を有するので、以下、図３および図４において補正ＤＡ変換器３４についての説明を省略する。

メインＤＡ変換器３０は、サンプルスイッチ５０と、ダミーコンデンサ５２と、ダミー用スイッチ５３と、複数の並列コンデンサ５４と、複数の第１スイッチ５６とを備える。サンプルスイッチ５０は、当該メインＤＡ変換器３０の出力端６２と、コモン電位との間に配置される。サンプルスイッチ５０は、サンプル時において、出力端６２とコモン電位とを短絡する。サンプルスイッチ５０は、ホールド時において、出力端６２とコモン電位とを開放する。

ダミーコンデンサ５２は、一端がダミー用スイッチ５３を介してコモン電位または入力電圧Ｖ_ＩＮに接続される。また、ダミーコンデンサ５２は、コモン電位または入力電圧Ｖ_ＩＮが接続されていない他端（以下、ダミーコンデンサ５２の他端という。）が出力配線６４を介して、当該メインＤＡ変換器３０の出力端６２に接続される。ダミー用スイッチ５３は、サンプル時において、ダミーコンデンサ５２の出力配線６４が接続されていない一端を、入力電圧Ｖ_ＩＮに接続する。ダミー用スイッチ５３は、ホールド時において、ダミーコンデンサ５２の出力配線６４が接続されていない一端を、コモン電位に接続する。

複数の並列コンデンサ５４は、入力データの複数のビットに対応して設けられる。メインＤＡ変換器３０は、一例として、入力データの下位１ビット目（最下位ビット）に対応する第１の並列コンデンサ５４−１と、入力データの下位２ビット目に対応する第２の並列コンデンサ５４−２と、…、入力データの最上位ビットに対応する第Ｎ（Ｎは入力データのビット数）の並列コンデンサ５４−Ｎとを備えてよい。

複数の並列コンデンサ５４のそれぞれは、一端が、ダミーコンデンサ５２の他端と出力端６２との間を接続する出力配線６４に、接続される。さらに、複数の並列コンデンサ５４は、当該メインＤＡ変換器３０の出力端６２側の出力配線６４に、より上位のビットに対応する並列コンデンサ５４が接続される。

複数の第１スイッチ５６は、入力データの複数のビットに対応して設けられる。メインＤＡ変換器３０は、一例として、入力データの下位から１ビット目に対応する第１の第１スイッチ５６−１と、入力データの下位から２ビット目に対応する第２の第１スイッチ５６−２と、…、入力データの最上位ビットに対応する第Ｎの第１スイッチ５６−Ｎとを備えてよい。

複数の第１スイッチ５６のそれぞれは、サンプル時において、対応する並列コンデンサ５４の出力配線６４が接続されていない他端（以下、並列コンデンサ５４の他端という。）を、入力電圧Ｖ_ＩＮに接続する。また、複数の第１スイッチ５６のそれぞれは、ホールド時において、対応する並列コンデンサ５４の他端を、入力データの対応するビットの値に応じて、基準電位またはコモン電位に接続する。複数の第１スイッチ５６のそれぞれは、一例として、入力データの対応するビットの値が１の場合、対応する並列コンデンサ５４の他端を基準電位Ｖ_ＲＥＦに接続してよい。複数の第１スイッチ５６のそれぞれは、一例として、入力データの対応するビットの値が０の場合、対応する並列コンデンサ５４の他端をコモン電位に接続してよい。

さらに、メインＤＡ変換器３０は、少なくとも１つの直列コンデンサ６０を更に備えてもよい。直列コンデンサ６０は、出力配線６４上に直列に挿入して配置される。すなわち、各直列コンデンサ６０は、隣接する２つの並列コンデンサ５４の間の出力配線６４に、挿入して配置される。直列コンデンサ６０を備えるメインＤＡ変換器３０は、出力端６２側から見た全体の合成容量を小さくすることができる。

メインＤＡ変換器３０は、図３に示されるように、隣接する２つの並列コンデンサ５４の全ての間に、直列コンデンサ６０を備えてよい。これに代えて、メインＤＡ変換器３０は、図４に示されるように、隣接する２つの並列コンデンサ５４の全ての間のうちのいずれかに、直列コンデンサ６０を備えてもよい。

このようなメインＤＡ変換器３０は、一の並列コンデンサ５４の容量が、当該一の並列コンデンサ５４より下位のビット側の出力配線６４に接続された、並列コンデンサ５４、直列コンデンサ６０およびダミーコンデンサ５２の合成容量と同一とされるように、それぞれのコンデンサの容量が設定される。すなわち、ｋビット目の並列コンデンサ５４の容量Ｃｋと、当該ｋビット目の並列コンデンサ５４が接続された出力配線６４の接続点から下位側（ダミーコンデンサ５２側）を見た回路の合成容量とが同一となるように、それぞれのコンデンサの容量が設定される。これにより、メインＤＡ変換器３０は、入力データの複数のビットの各値に応じて、対応するビットの重みに比例した容量を、基準電位Ｖ_ＲＥＦまたはコモン電位に切り換えて接続することができる。

例えば、図３に示されるように、隣接する２つの並列コンデンサ５４の全ての間に直列コンデンサ６０が配置されている場合、ダミーコンデンサ５２および並列コンデンサ５４のそれぞれの容量は、基準容量Ｃに設定される。さらに、この場合、直列コンデンサ６０のそれぞれの容量は、基準容量Ｃの２倍に設定される。

また、図４に示されるように、隣接する２つの直列コンデンサ６０の間の出力配線６４、ダミーコンデンサ５２と直列コンデンサ６０との間の出力配線６４および出力端６２と直列コンデンサ６０との間の出力配線６４のそれぞれに、３つの並列コンデンサ５４の組が接続される場合であれば、次のように設定される。すなわち、この場合、ダミーコンデンサ５２の容量は、基準容量Ｃに設定される。３つの並列コンデンサ５４の組のうち、最も下位のビットに対応する第１の並列コンデンサ５４の容量は基準容量Ｃに設定され、下位から２番目のビットに対応する第２の並列コンデンサ５４の容量は基準容量Ｃの２倍に設定され、最も上位のビットに対応する第３の並列コンデンサ５４の容量は基準容量Ｃの４倍に設定される。また、直列コンデンサ６０の容量は、当該直列コンデンサ６０を含めて下位ビット側を見た回路の合成容量が、当該直列コンデンサ６０の一つ上位の並列コンデンサ５４の容量と同一となるように調整される。

このような電荷再配分型のメインＤＡ変換器３０は、サンプル時において、サンプルスイッチ５０がオンして出力端６２がコモン電位に接続され、且つ、複数の並列コンデンサ５４が入力電圧Ｖ_ＩＮを選択して複数の並列コンデンサ５４の他端のそれぞれに入力電圧Ｖ_ＩＮが印加される。これによりメインＤＡ変換器３０は、サンプル時において、入力電圧Ｖ_ＩＮに応じた電荷を取り込んで、入力電圧Ｖ_ＩＮをサンプルすることができる。

また、このような電荷再配分型のメインＤＡ変換器３０は、ホールド時において、サンプルスイッチ５０がオフして出力端６２が開放され、且つ、複数の並列コンデンサ５４の他端のそれぞれに対する入力電圧Ｖ_ＩＮの印加が停止される。これにより、メインＤＡ変換器３０は、ホールド時において、入力電圧Ｖ_ＩＮに応じた電荷を外部に放出させないので、出力端６２に対して入力電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）を印加して、この電圧をホールドすることができる。

これに加えて、ホールド時において、複数の並列コンデンサ５４のそれぞれは、入力データの対応するビットの値が１の場合には他端に基準電位Ｖ_ＲＥＦが接続され、入力データの対応するビットの値が０の場合には他端にコモン電位が接続される。これにより、出力端６２は、値が１のビットの重みを合計した値に比例した容量を介して基準電位Ｖ_ＲＥＦに接続され、値が０のビットの重みを合計した値に比例した容量を介してコモン電位に接続される。

従って、ホールド時において、ダミーコンデンサ５２および複数の並列コンデンサ５４は、下記式（１）により表される比較電圧Ｖ_Ｒを、当該メインＤＡ変換器３０の出力端６２に印加することができる。なお、式（１）において、Ｔ_１は入力データの下位から第１ビット目（最下位ビット）の値を示し、Ｔ_２は入力データの下位から第２ビット目の値を示し、…、Ｔ_Ｎは入力データの下位から第Ｎビット目（最上位ビット）の値を示す。
Ｖ_Ｒ＝｛（Ｖ_ＲＥＦ／２^１）×（Ｔ_Ｎ）＋（Ｖ_ＲＥＦ／２^２）×（Ｔ_Ｎ−１）＋…＋（Ｖ_ＲＥＦ／２^Ｎ−１）×（Ｔ_２）＋（Ｖ_ＲＥＦ／２^Ｎ）×（Ｔ_１）｝ …（１）

以上から、ホールド時において、出力端６２には、入力電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）と、上記式（１）により表される比較電圧Ｖ_Ｒとが印加される。従って、電荷再配分型のメインＤＡ変換器３０は、ホールド時において、入力電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）と、比較電圧Ｖ_Ｒとを加算した電圧（Ｖ_Ｒ−Ｖ_ＩＮ）を、出力端６２から出力することができる。

図５は、電荷再配分型のメインＤＡ変換器３０の分解能と総コンデンサ数の関係を示す。図５において、ｍは、隣接する２つの直列コンデンサ６０の間に接続される一組の並列コンデンサ５４の部分のビット数を示す。

ここで、図５に示されるように、電荷再配分型のメインＤＡ変換器３０の総コンデンサ数は、ｍ＝０（すなわち、直列コンデンサ６０を含まない場合）、ｍ＝１およびｍ＝４の場合より、ｍ＝２およびｍ＝３の場合の方が、少ない。従って、メインＤＡ変換器３０は、隣接する２つの直列コンデンサ６０の間の出力配線６４、ダミーコンデンサ５２と直列コンデンサ６０との間の出力配線６４および当該メインＤＡ変換器３０の出力端６２と直列コンデンサ６０との間の出力配線６４に、２個または３個の並列コンデンサ５４を接続した構成であってよい。これにより、電荷再配分型のメインＤＡ変換器３０は、総コンデンサ数が少ない簡易な構成とすることができる。

また、図５に示されるように、ｍ＝２の場合の総コンデンサ数およびｍ＝３の場合の総コンデンサ数は、いずれの分解能においても略同一となっている。ここで、電荷再配分型のメインＤＡ変換器３０は、ｍがより多いほうが、リニアリティが良い。

コンデンサラダー回路を半導体チップ上に製造する場合、各コンデンサは、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造とされる。しかし、ＭＩＭ構造のコンデンサは、上部電極の寄生容量と下部電極の寄生容量に差がある。従って、下部電極側および上部電極側の両者の容量が用いられる直列コンデンサ６０は、電荷再配分型のＤＡ変換器のリニアリティ誤差の発生要因となる。すなわち、電荷再配分型のＤＡ変換器は、ｍ＝２の場合より、直列コンデンサ６０の数がより少ないｍ＝３の方が、リニアリティが良い。

従って、メインＤＡ変換器３０は、隣接する２つの直列コンデンサ６０の間の出力配線６４、ダミーコンデンサ５２と直列コンデンサ６０との間の出力配線６４および当該メインＤＡ変換器３０の出力端６２と直列コンデンサ６０との間の出力配線６４に、３個の並列コンデンサ５４の組を接続した構成であってよい。この場合において、３個の並列コンデンサ５４の組は、最も下位のビットに対応する基準容量Ｃの第１並列コンデンサ５４と、下位から２番目のビットに対応する基準容量の２倍の第２並列コンデンサ５４と、最も上位のビットに対応する基準容量の４倍の第３並列コンデンサ５４とを有してよい。このような電荷再配分型のメインＤＡ変換器３０は、リニアリティを良くし且つ総コンデンサの数を少なくすることができる。

図６は、補正データ出力部３２の構成の一例を、メインＤＡ変換器３０、補正ＤＡ変換器３４および加算部３６と共に示す。容量アレイ型のメインＤＡ変換器３０は、比較データＤ_Ｒの複数のビットのそれぞれに、対応するビットの重みに応じた容量が割り当てられている。メインＤＡ変換器３０のリニアリティ誤差は、ビット毎に割り当てられた各容量の誤差に依存する。

そこで、ＤＡ変換装置２０は、一例として、比較データＤ_Ｒの複数のビットのそれぞれに、ビット毎の補正データが設定されてよい。ビット毎の補正データは、一例として、対象のビットの値が１、他のビットの値が０とされた入力データに対する補正データと同一であってよい。

そして、補正データ出力部３２は、比較データＤ_Ｒの値が１のビットに対応するビット毎の補正データを累加算して、累加算結果を補正データとして出力してよい。これにより、補正データ出力部３２は、メインＤＡ変換器３０のリニアリティを精度良く補正することができる。

さらに、メインＤＡ変換器３０のリニアリティ誤差は、比較データＤ_Ｒの全てのビットのうち一部のビットの誤差に大きく依存する場合がある。そこで、ＤＡ変換装置２０は、一例として、比較データＤ_Ｒの全てのビットのうち、ビット毎の補正データが設定される１以上の補正対象ビットが定められてよい。

ＤＡ変換装置２０は、一例として、比較データＤ_Ｒの上位側のビットが、補正対象ビットとして定められてよい。そして、補正データ出力部３２は、比較データＤ_Ｒの１以上の補正対象ビットのうち値が１の補正対象ビットに対応するビット毎の補正データを累加算して、累加算結果を補正データとして出力してよい。

補正データ出力部３２は、一例として、メモリ７２と、補正データ生成部７４とを含んでよい。メモリ７２は、補正対象ビットのビット毎の補正データを記憶する。

補正データ生成部７４は、比較データＤ_Ｒを制御部２４から受ける。補正データ生成部７４は、比較データＤ_Ｒの１以上の補正対象ビットのうち、値が１の補正対象ビットを選択する。補正データ生成部７４は、選択した補正対象ビットに対応するビット毎の補正データをメモリ７２から読み出して、読み出したビット毎の補正データを累加算する。そして、補正データ生成部７４は、累加算結果を、補正データとして出力する。このようにして、補正データ出力部３２は、ビット毎の補正データを累加算した補正データを出力することができる。

図７は、メモリ７２が記憶するビット毎の補正データの一例を示す。図８は、補正データ生成部７４による累加算処理の一例を示す。

メモリ７２は、図７に示されるように、比較データＤ_Ｒの１以上の補正対象ビットのそれぞれに対応して、ビット毎の補正データを記憶する。また、メモリ７２は、比較データＤ_Ｒの全てのビットに対応して、ビット毎の補正データを記憶してもよい。この場合、メモリ７２は、補正対象ビット以外のビットについては、値が０のビット毎の補正データを記憶する。

補正データ生成部７４は、図８に示されるように、比較データＤ_Ｒの補正対象ビットのうち、値が１の補正対象ビットに対応するビット毎の補正データを、メモリ７２から読み出す。そして、補正データ生成部７４は、読み出したビット毎の補正データを累加算して、累加算した結果を補正データとして出力する。なお、メモリ７２が補正対象ビット以外のビットについて値が０のビット毎の補正データを記憶している場合、補正データ生成部７４は、比較データＤ_Ｒの全てのビットのうち値が１のビットに対応するビット毎の補正データを、メモリ７２から読み出して、累積加算してもよい。

図９は、メモリ７２が記憶する補正データの一例を示す。メモリ７２は、ビット毎の補正データに代えて、図９に示されるように、全ての補正対象ビットの値の組み合わせ毎に、ビット毎の補正データを予め累加算した補正データを記憶してよい。

この場合、補正データ生成部７４は、入力された比較データＤ_Ｒの複数の補正対象ビットの値の組み合わせに対応する１つの補正データを、メモリ７２から読み出す。そして、補正データ生成部７４は、読み出した補正データをそのまま出力する。これにより、補正データ出力部３２は、ビット毎の補正データを累加算した補正データを、高速に出力することができる。

図１０は、キャリブレーション部３８の処理フローを示す。キャリブレーション部３８は、ＡＤ変換処理に先立って、ステップＳ２０〜ステップＳ２５のキャリブレーション処理を実行する。キャリブレーション部３８は、一例として、当該ＤＡ変換装置２０の電源投入時および外部から所定の指示を受けた場合において、キャリブレーション処理を実行してよい。さらに、キャリブレーション部３８は、電源投入後一定期間毎にキャリブレーション処理を実行してもよい。

まず、キャリブレーション部３８は、ＤＡ変換装置２０の後段に接続されたコンパレータ２２のオフセット誤差を測定する（Ｓ２０）。続いて、キャリブレーション部３８は、ステップＳ２０において測定したコンパレータ２２のオフセット誤差に基づき、コンパレータ２２のオフセットを調整する（Ｓ２１）。キャリブレーション部３８は、一例として、コンパレータ２２のオフセット誤差が０となるように、コンパレータ２２のオフセットを調整する。

続いて、キャリブレーション部３８は、比較データＤ_Ｒの補正対象ビット毎に（Ｓ２２、Ｓ２４）、ビット毎の補正データを測定する（Ｓ２３）。そして、全ての補正対象ビットについてビット毎の補正データの測定を終了すると（Ｓ２４）、続いて、キャリブレーション部３８は、測定されたビット毎の補正データを、補正データ出力部３２に設定する（Ｓ２５）。キャリブレーション部３８は、一例として、補正データ出力部３２内のメモリ７２にビット毎の補正データを書き込んでよい。

また、以上の処理の変形例として、キャリブレーション部３８は、ステップＳ２１において、コンパレータ２２のオフセット調整をせずに、オフセット誤差をメモリに保持してもよい。この場合、キャリブレーション部３８は、ステップＳ２５の前段階において、ビット毎の補正データからオフセット誤差を除き、全ての補正対象ビットの値の組み合わせ毎に、オフセット誤差が除かれたビット毎の補正データを累積加算して、補正データを生成する。そして、ステップＳ２５において、キャリブレーション部３８は、補正対象ビットの値の組み合わせ毎の補正データを、補正データ出力部３２に設定する。

図１１は、図１０のステップＳ２０においてコンパレータ２２のオフセット誤差を測定する場合の制御例を示す。コンパレータ２２のオフセット誤差を測定する場合、キャリブレーション部３８は、複数の並列コンデンサ５４の他端をコモン電位に接続させるように、メインＤＡ変換器３０を設定する。このように設定された結果、メインＤＡ変換器３０は、出力端子２６にコモン電位を印加することができる。

コンパレータ２２は、理想的には、出力端子２６の出力電圧とコモン電位とを比較した結果を出力する。しかしながら、コンパレータ２２は、オフセット電圧Ｖ_{ＯＦＦＳＥＴ}を含む場合には、出力端子２６の出力電圧と、オフセット電圧とを比較した結果を出力する。

キャリブレーション部３８は、メインＤＡ変換器３０を以上のように設定した状態において、補正ＤＡ変換器３４に対して補正データに代えてサーチデータを与える。そして、キャリブレーション部３８は、サーチデータを変化させて、逐次比較処理により、出力端子２６の出力電圧とオフセット電圧とが一致するサーチデータを検出する。

このようにして検出されたサーチデータは、コンパレータ２２のオフセット電圧を、補正ＤＡ変換器３４を用いてＡＤ変換した結果である。従って、キャリブレーション部３８は、このようにして検出されたサーチデータに応じて、コンパレータ２２のオフセットを調整する。キャリブレーション部３８は、以上のようにして、コンパレータ２２のオフセットの測定をすることができる。

なお、この場合において、キャリブレーション部３８は、補正ＤＡ変換器３４に与える基準電位として、正側基準電位Ｖ_ＲＥＦＰと、正側基準電位Ｖ_ＲＥＦＰに対してコモン電位を挟んで対称の負側基準電位Ｖ_ＲＥＦＮとを切り換えてよい。これにより、キャリブレーション部３８は、コモン電位に対して正側のオフセット電圧および負側のオフセット電圧を、測定することができる。

図１２は、図１０のステップＳ２３において、一の補正対象ビット（下位からｋ番目のビット）に対応するビット毎の補正データを測定する場合の制御例を示す。一の補正対象ビット（下位からｋ番目のビット）に対応するビット毎の補正データを測定する場合、キャリブレーション部３８は、次のように、メインＤＡ変換器３０を設定する。

すなわち、キャリブレーション部３８は、一の補正対象ビットより下位のビット（下位から１〜（ｋ−１）番目のビット）に対応する並列コンデンサ５４の他端を負側基準電位Ｖ_ＲＥＦＮに接続する。キャリブレーション部３８は、一の補正対象ビット（下位からｋ番目のビット）に対応する並列コンデンサ５４の他端を正側基準電位Ｖ_ＲＥＦＰに接続する。キャリブレーション部３８は、一の補正対象ビットより上位のビット（下位から（ｋ＋１）〜Ｎ番目のビット）に対応する並列コンデンサ５４の他端をコモン電位に接続する。

一の補正対象ビット（ｋ番目のビット）に割り付けられた容量（Ｃｋ）と、一の補正対象ビット（ｋ番目のビット）より下位のビットに割り付けられた容量の合成容量（Ｃｅｑ（１〜ｋ−１）とは、理想的には同一である。従って、このように設定された結果、メインＤＡ変換器３０は、理想的には、出力端子２６にコモン電位を印加する。

しかしながら、一の補正対象ビット（ｋ番目のビット）に割り付けられた容量（Ｃｋ）は、誤差容量（ΔＣｋ＿ｅｒｒ）を含む。従って、このように設定された結果、メインＤＡ変換器３０は、現実には、コモン電位から誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電位分ずれた電圧を出力端子２６に印加する。

メインＤＡ変換器３０を以上のように設定した状態において、キャリブレーション部３８は、補正ＤＡ変換器３４に対して補正データに代えてサーチデータを与える。そして、キャリブレーション部３８は、サーチデータを変化させて、逐次比較処理により、出力端子２６の出力電圧とコモン電位とが一致するサーチデータを検出する。

このようにして検出されたサーチデータは、一の補正対象ビットの誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電圧を、ＡＤ変換した結果である。従って、キャリブレーション部３８は、このように検出したサーチデータに基づき、一の補正対象ビットに対応するビット毎の補正データを決定する。キャリブレーション部３８は、一例として、一の補正対象ビットの誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電圧を相殺する補正電圧を、補正ＤＡ変換器３４から出力させるようなデータを、一の補正対象ビットに対応するビット毎の補正データとしてよい。

なお、この場合において、キャリブレーション部３８は、補正ＤＡ変換器３４に与える基準電位として、正側基準電位Ｖ_ＲＥＦＰと負側基準電位Ｖ_ＲＥＦＮとを切り換えてよい。これにより、キャリブレーション部３８は、ｋ番目のビットに割り付けられた容量Ｃｋが理想値より大きい場合および理想値より小さい場合のいずれの場合も、出力端子２６の出力電圧を測定することができる。

図１３は、図１２において示した制御が可能なメインＤＡ変換器３０および補正ＤＡ変換器３４の構成の一例を、加算部３６とともに示す。なお、図１３において示されるメインＤＡ変換器３０および補正ＤＡ変換器３４は、図４において示したメインＤＡ変換器３０と略同一の構成を採るので、以下、相違点を除いて説明を省略する。

本例において、メインＤＡ変換器３０は、複数の第２スイッチ５８を更に備える。複数の第２スイッチ５８は、入力データの複数のビットに対応して設けられる。メインＤＡ変換器３０は、一例として、下位から１ビット目に対応する第１の第２スイッチ５８−１と、下位から２ビット目に対応する第２の第２スイッチ５８−２と、…、最上位ビットに対応する第Ｎの第２スイッチ５８−Ｎとを備えてよい。複数の第２スイッチ５８のそれぞれは、ホールド時において、対応する並列コンデンサ５４の他端に接続する基準電位を、入力データの正負符号を表すビットの値に応じて、正側基準電位Ｖ_ＲＥＦＰまたは負側基準電位Ｖ_ＲＥＦＮに切り換える。

また、サンプルスイッチ５０、複数の第１スイッチ５６および複数の第２スイッチ５８のそれぞれは、キャリブレーション時において、キャリブレーション部３８により切り換え制御がされる。より具体的には、キャリブレーション部３８は、出力端６２とコモン電位との間を開放させるように、サンプルスイッチ５０を切り換える。

更に、キャリブレーション部３８は、キャリブレーション対象のビットより下位のビット（下位から１〜（ｋ−１）番目のビット）に対応する並列コンデンサ５４の他端に負側基準電位Ｖ_ＲＥＦＮを与えるように、対応する第１スイッチ５６および第２スイッチ５８を切り換える。また、キャリブレーション部３８は、キャリブレーション対象のビット（下位からｋ番目のビット）に対応する並列コンデンサ５４の他端に、正側基準電位Ｖ_ＲＥＦＰを与えるように、対応する第１スイッチ５６および第２スイッチ５８を切り換える。そして、キャリブレーション部３８は、キャリブレーション対象のビットより上位のビット（下位から（ｋ＋１）〜Ｎ番目のビット）に対応する並列コンデンサ５４の他端に、コモン電位を与えるように、対応する第１スイッチ５６および第２スイッチ５８を切り換える。

また、本例において、補正ＤＡ変換器３４は、第３スイッチ６６を更に備える。複数の第１スイッチ５６のそれぞれは、ホールド時において、対応する並列コンデンサ５４の他端に接続する基準電位を、入力データの正負符号を表すビットの値に応じて、正側基準電位Ｖ_ＲＥＦＰまたは負側基準電位Ｖ_ＲＥＦＮに切り換える。これにより、補正ＤＡ変換器３４は、コモン電位に対して正側の補正電圧および負側の補正電圧を出力することができる。なお、複数のビットのうち一部が補正対象ビットとして設定されている場合、メインＤＡ変換器３０は、少なくとも補正対象ビットに対応して複数の第２スイッチ５８を備え、補正対象ビット以外のビットについては第２スイッチ５８を備えない構成であってもよい。

図１４は、本実施形態の変形例に係る差動のＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示したＡＤ変換装置１０と略同一の構成および機能を採るので、図１に示した部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換装置１０は、差動のアナログの入力電圧（Ｖ_ＩＮＰ、Ｖ_ＩＮＮ）に応じたデジタルの出力データＤ_ＯＵＴを出力する。本変形例に係るＡＤ変換装置１０は、正側ＤＡ変換装置２０−Ｐと、負側ＤＡ変換装置２０−Ｎと、コンパレータ２２と、制御部２４とを備える。

正側ＤＡ変換装置２０−Ｐは、正側比較データＤ_ＲＰを受け、正側比較データＤ_ＲＰに応じた正側比較電圧Ｖ_ＲＰを出力する。さらに、正側ＤＡ変換装置２０−Ｐは、サンプル時において正側入力電圧Ｖ_ＩＮＰをサンプルして、ホールド時においてサンプルした正側入力電圧Ｖ_ＩＮＰをホールドする。そして、正側ＤＡ変換装置２０−Ｐは、ホールド時において、正側比較データＤ_ＲＰが与えられることにより、正側入力電圧Ｖ_ＩＮＰから正側比較電圧Ｖ_ＲＰを減じた電圧を出力する。

負側ＤＡ変換装置２０−Ｎは、負側比較データＤ_ＲＮを受け、負側比較データＤ_ＲＮに応じた負側比較電圧Ｖ_ＲＮを出力する。さらに、負側ＤＡ変換装置２０−Ｎは、サンプル時において負側入力電圧Ｖ_ＩＮＮをサンプルして、ホールド時においてサンプルした負側入力電圧Ｖ_ＩＮＮをホールドする。そして、負側ＤＡ変換装置２０−Ｎは、ホールド時において、負側比較データＤ_ＲＮが与えられることにより、負側入力電圧Ｖ_ＩＮＮから負側比較電圧Ｖ_ＲＮを減じた電圧を出力する。

正側ＤＡ変換装置２０−Ｐおよび負側ＤＡ変換装置２０−Ｎのそれぞれは、図１に示すＤＡ変換装置２０と同一の構成であってよい。すなわち、正側ＤＡ変換装置２０−Ｐおよび負側ＤＡ変換装置２０−Ｎのそれぞれは、メインＤＡ変換器３０と、補正データ出力部３２と、補正ＤＡ変換器３４と、加算部３６と、キャリブレーション部３８とを有してよい。

コンパレータ２２は、正側入力電圧Ｖ_ＩＮＰと負側入力電圧Ｖ_ＩＮＮとの差電圧と、正側比較電圧Ｖ_ＲＰと負側比較電圧Ｖ_ＲＮとの差電圧とを比較した比較結果を出力する。本例において、コンパレータ２２は、正側ＤＡ変換装置２０−Ｐの出力端子２６から出力された出力電圧と、負側ＤＡ変換装置２０−Ｎの出力端子２６から出力された出力電圧とを比較した結果を、出力する。

制御部２４は、正側ＤＡ変換装置２０−Ｐに対して正側比較データＤ_ＲＰを与える。また、制御部２４は、負側ＤＡ変換装置２０−Ｎに対して、正側比較データＤ_ＲＰと正負符号が反転した負側比較データＤ_ＲＮ与える。そして、制御部２４は、逐次比較処理により、正側入力電圧Ｖ_ＩＮＰと負側入力電圧Ｖ_ＩＮＮとの差電圧と、正側比較電圧Ｖ_ＲＰと負側比較電圧Ｖ_ＲＮとの差電圧とが一致するような、正側比較データＤ_ＲＰおよび負側比較データＤ_ＲＮを検出する。

そして、制御部２４は、検出した正側比較データＤ_ＲＰまたは負側比較データＤ_ＲＮを、出力データＤ_ＯＵＴとして出力する。このようにして、変形例に係るＡＤ変換装置１０は、正側入力電圧Ｖ_ＩＮＰと負側入力電圧Ｖ_ＩＮＮとの差電圧を出力データＤ_ＯＵＴに変換することができる。

以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。 図２は、ＡＤ変換装置１０によるＡＤ変換処理フローを示す。 図３は、電荷再配分型のメインＤＡ変換器３０の構成の第１例を示す。 図４は、電荷再配分型のメインＤＡ変換器３０の構成の第２例を示す。 図５は、電荷再配分型のメインＤＡ変換器３０の分解能と総コンデンサ数の関係を示す。 図６は、補正データ出力部３２の構成の一例を、メインＤＡ変換器３０、補正ＤＡ変換器３４および加算部３６と共に示す。 図７は、メモリ７２が記憶するビット毎の補正データの一例を示す。 図８は、補正データ生成部７４による累加算処理の一例を示す。 図９は、メモリ７２が記憶する補正データの一例を示す。 図１０は、キャリブレーション部３８の処理フローを示す。 図１１は、図１０のステップＳ２０においてコンパレータ２２のオフセット誤差を測定する場合の制御例を示す。 図１２は、図１０のステップＳ２３において、一の補正対象ビット（下位からｋ番目のビット）に対応するビット毎の補正データを測定する場合の制御例を示す。 図１３は、図１２において示した制御が可能なメインＤＡ変換器３０および補正ＤＡ変換器３４の構成の一例を、加算部３６とともに示す。 図１４は、本実施形態の変形例に係る差動のＡＤ変換装置１０の構成を示す。

符号の説明

１０ ＡＤ変換装置
２０ ＤＡ変換装置
２２ コンパレータ
２４ 制御部
２６ 出力端子
３０ メインＤＡ変換器
３２ 補正データ出力部
３４ 補正ＤＡ変換器
３６ 加算部
３８ キャリブレーション部
４０ 分圧コンデンサ
５０ サンプルスイッチ
５２ ダミーコンデンサ
５３ ダミー用スイッチ
５４ 並列コンデンサ
５６ 第１スイッチ
５８ 第２スイッチ
６０ 直列コンデンサ
６２ 出力端
６４ 出力配線
６６ 第３スイッチ
７２ メモリ
７４ 補正データ生成部

Claims (15)

1. デジタルの入力データに応じたアナログの出力電圧を出力するＤＡ変換装置であって、
   前記入力データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与える容量アレイ型のメインＤＡ変換器と、
   前記入力データに応じた補正データを出力する補正データ出力部と、
   前記補正データに応じた補正電圧を出力する容量アレイ型の補正ＤＡ変換器と、
   前記補正ＤＡ変換器の出力端と前記メインＤＡ変換器の出力端との間に直列に接続された分圧コンデンサと、
   を備えるＤＡ変換装置。
2. 前記メインＤＡ変換器は、
   一端がコモン電位に接続されたダミーコンデンサと、
   前記入力データの複数のビットに対応して設けられ、前記ダミーコンデンサの前記コモン電位が接続されていない他端と当該メインＤＡ変換器の出力端との間を接続する出力配線に、一端が接続された複数の並列コンデンサと、
   前記入力データの複数のビットに対応して設けられ、対応する前記並列コンデンサの前記他端を、対応するビットの値に応じて基準電位または前記コモン電位に接続する複数の第１スイッチと、
   前記出力配線上に直列に挿入して配置された１以上の直列コンデンサと、
   を有する請求項１に記載のＤＡ変換装置。
3. 前記複数の並列コンデンサは、当該メインＤＡ変換器の出力端側の前記出力配線に、より上位のビットに対応する前記並列コンデンサが接続され、
   一の前記並列コンデンサの容量は、当該一の前記並列コンデンサより下位のビット側の前記出力配線に接続された、前記並列コンデンサ、前記直列コンデンサおよび前記ダミーコンデンサの合成容量と同一とされ、
   隣接する２つの前記直列コンデンサの間の前記出力配線、前記ダミーコンデンサと前記直列コンデンサとの間の前記出力配線および当該メインＤＡ変換器の出力端と前記直列コンデンサとの間の前記出力配線には、２個または３個の前記並列コンデンサが接続される
   請求項２に記載のＤＡ変換装置。
4. 隣接する２つの前記直列コンデンサの間の前記出力配線、前記ダミーコンデンサと前記直列コンデンサとの間の前記出力配線および当該メインＤＡ変換器の出力端と前記直列コンデンサとの間の前記出力配線には、基準容量の第１の並列コンデンサと、基準容量の２倍の第２の並列コンデンサと、基準容量の４倍の第３の並列コンデンサとが接続される
   請求項３に記載のＤＡ変換装置。
5. 前記補正ＤＡ変換器および前記分圧コンデンサの合成容量は、前記補正ＤＡ変換器の合成容量の２のべき乗倍である
   請求項１から４の何れかに記載のＤＡ変換装置。
6. キャリブレーション時において、前記メインＤＡ変換器が出力する前記メイン電圧を、前記補正ＤＡ変換器を用いてＡＤ変換した結果に基づき、前記補正データを決定するキャリブレーション部を更に備える
   請求項１から５の何れかに記載のＤＡ変換装置。
7. デジタルの入力データに応じたアナログの出力電圧を出力するＤＡ変換装置であって、
   前記入力データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与えるメインＤＡ変換器と、
   前記入力データに応じた補正データを出力する補正データ出力部と、
   前記補正データに応じた補正電圧を出力する補正ＤＡ変換器と、
   前記補正電圧を前記メイン電圧に加算する加算部と、
   キャリブレーション時において、前記メインＤＡ変換器が出力する前記メイン電圧を、前記補正ＤＡ変換器を用いてＡＤ変換した結果に基づき、前記補正データを決定するキャリブレーション部と、
   を備えるＤＡ変換装置。
8. 前記キャリブレーション部は、
   所定電圧を出力させるように前記メインＤＡ変換器を設定し、
   当該ＤＡ変換装置の出力端子の前記出力電圧と前記所定電圧とを比較した比較結果に基づいて、前記出力電圧を前記所定電圧に一致させる値に前記補正データを調整する
   請求項７に記載のＤＡ変換装置。
9. 前記キャリブレーション部は、前記補正ＤＡ変換器に対して前記補正データに代えてサーチデータを与え、前記補正ＤＡ変換器に与える前記サーチデータを変化させて、前記出力電圧と前記所定電圧とが一致する前記サーチデータを検出し、検出した前記サーチデータを、前記出力電圧を前記所定電圧に一致させる値の前記補正データとして決定する
   請求項８に記載のＤＡ変換装置。
10. 当該ＤＡ変換装置は、ビット毎の補正データが設定される１以上の補正対象ビットが定められ、
    前記補正データ出力部は、前記入力データの前記１以上の補正対象ビットのうち値が１の前記補正対象ビットに対応する前記ビット毎の補正データを累加算した前記補正データを出力する
    請求項９に記載のＤＡ変換装置。
11. 当該ＤＡ変換装置は、前記入力データの上位側のビットが、前記補正対象ビットとして定められる
    請求項１０に記載のＤＡ変換装置。
12. 前記メインＤＡ変換器は、
    一端がコモン電位に接続されたダミーコンデンサと、
    前記入力データの複数のビットに対応して設けられ、前記ダミーコンデンサの前記コモン電位に接続されていない他端と当該メインＤＡ変換器の出力端との間を接続する出力配線に、一端が接続された複数の並列コンデンサと、
    前記入力データの複数のビットに対応して設けられ、対応する前記並列コンデンサの前記他端を、対応するビットの値に応じて基準電位または前記コモン電位に接続する複数の第１スイッチと、
    前記入力データの複数のビットのうち少なくとも前記補正対象ビットに対応して設けられ、対応する前記並列コンデンサの前記他端に接続する前記基準電位を、正側基準電位または前記正側基準電位に対して前記コモン電位を挟んで対称の負側基準電位に切り換える複数の第２スイッチと、
    を有する請求項１０から１１の何れかに記載のＤＡ変換装置。
13. 前記キャリブレーション部は、一の前記補正対象ビットの前記ビット毎の補正データを測定する場合、
    前記一の補正対象ビットより下位のビットに対応する前記並列コンデンサの前記他端を前記負側基準電位に接続し、
    前記一の補正対象ビットに対応する前記並列コンデンサの前記他端を前記正側基準電位に接続し、
    前記一の補正対象ビットより上位のビットに対応する前記並列コンデンサの前記他端を前記コモン電位に接続し、
    前記出力電圧と前記コモン電位とを比較した比較結果に基づき、前記ビット毎の補正データを決定する
    請求項１２に記載のＤＡ変換装置。
14. アナログの入力電圧に応じたデジタルの出力データを出力するＡＤ変換装置であって、
    デジタルの比較データに応じた比較電圧を出力するＤＡ変換装置と、
    前記入力電圧と前記比較電圧とを比較した比較結果を出力するコンパレータと、
    前記ＤＡ変換装置に与える前記比較データを変化させて、前記入力電圧と前記比較電圧とが一致する前記比較データを検出し、検出した前記比較データを前記出力データとして出力する制御部と、
    を備え、
    前記ＤＡ変換装置は、
    前記比較データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与える容量アレイ型のメインＤＡ変換器と、
    前記比較データに応じた補正データを出力する補正データ出力部と、
    前記補正データに応じた補正電圧を出力する容量アレイ型の補正ＤＡ変換器と、
    前記補正ＤＡ変換器の出力端と前記メインＤＡ変換器の出力端との間に直列に接続された分圧コンデンサと、
    を有するＡＤ変換装置。
15. アナログの入力電圧に応じたデジタルの出力データを出力するＡＤ変換装置であって、
    デジタルの比較データに応じた比較電圧を出力するＤＡ変換装置と、
    前記入力電圧と前記比較電圧とを比較した比較結果を出力するコンパレータと、
    前記ＤＡ変換装置に与える前記比較データを変化させて、前記入力電圧と前記比較電圧とが一致する前記比較データを検出し、検出した前記比較データを前記出力データとして出力する制御部と、
    を備え、
    前記ＤＡ変換装置は、
    前記比較データに応じたメイン電圧を当該ＤＡ変換装置の出力端子に与えるメインＤＡ変換器と、
    前記比較データに応じた補正データを出力する補正データ出力部と、
    前記補正データに応じた補正電圧を出力する補正ＤＡ変換器と、
    前記補正電圧を前記メイン電圧に加算する加算部と、
    キャリブレーション時において、前記メインＤＡ変換器が出力する前記メイン電圧を、前記補正ＤＡ変換器を用いてＡＤ変換した結果に基づき、前記補正データを決定するキャリブレーション部と、
    を有するＡＤ変換装置。

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