JPS59107628A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPS59107628A JPS59107628A JP21682082A JP21682082A JPS59107628A JP S59107628 A JPS59107628 A JP S59107628A JP 21682082 A JP21682082 A JP 21682082A JP 21682082 A JP21682082 A JP 21682082A JP S59107628 A JPS59107628 A JP S59107628A
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- capacitor
- circuit
- charge
- voltage
- array
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＤ／Ａ変換器に係シ、特に集積回路化に好適で
直線性を自己較正する機能のある高精度Ｄ／Ａ変換器に
関する。
直線性を自己較正する機能のある高精度Ｄ／Ａ変換器に
関する。
Ｄ／Ａ変換器を高ｍＷ化する方法として、トリミングに
よ、！ｌｌｌ素子精度を高めるものと、トリミングなし
で回路的な補正を行ない変換精度を高めるものがある。
よ、！ｌｌｌ素子精度を高めるものと、トリミングなし
で回路的な補正を行ない変換精度を高めるものがある。
後者の較正形Ｄ／Ａ変換器には外部の理想特性を基準に
用い、これに合致するように変換回路を較正するものと
、外部の理想特性の基準を用いずに、変換器自身が変換
特性を較正する所謂自己較正形Ｄ／Ａ変換器がある。従
来の自己較正形Ｄ／Ａ変換器は、例えば１９８１年ｌ５
ＳＣＣで発表された” Ａ ｎ ＴＪｎ ｔ ｒ ｉｍ
ｍｅｄ ＤＡＣｗｉｔｈ １４ ｂ Ｒｅ５ｏｌｕｔ
ｉｏｎ”（ＷＡＭ２．１ ） ノ、１：うに、外部の高
精度キャパシタを用いて高精度のランプ電圧を発生させ
、これを理想特性基準として自己較正を行なうなど、高
精度の外部素子の助けを借りだシ、内部回路に理想特性
基準を発生する特殊な回路手段が必要であった。このた
め全変換回路がモノリシック集積回路化できなかったシ
、回路設計に厳しい仕様が要求されるなどの欠点があっ
た。
用い、これに合致するように変換回路を較正するものと
、外部の理想特性の基準を用いずに、変換器自身が変換
特性を較正する所謂自己較正形Ｄ／Ａ変換器がある。従
来の自己較正形Ｄ／Ａ変換器は、例えば１９８１年ｌ５
ＳＣＣで発表された” Ａ ｎ ＴＪｎ ｔ ｒ ｉｍ
ｍｅｄ ＤＡＣｗｉｔｈ １４ ｂ Ｒｅ５ｏｌｕｔ
ｉｏｎ”（ＷＡＭ２．１ ） ノ、１：うに、外部の高
精度キャパシタを用いて高精度のランプ電圧を発生させ
、これを理想特性基準として自己較正を行なうなど、高
精度の外部素子の助けを借りだシ、内部回路に理想特性
基準を発生する特殊な回路手段が必要であった。このた
め全変換回路がモノリシック集積回路化できなかったシ
、回路設計に厳しい仕様が要求されるなどの欠点があっ
た。
本発明の目的は外部素子を必要とせず、内部に特殊な理
想変換特性を発生する基準回路も不要とした、簡単な構
成で集積回路化に好適な自己較正形Ｄ／Ａ変換器を提供
することにある。
想変換特性を発生する基準回路も不要とした、簡単な構
成で集積回路化に好適な自己較正形Ｄ／Ａ変換器を提供
することにある。
上記の目的を達成するため、本発明では２ａ加重のキャ
パシタ・アレイを用いたＤ／Ａ変美器において、まず２
１１加重の各キャパシタの比精度をキャパシタ・アレイ
自身を用いて比較することによシ、あらかじめ求めてお
く。これによシ各キャパシタの理想値との差、す々わち
補正量が得られる。つぎにこれら補正量を実際の変換時
の回路動作に反映させ、Ｄ／Ａ変換特性の較正を行なう
つこの場合理想変換特性はＤ／Ａ変換に用いるキャパシ
タ・アレイ自身の全容量ＣＴをフルスケールの基準とす
るため、外部の回路素子をとくに必要としない自己較正
形のＤ／Ａ変換器が実現される。
パシタ・アレイを用いたＤ／Ａ変美器において、まず２
１１加重の各キャパシタの比精度をキャパシタ・アレイ
自身を用いて比較することによシ、あらかじめ求めてお
く。これによシ各キャパシタの理想値との差、す々わち
補正量が得られる。つぎにこれら補正量を実際の変換時
の回路動作に反映させ、Ｄ／Ａ変換特性の較正を行なう
つこの場合理想変換特性はＤ／Ａ変換に用いるキャパシ
タ・アレイ自身の全容量ＣＴをフルスケールの基準とす
るため、外部の回路素子をとくに必要としない自己較正
形のＤ／Ａ変換器が実現される。
以下、本発明を実施例を用いて詳細に説明する。
第１図は本発明の自己較正形Ｄ／Ａ変換器の主要な回路
構成を示した図である。２′Ｉ加重のキャパシタ・アレ
イ１０と演算増幅器１１とレジスタを内部に含む制御回
路１９と補正データ演算記憶回路２０と補正電圧供給回
路２３と入力レジスタ１７とで構成され、キャパシタ・
アレイ１０の上端には較正用キャパシタＣ２、演算増幅
器１１の人、出力間にはキャパシタＣｔが接続されてい
る。
構成を示した図である。２′Ｉ加重のキャパシタ・アレ
イ１０と演算増幅器１１とレジスタを内部に含む制御回
路１９と補正データ演算記憶回路２０と補正電圧供給回
路２３と入力レジスタ１７とで構成され、キャパシタ・
アレイ１０の上端には較正用キャパシタＣ２、演算増幅
器１１の人、出力間にはキャパシタＣｔが接続されてい
る。
また補正電圧供給回路２３は抵抗ストリング２１と、こ
の各分圧電圧の一つを選択して出力するだめのスイッチ
回路網２２とで構成され、出力電圧λＶｍはＣ２の下端
に供給されるようになっている。２°加重のキャパシタ
・アレイ１０へは入力レンスタ１７に格納されたデ１′
ジタル人力１直ＤＩに対応した亀荷勿充電することがで
き、この充電電荷を演算増幅器１１の帰還路に置かれた
キャパシタＣｔに転送すると、出力端１３にはアナログ
直圧Ｖ０゜ｔが出力される。
の各分圧電圧の一つを選択して出力するだめのスイッチ
回路網２２とで構成され、出力電圧λＶｍはＣ２の下端
に供給されるようになっている。２°加重のキャパシタ
・アレイ１０へは入力レンスタ１７に格納されたデ１′
ジタル人力１直ＤＩに対応した亀荷勿充電することがで
き、この充電電荷を演算増幅器１１の帰還路に置かれた
キャパシタＣｔに転送すると、出力端１３にはアナログ
直圧Ｖ０゜ｔが出力される。
このとき、わらかしめキャパシタＣＰに充電しておいた
面正区荷を同時にＣｔに転送することによって、出力端
１３のアナログ電圧Ｖｏ＋＋４を補正し、Ｄ／Ａ変換の
直線性を改督する。
面正区荷を同時にＣｔに転送することによって、出力端
１３のアナログ電圧Ｖｏ＋＋４を補正し、Ｄ／Ａ変換の
直線性を改督する。
いまキャバ／り・ア／イの全容址ＣＴをＣＴ＝ＣＭ−ｔ
＋ＣＭ−ｚ＋−−＋Ｃｔ＋Ｃｏ ＋Ｃｏ’・・・・・・
・・・（０） とする。ここで各キャパシタは２″の厘み付けがなされ
ており、 の関係が成立っている。ここでＣＩｏはキャパシタ・ア
レイの全ＷｍＣｒｔフルスケールの基準としたときの各
キャパ／りの理想容量である。キャパシタ・アレイの各
キャパシタＣＩはＣＯＯを単位とした理想容量Ｃ＋ｏ
（＝２ ’Ｃｏｏ）にできるだけ近いことが望′−！れ
るが、実際の果撰回路では精度のよいキャパシタを歩留
りよく製造することはｄ易でない。
＋ＣＭ−ｚ＋−−＋Ｃｔ＋Ｃｏ ＋Ｃｏ’・・・・・・
・・・（０） とする。ここで各キャパシタは２″の厘み付けがなされ
ており、 の関係が成立っている。ここでＣＩｏはキャパシタ・ア
レイの全ＷｍＣｒｔフルスケールの基準としたときの各
キャパ／りの理想容量である。キャパシタ・アレイの各
キャパシタＣＩはＣＯＯを単位とした理想容量Ｃ＋ｏ
（＝２ ’Ｃｏｏ）にできるだけ近いことが望′−！れ
るが、実際の果撰回路では精度のよいキャパシタを歩留
りよく製造することはｄ易でない。
キャパ／り・アレイ１０の各キャパシタＣＩに誤差、す
なわち Ｃ＋＝Ｃ＋ｏ＋ΔＣＩ ・・・・・・・・・（
２）（１＝：Ｑ、 ■、 ２１・・・・・・Ｍ−１）で
定義されるΔＣＩが含壕れているとき、従来の１）／Ａ
変侠器では、次式で衣わされる変換誤差が生じた。
なわち Ｃ＋＝Ｃ＋ｏ＋ΔＣＩ ・・・・・・・・・（
２）（１＝：Ｑ、 ■、 ２１・・・・・・Ｍ−１）で
定義されるΔＣＩが含壕れているとき、従来の１）／Ａ
変侠器では、次式で衣わされる変換誤差が生じた。
十ｄｏｏΔＣｏ）ＶＲ・・・・・・・・・（４）ここで
ｄｌは入力ディジタル１直ＤＩの各ビットであり、 Ｄｒ＝２Ｍ−’ｄｕ−＋ ＋２Ｍ−”ｄＭ−ｚ＋・・・
・・・＋２°ｄ０・・・・・・・・・（５） が成立つ。（４）式の第２項（下線部）がキャパシタ・
アレイｌＯの誤差によるＤ／ｋＫ換誤差である。
ｄｌは入力ディジタル１直ＤＩの各ビットであり、 Ｄｒ＝２Ｍ−’ｄｕ−＋ ＋２Ｍ−”ｄＭ−ｚ＋・・・
・・・＋２°ｄ０・・・・・・・・・（５） が成立つ。（４）式の第２項（下線部）がキャパシタ・
アレイｌＯの誤差によるＤ／ｋＫ換誤差である。
本発明のＤ／Ａ変換器では、まずキャパシタ・アレイ１
０の各誤差をあらかじめ求め、次に補正用キャパシタＣ
２を介して、（４）式の下線部で衣わされる誤差電荷Δ
ＱＴ ΔＱ夏＝ｄＭ４ΔＣＭ−１＋ｄ Ｍ−２ΔＣＭ−２＋・
・・・・・十ｄ。ΔＣ０・・・・・・・・・（６） 全打消して、理想的なＬ）／Ａ変換特性を得る。
０の各誤差をあらかじめ求め、次に補正用キャパシタＣ
２を介して、（４）式の下線部で衣わされる誤差電荷Δ
ＱＴ ΔＱ夏＝ｄＭ４ΔＣＭ−１＋ｄ Ｍ−２ΔＣＭ−２＋・
・・・・・十ｄ。ΔＣ０・・・・・・・・・（６） 全打消して、理想的なＬ）／Ａ変換特性を得る。
（９）
第１図のＤ／Ａ変換器は次の手順でまずキャパシタ・ア
レイの誤差ΔＣＩを求める。
レイの誤差ΔＣＩを求める。
いまＣ１に対し、これと相補的な容量ＣＩをつぎのよう
に定義しておく。
に定義しておく。
Ｃ＋＝（Ｃｌ十〇、−２＋・・・・・・十〇。） ＋
Ｃｏ’ ・・・・・・（力Ｃ０＝Ｃ０’ （ｉ＝
Ｑ、 １１２．−・−・・−Ｍ−１）・・・・・・・
・・（８） したがって、ＣＩとＣＩは理想的には等しい容量値會も
ち、また ０丁−〇 Ｍ−１＋Ｃｙ−ｔ ・・・
・・・・・・（９）である。
Ｃｏ’ ・・・・・・（力Ｃ０＝Ｃ０’ （ｉ＝
Ｑ、 １１２．−・−・・−Ｍ−１）・・・・・・・
・・（８） したがって、ＣＩとＣＩは理想的には等しい容量値會も
ち、また ０丁−〇 Ｍ−１＋Ｃｙ−ｔ ・・・
・・・・・・（９）である。
制ｆｌＩ４１Ｉ！２１略１９によシスイッチ１２をオン
し、Ｃｒを短絡すると演算増幅器１１０入出力はＯＶに
設定される。この状態で０１の下端をＶＲに、ＣＩの谷
下端はすべてＯＶＫ接続する。またスイッチ２４を用い
て制釧１回路１９からの出力を補正ｄ圧供給回路２３へ
入力し、ＣＰの下端に初期型圧、例えば抵抗分圧電圧の
中心値２ Ｖ ｎを供給する。つぎにスイッチ１２をオ
フし、ＣＩの下端をＯＶへ、Ｃの各下端をＶλへ接続す
る。このと（１０） き演算増幅器１１の出力電圧Ｖｗが正なら制御回り各１
９により補正電圧供給回路２３を駆動しＣｐＲ げ、ＶＷが負ならＣ２の下端電圧を１だけ下げて再び出
力Ｗを１冗する。この六古来同様にしてＣ２の下端電圧
ｋ ｓ Ｖ ｎだけ変化させる。以下同様にしてＣＰの
下端電圧を逐次変化させていく。
し、Ｃｒを短絡すると演算増幅器１１０入出力はＯＶに
設定される。この状態で０１の下端をＶＲに、ＣＩの谷
下端はすべてＯＶＫ接続する。またスイッチ２４を用い
て制釧１回路１９からの出力を補正ｄ圧供給回路２３へ
入力し、ＣＰの下端に初期型圧、例えば抵抗分圧電圧の
中心値２ Ｖ ｎを供給する。つぎにスイッチ１２をオ
フし、ＣＩの下端をＯＶへ、Ｃの各下端をＶλへ接続す
る。このと（１０） き演算増幅器１１の出力電圧Ｖｗが正なら制御回り各１
９により補正電圧供給回路２３を駆動しＣｐＲ げ、ＶＷが負ならＣ２の下端電圧を１だけ下げて再び出
力Ｗを１冗する。この六古来同様にしてＣ２の下端電圧
ｋ ｓ Ｖ ｎだけ変化させる。以下同様にしてＣＰの
下端電圧を逐次変化させていく。
この結果最終的にＣ２の下端電圧がＶｐ＋になったとき
閾葬ｊ胃１陥器１１の出力電圧Ｖｗは・・・・・・・・
・（１０） となる。これはＶよぼ最初の設定値のＯＶに近い値とな
る。なおＣＩおよびＧ以外のキャパシタＣ＋、＋ Ｉ
ＣＩ＋２ ＋・・・・・・ＣＭ−１の下端は一定電圧、
例えばＯＶに固定しておくっ と、 ＣＩＶｎ ＝ ＣＩＶＲ＋ Ｃ，ΔλＩＶＲ−−
・・・ （１１）（１−０ｍ Ｌ Ｌ・・・・・・Ｍ−
１）（１１） が成立つ。
閾葬ｊ胃１陥器１１の出力電圧Ｖｗは・・・・・・・・
・（１０） となる。これはＶよぼ最初の設定値のＯＶに近い値とな
る。なおＣＩおよびＧ以外のキャパシタＣ＋、＋ Ｉ
ＣＩ＋２ ＋・・・・・・ＣＭ−１の下端は一定電圧、
例えばＯＶに固定しておくっ と、 ＣＩＶｎ ＝ ＣＩＶＲ＋ Ｃ，ΔλＩＶＲ−−
・・・ （１１）（１−０ｍ Ｌ Ｌ・・・・・・Ｍ−
１）（１１） が成立つ。
Δλ！は補正電圧供給回路２３では抵抗ストリングの分
圧端子の変位分であり、ディジタル値で求めることがで
きる。このΔλＪは最終的に制御回路１９の内部レジス
タに得られるので、これを補正データ演算記憶回＠２０
に転送する。
圧端子の変位分であり、ディジタル値で求めることがで
きる。このΔλＪは最終的に制御回路１９の内部レジス
タに得られるので、これを補正データ演算記憶回＠２０
に転送する。
以上のようにしてすべてのＣ１についてΔλ爆を求め、
これらを補正データ演算記憶回路２０に転送し、ここで
各キャパシタＣＩの誤差ΔＣ１を次式によって演算する
。
これらを補正データ演算記憶回路２０に転送し、ここで
各キャパシタＣＩの誤差ΔＣ１を次式によって演算する
。
・・・・・・・・・ （１２ン
上呂ｄの演算はディジタル演算で行なうことができ、結
果はディジタル値で記憶することができる。
果はディジタル値で記憶することができる。
すなわち、Ｃ２は固有値であシ、その値は知る必要がな
いので、演算はΔλ１の２進演算を行なえばよい。しか
もΔλｉは図１の抵抗ス） ＩＪング２１の端子間の距
離に相当する量であるため、ディジタル値で表わすこと
が可能でるる。補正データの演算記憶回路１９では上記
の演算を行ない、キャパシタの誤差ΔＣ＋をディジタル
的に記憶する。この場合Ｃ２は知る必要がないので（１
２）式のＣ２の係数β１を記憶すれば十分である。
いので、演算はΔλ１の２進演算を行なえばよい。しか
もΔλｉは図１の抵抗ス） ＩＪング２１の端子間の距
離に相当する量であるため、ディジタル値で表わすこと
が可能でるる。補正データの演算記憶回路１９では上記
の演算を行ない、キャパシタの誤差ΔＣ＋をディジタル
的に記憶する。この場合Ｃ２は知る必要がないので（１
２）式のＣ２の係数β１を記憶すれば十分である。
第１図の１）／Ａ変侠器はあらかじめキャパシタ・アレ
イｌＯの誤差ΔＣＩを求めた後、次のル情変換動作に移
行する。
イｌＯの誤差ΔＣＩを求めた後、次のル情変換動作に移
行する。
ディジタル入力値Ｄｒがレジスター７にセットされると
、補正データ演算記憶回路２０では、次式のディジタル
演算により、補正データΔλが準備される。
、補正データ演算記憶回路２０では、次式のディジタル
演算により、補正データΔλが準備される。
・・・・・・・・・（１３）
すなわちＤ！の各ビットｄ、のうち１となるピットに対
応したΔＣＩの係数葡すべて加算してΔλが得られる。
応したΔＣＩの係数葡すべて加算してΔλが得られる。
つぎに制イ呻回路１９にニジスイッチ１２をオンし、キ
ャパ／り・アレイｌＯの下端のスイッチ群を次のように
設定する。レジスター７の各出力ｄ＋ （ｉ＝０．１
，２．・・・・・・Ｍ−１）にそれぞれ対応した各キャ
パシタＣ＋ （ｉ＝０．１，２．・・・・・・Ｍ−１
）の下端を、ｄｌが１ならＶＲへ、ｄｌが０なら０■へ
接続するっまたＣｏ’は一定電位、例えば０■に固定し
ておき、ＣＰの下端電圧は抵抗分圧電圧の中心、すなわ
ち２ Ｖ ｍに設定しておけばよい。このとき演算増幅
器１１はス・「ツチ１２で入出力を短絡されているため
、Ｏｖとなる。
ャパ／り・アレイｌＯの下端のスイッチ群を次のように
設定する。レジスター７の各出力ｄ＋ （ｉ＝０．１
，２．・・・・・・Ｍ−１）にそれぞれ対応した各キャ
パシタＣ＋ （ｉ＝０．１，２．・・・・・・Ｍ−１
）の下端を、ｄｌが１ならＶＲへ、ｄｌが０なら０■へ
接続するっまたＣｏ’は一定電位、例えば０■に固定し
ておき、ＣＰの下端電圧は抵抗分圧電圧の中心、すなわ
ち２ Ｖ ｍに設定しておけばよい。このとき演算増幅
器１１はス・「ツチ１２で入出力を短絡されているため
、Ｏｖとなる。
この時点でＣ１を含めてキャパシタ・アレイｌＯの−１
に端に蓄イ資されている電荷Ｑｒは、Ｑ、 ■−（ｄＭ
−＋ ＣＭ−１＋ ｄ Ｉ、ｌ−２ＣＭ−２＋・・・・
・・＋ｄｏＣｏ）ＶＲである。
に端に蓄イ資されている電荷Ｑｒは、Ｑ、 ■−（ｄＭ
−＋ ＣＭ−１＋ ｄ Ｉ、ｌ−２ＣＭ−２＋・・・・
・・＋ｄｏＣｏ）ＶＲである。
この菌、キャパシタ・アレイ１００ド端をすべてＯｖに
変化させ、同時にスイッチ２４全介して補正データ演算
記憶回路２０から出力されるデータΔλを補正゛厄圧供
給回路２３に入力してスインに変化させる。この結果キ
ャパシタＣｔの左側の電極、すなわち演算増幅器１１０
入力側に接続される′電極に転送さ９る重荷Ｑ！−は −Ｑｒ ｏ −（ｄＭ−＋ ＣＭ−１＋ｄＭ−２０ｖ−
２）”＋ ｄ ｏ Ｃｏ ） ＶＲＣｐΔλＶＲ ＝ （ｄｕ−ｔｃ■、＋ ＋ｄＭ−ｇｃＭ−ｚ＋・−”
＋ ｄ ｏ Ｃｏ ） Ｖｍ−（ｄＭ−１ΔＣＭ−１＋
ｄ Ｍ−２ΔＣＭ−２＋・・・・・・＋ｄｏＣｏ）Ｖ
ｉ＝（ｄｇ−１ｃｕ−ｓ、 ｏ＋ｄ Ｍ−２ＣＩＡ−２
，ｏ＋”・”・＋ｄｏ Ｃｏ ） ＶＲ・・・・・・・
・・（１５） （１５） となり、次式で表わされる出力電圧Ｖ６ ｕ ｔが出力
端に得られる。
変化させ、同時にスイッチ２４全介して補正データ演算
記憶回路２０から出力されるデータΔλを補正゛厄圧供
給回路２３に入力してスインに変化させる。この結果キ
ャパシタＣｔの左側の電極、すなわち演算増幅器１１０
入力側に接続される′電極に転送さ９る重荷Ｑ！−は −Ｑｒ ｏ −（ｄＭ−＋ ＣＭ−１＋ｄＭ−２０ｖ−
２）”＋ ｄ ｏ Ｃｏ ） ＶＲＣｐΔλＶＲ ＝ （ｄｕ−ｔｃ■、＋ ＋ｄＭ−ｇｃＭ−ｚ＋・−”
＋ ｄ ｏ Ｃｏ ） Ｖｍ−（ｄＭ−１ΔＣＭ−１＋
ｄ Ｍ−２ΔＣＭ−２＋・・・・・・＋ｄｏＣｏ）Ｖ
ｉ＝（ｄｇ−１ｃｕ−ｓ、 ｏ＋ｄ Ｍ−２ＣＩＡ−２
，ｏ＋”・”・＋ｄｏ Ｃｏ ） ＶＲ・・・・・・・
・・（１５） （１５） となり、次式で表わされる出力電圧Ｖ６ ｕ ｔが出力
端に得られる。
十ｄｏＣｏｏ ） ＶＲ
＋２°ｄｏ）Ｖｕ
・・・・・・・・・・（１６）
よって、キャパシタ・アレイ１０の誤差ΔＣＩによる１
）／Ａ変換誤差（（４）式の下線部）は打消され、理想
特性に近い、Ｄ／Ａ変挨が行なわれる。
）／Ａ変換誤差（（４）式の下線部）は打消され、理想
特性に近い、Ｄ／Ａ変挨が行なわれる。
第１図の回路は基準電圧ＶＲも一東積回路化することが
可能でロシ、自己較正に要する回路規模も大きくないの
で、全回路を１チツプ上にモノリシックＩＣ化すること
ができる。またキャパシタ・アレイ１０の全容量ＣＴを
フルスケールの基準としてＩ） 、／ Ａ変換の理想特
性を決めるので、内部に特殊な基準理想特性は設ける必
要がなく、ＩＣ化に適した自己較正形のＤ／Ａ変換器を
実現すると（１６） とができる。
可能でロシ、自己較正に要する回路規模も大きくないの
で、全回路を１チツプ上にモノリシックＩＣ化すること
ができる。またキャパシタ・アレイ１０の全容量ＣＴを
フルスケールの基準としてＩ） 、／ Ａ変換の理想特
性を決めるので、内部に特殊な基準理想特性は設ける必
要がなく、ＩＣ化に適した自己較正形のＤ／Ａ変換器を
実現すると（１６） とができる。
第２図は本発明の自己較正形Ｄ／Ａ変換器の他の回路構
成を示した図である。第１図で用いた補正用キャパシタ
Ｃ２の代９に、キャノくシタ・アレイ１０に宮まれる最
下位キヤ・くシタＣＯ′を用いて、キャバ／り・アレイ
１０の各キャバ７りＣＩを補正するかがこの回路の特徴
である。第１図のＤ／Ａ変換器と同様にまず各キャ・り
／りＣＩを次式で定義される四と比較する。
成を示した図である。第１図で用いた補正用キャパシタ
Ｃ２の代９に、キャノくシタ・アレイ１０に宮まれる最
下位キヤ・くシタＣＯ′を用いて、キャバ／り・アレイ
１０の各キャバ７りＣＩを補正するかがこの回路の特徴
である。第１図のＤ／Ａ変換器と同様にまず各キャ・り
／りＣＩを次式で定義される四と比較する。
己４Ｃ＋−１＋Ｃ＋−ｚ＋・・・・・・十Ｃｏ十Ｃｏ’
（ｉ二１，２．・・・・・・、Ｍ−１）Ｃｏ＝ Ｃｏ
・”−（１７）ＣＩに充電した電
荷を乙に再分配した後、乙に含１れるＣＯ２の再分配電
荷を下端の電圧λＶｍを変化させながら調整し、演算増
幅器１１で平衡点を求める。この平衡点は演算増幅器１
１の出力電圧Ｖ１１・がＯｖとなる点で求められ、（１
７） が成立つ。再分配の過程ではＣｏ’の下端を接地（０■
）電位からＶＲに変化させた後、演算増幅器１１の出力
Ｗに従ってＣＯ２の下端電位λＶＲを変化させ、平衡点
を求めていく。したがって（２１）式のΔλＩＶＲは平
衡点でのλＶＲのＶｎからの差分６圧となる。抵抗スト
リングによる分圧直圧はＶｍを中心として上下に電圧幅
をもたせることが必要になる。第２図の実施例ではこの
電圧幅が±ｖｌでアシ、最大上Ｃｏ’Ｖｎの電荷を補正
することができる。（１８）式により、一連の次式が得
られる。
（ｉ二１，２．・・・・・・、Ｍ−１）Ｃｏ＝ Ｃｏ
・”−（１７）ＣＩに充電した電
荷を乙に再分配した後、乙に含１れるＣＯ２の再分配電
荷を下端の電圧λＶｍを変化させながら調整し、演算増
幅器１１で平衡点を求める。この平衡点は演算増幅器１
１の出力電圧Ｖ１１・がＯｖとなる点で求められ、（１
７） が成立つ。再分配の過程ではＣｏ’の下端を接地（０■
）電位からＶＲに変化させた後、演算増幅器１１の出力
Ｗに従ってＣＯ２の下端電位λＶＲを変化させ、平衡点
を求めていく。したがって（２１）式のΔλＩＶＲは平
衡点でのλＶＲのＶｎからの差分６圧となる。抵抗スト
リングによる分圧直圧はＶｍを中心として上下に電圧幅
をもたせることが必要になる。第２図の実施例ではこの
電圧幅が±ｖｌでアシ、最大上Ｃｏ’Ｖｎの電荷を補正
することができる。（１８）式により、一連の次式が得
られる。
第２図のキャパシタ・アレイ１０の各キャパシタＣＩの
理想容量ＣＩｏは第１図の場合と同様に、キャパシタ・
アレイ１０の全８量Ｃｔをフルスケ（１Ｂ） −ルの基準としてそれぞれ定められ、（１）式で表わさ
れる。したがって各キャパシタの誤差分ΔＣＩ（−Ｃ，
＋ Ｃ＋ｏ）は第１図の場合と同様に求めることがで
き、 ・・・・・・・・・（２０） となる。これらは第１図の場合の（１２）式においてＣ
ＰをＣＯ２で置き換えたものに等しい。
理想容量ＣＩｏは第１図の場合と同様に、キャパシタ・
アレイ１０の全８量Ｃｔをフルスケ（１Ｂ） −ルの基準としてそれぞれ定められ、（１）式で表わさ
れる。したがって各キャパシタの誤差分ΔＣＩ（−Ｃ，
＋ Ｃ＋ｏ）は第１図の場合と同様に求めることがで
き、 ・・・・・・・・・（２０） となる。これらは第１図の場合の（１２）式においてＣ
ＰをＣＯ２で置き換えたものに等しい。
（１９）
（２０）式を用いて第２図のＤ／Ａ変換の補正を行なう
方法は前述の第１図の場合と同様であり、集積回路化に
適した自己較正形のＤ／Ａ変換器が実現できる。
方法は前述の第１図の場合と同様であり、集積回路化に
適した自己較正形のＤ／Ａ変換器が実現できる。
第３図はキャパシタ・アレイ１０の出力端に演算増幅器
１１をボルテージフロオアとして接続し、このボルテー
ジフォロアの出力電圧をコンパレータ１４で比較する構
成の自己較正形Ｄ／Ａ変換器の実砲列である。自己較正
の方法は第１図の場合と同じである。第１図では演算増
幅器の帰還路に設けられたキャパシタＣｔに入力電荷が
転送され、Ｄ／Ａ変換出力Ｖｏ ｕ ｔが得られた。し
たがって自己較正後の出力゛電圧Ｖｅ ｕ ｔは ・・・・・・・・・（２１） となる。これに対し本、Ｔ）／Ａ変換器の出力電圧は自
己較正後、 ・・・・・・・・・（２２） （２０） とな’） 、Ｖｏ ａ ｔの絶対値は第１図のＤ／Ａ変
換出力電圧よりも一般に小さくなる。
１１をボルテージフロオアとして接続し、このボルテー
ジフォロアの出力電圧をコンパレータ１４で比較する構
成の自己較正形Ｄ／Ａ変換器の実砲列である。自己較正
の方法は第１図の場合と同じである。第１図では演算増
幅器の帰還路に設けられたキャパシタＣｔに入力電荷が
転送され、Ｄ／Ａ変換出力Ｖｏ ｕ ｔが得られた。し
たがって自己較正後の出力゛電圧Ｖｅ ｕ ｔは ・・・・・・・・・（２１） となる。これに対し本、Ｔ）／Ａ変換器の出力電圧は自
己較正後、 ・・・・・・・・・（２２） （２０） とな’） 、Ｖｏ ａ ｔの絶対値は第１図のＤ／Ａ変
換出力電圧よりも一般に小さくなる。
また第１図のＤ／Ａ変換器においては、抵抗ストリング
の分圧直圧λＶＲの設定に用いる出力Ｗの電圧Ｖｗは（
１８）式で与えられるが、Ｖｗは最終的にＯＶに近づい
ていく。これに対し本Ｄ／Ａ変換器の出力Ｗはチョッパ
方式の高感度なコンパレータ１４の出力であシ、内部の
インバータ１５により十分な駆動能力あるいは十分な電
圧振幅の論理出力が得られる。（２２）式のＤ／Ａ変換
出力のフルスケールＶＭは となるので、ｖＲを調整することによｔ）Ｖｗを所期の
値に設定できる。また出力端子１３に線形増幅器を接続
し、ｖＭを任意の値に設定してもよい。
の分圧直圧λＶＲの設定に用いる出力Ｗの電圧Ｖｗは（
１８）式で与えられるが、Ｖｗは最終的にＯＶに近づい
ていく。これに対し本Ｄ／Ａ変換器の出力Ｗはチョッパ
方式の高感度なコンパレータ１４の出力であシ、内部の
インバータ１５により十分な駆動能力あるいは十分な電
圧振幅の論理出力が得られる。（２２）式のＤ／Ａ変換
出力のフルスケールＶＭは となるので、ｖＲを調整することによｔ）Ｖｗを所期の
値に設定できる。また出力端子１３に線形増幅器を接続
し、ｖＭを任意の値に設定してもよい。
（２２）式で与えられるＤ／Ａ変換出力電圧Ｖｏ ｓ
ｔは負電圧であるが、Ｄ／Ａ変換におけるキャパシタ・
アレイの下端のスイッチングを逆にすれば、正電圧を出
力することができる。例えば最初にス（２１） インチ１６をオンし、キャパシタ・アレイの下端を接地
しておく。つぎにスイッチ１６をオフしてからディジタ
ル入力Ｄ！の各ピッ） ｄＭ−＋ ＋ ”−２＋・・・
・・・ｄｏのうち１となるピットに対応したキャパシタ
ＣＩの下端はＶＲへ切換え、０となるビットに対応した
キャパシタＣ，の下端は接地したままとすると、スイッ
チングの前後でキャパシタ・アレイの上端のノードに存
在する電荷は不変であるから、次式が成立つ。
ｔは負電圧であるが、Ｄ／Ａ変換におけるキャパシタ・
アレイの下端のスイッチングを逆にすれば、正電圧を出
力することができる。例えば最初にス（２１） インチ１６をオンし、キャパシタ・アレイの下端を接地
しておく。つぎにスイッチ１６をオフしてからディジタ
ル入力Ｄ！の各ピッ） ｄＭ−＋ ＋ ”−２＋・・・
・・・ｄｏのうち１となるピットに対応したキャパシタ
ＣＩの下端はＶＲへ切換え、０となるビットに対応した
キャパシタＣ，の下端は接地したままとすると、スイッ
チングの前後でキャパシタ・アレイの上端のノードに存
在する電荷は不変であるから、次式が成立つ。
ＣＴ・０＋Ｃ９（０−λ−ＶＲ）＝Ｃｙ−ｔ （Ｖ、−
ｔ ｄＮＩ−ｓ ＶＲ）十〇Ｍ−２ｆｆ、−ｔ−ｄＭ
−ｚＶａ）十・−・１−Ｃｏ（Ｖ、−ｔ ｄｏＶｎ）
＋ＣＯ’（Ｖ、、ｔ −０）＋Ｃ，（Ｖ、、ｔ−λｂＶ
Ｒ）・・・・・・・・・（２４） よって 十ｄｏＣｏ十（λｂ−λ、）ＣＰ） ・・・・・・・・・（２５） ・・・・・・・・・（２６） となり正屯圧が出力される。
ｔ ｄＮＩ−ｓ ＶＲ）十〇Ｍ−２ｆｆ、−ｔ−ｄＭ
−ｚＶａ）十・−・１−Ｃｏ（Ｖ、−ｔ ｄｏＶｎ）
＋ＣＯ’（Ｖ、、ｔ −０）＋Ｃ，（Ｖ、、ｔ−λｂＶ
Ｒ）・・・・・・・・・（２４） よって 十ｄｏＣｏ十（λｂ−λ、）ＣＰ） ・・・・・・・・・（２５） ・・・・・・・・・（２６） となり正屯圧が出力される。
本発明のＤ／Ａ変換器は特殊なアナログ集積回路は必要
なく、これまでの集積回路技術で実現できるものである
。アナログ的な精度の要求されるキャパシタ・アレイは
本発明では自己較正により厳しい素子精度が必要なく、
抵抗ス） ＩＪングも厳しい精度が軍閥で細かな分圧電
圧が得られればよい。しだがって本発明によれば自己較
正形のＤ／Ａ変換器を同一チップに容易に集積回路化す
ることが可能である。
なく、これまでの集積回路技術で実現できるものである
。アナログ的な精度の要求されるキャパシタ・アレイは
本発明では自己較正により厳しい素子精度が必要なく、
抵抗ス） ＩＪングも厳しい精度が軍閥で細かな分圧電
圧が得られればよい。しだがって本発明によれば自己較
正形のＤ／Ａ変換器を同一チップに容易に集積回路化す
ることが可能である。
なお本発明のＤ／Ａ変換器は基準直圧ＶＲを入力電圧ｖ
Ｉｆｉとして供給することによシ、乗算形Ｄ／Ａ変換器
（ＭＤＡＣ）として用いることができる。
Ｉｆｉとして供給することによシ、乗算形Ｄ／Ａ変換器
（ＭＤＡＣ）として用いることができる。
補正のだめにあらかじめ求めたΔλ濡はＶ ＋ ｎの値
によらず利用でき、前述の自己較正方法をそのまま適用
して高精度化を図ることができる。
によらず利用でき、前述の自己較正方法をそのまま適用
して高精度化を図ることができる。
以上述べたように本発明によれば、簡嚇な回路構成で外
部素子を必要としない、自己較正形のＤ／Ａ変換器をモ
ノリシック集積回路化することが（２３） でき、トリミングな高精度な外部素子を必要としない高
精度なり／Ａ変１負器を得ることができろうまた自己較
正することにより、回路素子に要求される精度を軽減し
、集積回路化の設計余裕を高めたことは低コスト化に有
利となる。さらに本発明の自己較正はＤ／Ａ変換器の実
際の使用時に随時実行できるので、温度変化など周囲の
環境条件やその変化にも適応できるなど、本発明の自己
較正形Ｄ／Ａ変換器の効果は大である。
部素子を必要としない、自己較正形のＤ／Ａ変換器をモ
ノリシック集積回路化することが（２３） でき、トリミングな高精度な外部素子を必要としない高
精度なり／Ａ変１負器を得ることができろうまた自己較
正することにより、回路素子に要求される精度を軽減し
、集積回路化の設計余裕を高めたことは低コスト化に有
利となる。さらに本発明の自己較正はＤ／Ａ変換器の実
際の使用時に随時実行できるので、温度変化など周囲の
環境条件やその変化にも適応できるなど、本発明の自己
較正形Ｄ／Ａ変換器の効果は大である。
第１図、第２図、第３図は本発明の自己較正形Ｄ／Ａ変
換器の主要回路の構成例をそれぞれ示す図である。 １０・・・キャパシタ・アレイ、１１・・・演算増幅器
、１２・・・スイッチ、１３・・・アナログ出力端、Ｖ
、。ｔ１１４・・・キャパシタ・アレイの上端、１５・
・・インバータ、１６・・・スイッチ、１７・・・入力
レジスタ、１８・・・Ｄ／Ａ変換回路、１９・・・レジ
スタ付制御回路、２０・・・補正データ演算記憶回路、
２１・・・抵抗ストリング、２２・・・スイッチ回路網
、２３・・・補正（２４）
換器の主要回路の構成例をそれぞれ示す図である。 １０・・・キャパシタ・アレイ、１１・・・演算増幅器
、１２・・・スイッチ、１３・・・アナログ出力端、Ｖ
、。ｔ１１４・・・キャパシタ・アレイの上端、１５・
・・インバータ、１６・・・スイッチ、１７・・・入力
レジスタ、１８・・・Ｄ／Ａ変換回路、１９・・・レジ
スタ付制御回路、２０・・・補正データ演算記憶回路、
２１・・・抵抗ストリング、２２・・・スイッチ回路網
、２３・・・補正（２４）
Claims (1)
- 【特許請求の範囲】 １、少なくとも１個以上のキャパシタの一端が互いに結
合されてなるキャパシタ・アレイと該キャパシタ・アレ
イの上記結合端に接続され、ディジタル入力値に比例し
てぽキャパ７り・アレイに充電された電荷に対応するア
ナログ電圧を出力する増幅器とで構成されるＤ／Ａ変換
器において、 少なくとも１個の上記キャパシタの他端に分圧電圧を供
給する回路手段を有し、Ｄ／Ａ変換製作時に該延圧を変
化させることを特徴としたＤ／Ａ変換器。 ２、特許請求の範囲第１項記載のＤ／Ａ変換器において
、 容量比が１＝１−：１ 、・・・・・・： （−！−）
”２ の犬２４ ２ きさを有する各キャパシタＣｗ−１＋ ＣＭ−２＋ Ｃ
ｗ−３＋・・・・・・自および（７ｉ）Ｍ−１の大きさ
を有する２個のキャパシタＣｏ ｒ Ｃｏ’と任意の大
きさを有する少なくとも１個のキャパシタＣ２でキャパ
シタ・アレイを構成し、 各キャパシタＣ＋ （ｉ＝１．２．・・・・・・、Ｍ
−１）Ｋ定電圧ＶＲで充電した電荷ＣＩＶＲが、Ｃｌ−
１１Ｃｌ−２＋・・・・・・ＣＯ＋ Ｃｏ’の各キャパ
シタへの再分配電荷ＣＩ−ＩＶＲ、Ｃｌ−２ＶＲ−・・
・Ｃ０ＶＲ。 ＣＧ’ＶＢ とキャパシタＣ２への再分配電荷Ｃ２Δ
に＋Ｖｉ との和に等しくなるように、またキャパ７
りＣ６に定電圧ＶＲで充電した電荷ＣｏＶｍはキャパシ
タＣｏ′への再分配電荷Ｃｏ’Ｖｉ＋とキャパシタＣ９
への再分配電荷Ｃ２ΔｋｏＶｍとの和に等しくなるよう
に、前記増幅器の出力に応じて、キャパシタＣ２の他端
に接続した分圧′電圧Δに＋Ｖｍ （ｉ＝０．ｌ、２．
・・・・・・Ｍ−１）を求め、これらの分圧電圧によっ
て、各キャパシタＣ＋ （ｉ＝０．１，２．・・・・
・・Ｍ−１）の補正電荷Ｃ２ΔλＩＶＲを算出し、Ｄ／
Ａ変換変換動作中ャパシタＣ２の他端の電圧を該ΔλＩ
ＶＲに応じて変化させることを特徴としたＤ／Ａ変換器
。 ３、特許請求の範囲第１項記載のＩ）／Ａ変換器におい
て、 容量比が１ニー！−ニー！−：・・・・・・（↓）Ｍ−
１の大き２４ ２ さを有する各キャバ／りＣＭ−１＋ ＣＭ−２＋・・・
・・・。 Ｃ１および（１）Ｍ−１の大きさをＭする２個のキャパ
シタＣｏ ＊ Ｃｏ’を少なくとも言むキャパシタ・ア
レイを構成し、 各キャパシタＣ＋ （ｉ＝１．２．・・・・・・Ｍ−
１）に足祇圧ＶＲで充電した電荷Ｃ＋ Ｖｍが、Ｃｌ−
１＃Ｃ＋−２１・・・・・・ｃｏ ｌ （、ｏ／の各キ
ャパシタへの再分配電荷Ｃ＋−＋ Ｖｎ ＋ Ｃｌ−２
ＶＲ、−−ＣｏＶｔ ｒ Ｃｏ’ ＶｍとキャパシタＣ
ｏ′への再分配電荷Ｃ８’（ＶＲ＋Δｋ ＩＶＲ）の和
に等しくなるように、またキャパシタＣｏに定電圧ＶＲ
で充電した電荷Ｃ８ＶｍはキャパシタＣｏ’への再分配
電荷Ｃｏ’（Ｖｘ＋Δｋｏ Ｖｎ ）に等しくなるよう
に、前記増幅器の出力に応じて、キャパシタＣｏ′の他
端に接続した分圧電圧ΔにＩＶＲ（ｉ＝ｏ、１，２．・
・・・・・Ｍ−１）を求め、これらの分圧電圧によって
、各キャパシタＣＩ （ｉ＝０，１，２．・・・・・・
Ｍ−１）の補正電荷Ｃｏ′ΔλＩＶＲを算出し、Ｄ／Ａ
変換動作時にキャパシタＣ８′の他端の電圧を該Δλ＋
Ｖｍに応じて変化させることを特徴としたＤ／Ａ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21682082A JPS59107628A (ja) | 1982-12-13 | 1982-12-13 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21682082A JPS59107628A (ja) | 1982-12-13 | 1982-12-13 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107628A true JPS59107628A (ja) | 1984-06-21 |
Family
ID=16694398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21682082A Pending JPS59107628A (ja) | 1982-12-13 | 1982-12-13 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107628A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348916A (ja) * | 1986-08-19 | 1988-03-01 | Fujitsu Ltd | 素子値誤差補正回路 |
| WO1997029548A1 (fr) * | 1996-02-09 | 1997-08-14 | Seiko Epson Corporation | Dispositif generateur de potentiel |
| US6380917B2 (en) | 1997-04-18 | 2002-04-30 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
| US6542143B1 (en) | 1996-02-28 | 2003-04-01 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
| WO2008018476A1 (en) * | 2006-08-11 | 2008-02-14 | Sharp Kabushiki Kaisha | A digital to analogue converter |
| JP2009118488A (ja) * | 2007-11-08 | 2009-05-28 | Advantest Corp | Ｄａ変換装置およびａｄ変換装置 |
-
1982
- 1982-12-13 JP JP21682082A patent/JPS59107628A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348916A (ja) * | 1986-08-19 | 1988-03-01 | Fujitsu Ltd | 素子値誤差補正回路 |
| JPH0577217B2 (ja) * | 1986-08-19 | 1993-10-26 | Fujitsu Ltd | |
| WO1997029548A1 (fr) * | 1996-02-09 | 1997-08-14 | Seiko Epson Corporation | Dispositif generateur de potentiel |
| US5903234A (en) * | 1996-02-09 | 1999-05-11 | Seiko Epson Corporation | Voltage generating apparatus |
| US6281826B1 (en) | 1996-02-09 | 2001-08-28 | Seiko Epson Corporation | Voltage generating apparatus |
| US6542143B1 (en) | 1996-02-28 | 2003-04-01 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
| USRE41216E1 (en) | 1996-02-28 | 2010-04-13 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
| US6380917B2 (en) | 1997-04-18 | 2002-04-30 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
| US6674420B2 (en) | 1997-04-18 | 2004-01-06 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
| WO2008018476A1 (en) * | 2006-08-11 | 2008-02-14 | Sharp Kabushiki Kaisha | A digital to analogue converter |
| JP4856245B2 (ja) * | 2006-08-11 | 2012-01-18 | シャープ株式会社 | デジタル／アナログ変換器 |
| JP2009118488A (ja) * | 2007-11-08 | 2009-05-28 | Advantest Corp | Ｄａ変換装置およびａｄ変換装置 |
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