JP2000209093A - 逐次比較型アナログ・ディジタル変換回路 - Google Patents

Abstract

(57)【要約】 【課題】Ｄ／Ａ変換回路の寄生抵抗によりＡ／Ｄ変換コ
ードに生じた誤差を半導体チップ上で補正する逐次比較
型アナログ・ディジタル変換回路を提供する。 【解決手段】Ｄ／Ａ変換回路と電圧比較回路との間にサ
ンプルホールド期間とコンパレート期間との間で切替え
動作を行う切替スィッチと、複数のコンデンサからなる
第１、第２のレベルシフト回路とを設け、第１のレベル
シフト回路は、Ｄ／Ａ変換回路の寄生抵抗により生じた
電圧降下を補正するオフセット補正電圧を前記複数のコ
ンデンサに与えて、Ｄ／Ａ変換コードによらずＤ／Ａ変
換電圧に生じた誤差を補正し、第２のレベルシフト回路
は、逐次比較過程でＤ／Ａ変換コードのビットごとに生
じた誤差を補正し、前記第１、第２のレベルシフト回路
によるオフセット補正とオフセット・フルスケール補正
とを組み合わせることによりＡ／Ｄ変換コードに生じた
誤差を半導体チップ上で補正することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
内蔵可能な逐次比較型アナログ・ディジタル変換回路に
係り、特に高速・高精度な逐次比較型アナログ・ディジ
タル変換回路に使用されるものである。

【０００２】

【従来の技術】従来の逐次比較型アナログ・ディジタル
変換回路は、基準電圧生成回路として複数の抵抗を直列
に接続した抵抗ストリング（以下抵抗回路と呼ぶ）から
なるディジタル・アナログ変換回路（以下Ｄ／Ａ変換回
路と呼ぶ）を備えている。

【０００３】このとき、抵抗回路の両端の電極部に寄生
抵抗が存在すれば、その影響を受けて抵抗回路の中間端
子間、すなわち前記抵抗回路を構成する単位抵抗の両端
に発生する基準電圧が本来の値よりも小さくなるという
問題が発生する。このため、アナログ入力電圧をＤ／Ａ
変換回路で対応するディジタルコードに変換した変換コ
ードは、寄生抵抗による電圧降下分だけ誤差を含むよう
になる。

【０００４】この寄生抵抗に起因した変換精度の低下を
回避する方法として、Ｄ／Ａ変換回路を構成する抵抗回
路の高抵抗化があげられるが、高速変換を実現するため
には前記高抵抗化は大きな欠点となる。また、寄生抵抗
を考慮して抵抗回路の最上位及び最下位側の単位抵抗の
抵抗値を低くする方法もあるが、製造プロセス条件の変
動により抵抗値が変化するため、抵抗値を正確に合わせ
込むことは極めて困難である。

【０００５】図７を用いて従来のＤ／Ａ変換回路の問題
点をさらに詳細に説明する。図７（ａ）に示すＤＡＣブ
ロック１８は、直列に接続された複数の単位抵抗からな
る抵抗回路であり、Ｄ／Ａ変換コードを決定するための
基準電圧を発生するＤ／Ａ変換回路の主な構成要素であ
る。

【０００６】しかし、図７（ａ）に示すように、実際に
はＤＡＣブロック１８と、前記基準電圧を発生させる低
圧側の参照電圧Ｖ_REFL、及び高圧側の参照電圧Ｖ_REFHを
印加する前記ＤＡＣブロック１８の両端子との間には、
それぞれ寄生抵抗Ｒ_L とＲ_Hが存在する。

【０００７】両端に寄生抵抗を有するＤＡＣブロック１
８を構成要素とするＤ／Ａ変換回路の電位分布Ｖ
_dac と、これを用いて確定されたＡ／Ｄ変換コードとの
関係が図７（ｂ）に模式的に示されている。なお、縦軸
の００Ｈ及びＦＦＨはＡ／Ｄ変換コードを１６進で示し
たものである。また、破線は寄生抵抗Ｒ_L 、Ｒ_H がない
場合、実線は寄生抵抗がある場合にそれぞれ対応する。

【０００８】図７（ｂ）に示すように、寄生抵抗がない
場合には電位分布Ｖ_dac とＡ／Ｄ変換コードとの間には
単純な比例関係が成り立つが、寄生抵抗がある場合には
図７（ｂ）の実線に示すように、両端部に寄生抵抗
Ｒ_L 、Ｒ_H による電圧降下の影響が現れ、これを基準と
して求めたＡ／Ｄ変換コードには誤差が含まれる。な
お、図７（ｂ）ではＲ_L はＲ_H と等しくしているので、
図の中央部では誤差を含まないが、一般にはＲ_L はＲ_H
とは等しくないので、図７（ｂ）の実線は点線に対して
さらに一様なずれ（以下これをオフセットと呼ぶ）を示
す。

【０００９】寄生抵抗がない場合を基準として求めたＡ
／Ｄ変換コードの理論値と、最下位ビットの電圧との積
をＶ_DAC 、アナログ・ディジタル変換回路に入力したア
ナログ入力電圧をＶ_AIN 、総合変換誤差をＶ_err ＝Ｖ
_dac −Ｖ_AIN とすれば、図７（ｃ）に示すように、低電
圧側でＶ_dac ＞Ｖ_DAC 、高電圧側でＶ_dac ＜Ｖ_DAC とな
り、正しいコードを得るためにはＤＡＣブロックの低電
圧側でＶ_dac を下げ、高電圧側でＶ_dac を上げなければ
ならない。

【００１０】次に、図８を用いて、従来の逐次比較型ア
ナログ・ディジタル変換回路の動作の概要を説明する。
図８の逐次比較型アナログ・ディジタル変換回路は、電
圧比較回路１と、Ｄ／Ａ変換回路４と、Ａ／Ｄ変換制御
回路５から構成される。

【００１１】逐次比較型アナログ・ディジタル変換回路
にはアナログ入力電圧Ｖ_AIN が入力され、Ｄ／Ａ変換回
路４は前記ＤＡＣブロックからＤ／Ａ変換された電圧Ｖ
_dacを出力し、電圧比較回路１はアナログ入力電圧Ｖ
_AIN とＤ／Ａ変換された電圧Ｖ _dac を比較し、Ａ／Ｄ変
換制御回路５は電圧比較回路１の出力に応じてＤ／Ａ変
換コードの所定の１ビット分のデータを確定し保持する
レジスタ回路を備えている。

【００１２】また、Ａ／Ｄ変換制御回路５はＤ／Ａ変換
コードの最上位ビット（以下ＭＳＢ: Most Significant
Bitと呼ぶ）から最下位ビット（以下ＬＳＢ: Least Si
gnificant Bit と呼ぶ）までの各ビットに対して前記比
較・決定動作を繰り返すことにより、最終的に確定され
たＤ／Ａ変換コード、すなわち、図８のＤＡＣコード５
ａを前記Ｄ／Ａ変換回路４に出力し、また前記Ｄ／Ａ変
換コードをＡ／Ｄ変換データとして前記レジスタ回路に
保持する機能を有する。

【００１３】さらに具体的に説明すれば、逐次比較型ア
ナログ・ディジタル変換回路は、比較回路１の一方の入
力に接続されたサンプルホールド・コンデンサＣ_SHと、
比較回路１の他方の入力に接続されたレファレンス・コ
ンデンサＣ_ref と、アナログ入力電圧Ｖ_AIN とＤ／Ａ変
換された電圧Ｖ_dac とを切り換えてサンプルホールド・
コンデンサＣ_SHの一方の端子に接続する切替スイッチＳ
Ｗ_SHと、サンプルホールド期間において同時にオンとな
り、電圧比較回路１を迂回して直接サンプルホールド・
コンデンサＣ_SHとレファレンス・コンデンサＣ_ref とを
接続するスイッチＳＷ_AZN 、ＳＷ₀ 、ＳＷ_AZP を備えて
いる。

【００１４】破線の矢印３は、サンプルホールド期間
と、Ｖ_AIN とＶ_dac を電圧比較回路１で比較する期間
（以下コンパレート期間と呼ぶ）との間で、上記のよう
に前記複数のスイッチが互いに関連して動作することを
示している。

【００１５】サンプルホールド期間では、切替スイッチ
ＳＷ_SHはＶ_AIN 側に接続され、同時にスイッチＳ
Ｗ_AZN 、ＳＷ₀ 、ＳＷ_AZP はオンとなりＣ_SHとＣ_ref は
直列に接続され、Ｖ_AIN とＶ_REFHの電位差により前記Ｃ
_SHとＣ_ref は急速に充電される。

【００１６】サンプルホールド・コンデンサＣ_SHによる
サンプルホールド動作が終了すれば、スイッチＳ
Ｗ_AZN 、ＳＷ₀ 、ＳＷ_AZP はオフとなり、電圧比較回路
１の迂回路は開放されて電圧比較回路１は活性状態とな
り、差動入力には開放前の電圧Ｖ_{op n} とＶ_opp （＝Ｖ
_opn ）が維持される。

【００１７】すなわち、このスイッチ動作によりアナロ
グ入力電圧Ｖ_AIN のサンプルホールド電圧が電圧比較回
路１の＋入力電圧Ｖ_opp に転送され、最上位ビットから
最下位ビットまで引き続き行われる一連のコンパレート
期間に亘ってＣ_ref により維持される。

【００１８】コンパレート期間において切替スイッチＳ
Ｗ_SHはＶ_dac 側に接続され、１回目のコンパレート動作
ではＤ／Ａ変換回路４には最上位のＤ／Ａ変換コードに
対するＶ_dac が出力され、これとアナログ入力電圧Ｖ
_AIN との大小関係が電圧比較回路１により比較される。
Ｖ_dac ＞Ｖ_AIN であれば、対応するＤ／Ａ変換コードの
内ＭＳＢの“０”が確定し、Ｖ_dac ＜Ｖ_AIN であるとき
には対応する変換コードの内ＭＳＢの“１”が確定す
る。同様の比較をＶ_AIN のＡ／Ｄ変換コードのＬＳＢが
確定するまで繰り返し実施することにより、Ｖ_AIN を与
える全ビットの変換コードが決定される。

【００１９】以下従来のｎビット（ｎは１以上の整数）
逐次比較型アナログ・ディジタル変換回路を例として、
１回目のＭＳＢから、ｎ回目のＬＳＢが確定するまでの
逐次比較過程を説明し、Ｄ／Ａ変換回路部に寄生抵抗Ｒ
_H 、Ｒ_L が含まれていれば、Ａ／Ｄ変換コードの理論値
に対応するＶ_DAC と、実際に得られるＶ_dac との間に誤
差を生じることを説明する。

【００２０】１回目のコンパレート動作において、電圧
比較回路１の（−）入力端の電圧をＶ_opn 、（＋）入力
端の電圧をＶ_opp （＝Ｖ_opn ）、コンデンサＣ_SHに充電
される電荷をＱ_total として電荷方程式をたてれば、次
のようになる。

【００２１】 Ｑ_total ＝Ｃ_SH（Ｖ_opn −Ｖ_AIN ） …（１） 逐次比較のｉ回目（ｉは１以上の整数）におけるＤ／Ａ
変換回路４の出力をＶ _dac （ｉ）、電圧比較回路１の
（−）側の入力電圧をＶ_opn ′（ｉ）とし、このときＣ
_SHの電荷をＱ_total ′として電荷方程式をたてれば、 Ｑ_total ′＝Ｃ_SH｛Ｖ_opn ′（ｉ）−Ｖ_dac （ｉ）｝ …（２） 図８に示す回路において、Ｖ_AIN ＞Ｖ_dac （ｉ）であれ
ばＶ_opn （＝Ｖ_opp ）＞Ｖ_opn ′（ｉ）となり、ｉ回目
の比較で決定されるｉ番目のＤ／Ａ変換コードば“１”
になる。

【００２２】一方、Ｖ_AIN ＜Ｖ_dac （ｉ）であればＶ
_opn （＝Ｖ_opp ）＜Ｖ_opn ′（ｉ）となり、ｉ回目の比
較で決定されるｉ番目のＤ／Ａ変換コードは“０”にな
る。

【００２３】上記手順にしたがって逐次変換されるＤ／
Ａ変換コードは、Ｖ_opn （＝Ｖ_opp）＝Ｖ_opn ′（ｉ）
となるように変換が実行されるので、Ｄ／Ａ変換回路４
から出力されるＶ_dac （ｉ）はＶ_AIN に漸近する。サン
プルホールド・コンデンサＣ _SHで保持される電荷はサン
プリング期間、コンパレート期間の全範囲で保存される
（Ｑ_total ＝Ｑ_total ′）ので、アナログ入力電圧Ｖ
_AIN のＡ／Ｄ変換終了時におけるＤ／Ａ変換電圧Ｖ_dac
（ｎ）は（１）、（２）式より、 Ｃ_SH｛Ｖ_opn −Ｖ_opn ′（ｎ）−Ｖ_AIN ＋Ｖ_dac （ｎ）｝＝０ …（３） また、Ｖ_opn ＝Ｖ_opn ′（ｎ）の条件より、次のように
なる。

【００２４】 Ｖ_dac （ｎ）＝Ｖ_AIN （＝Ｖ_DAC −ΔＶ） …（４） すなわち、寄生抵抗Ｒ_L 、Ｒ_H を含む従来のＤ／Ａ変換
回路４を用いてＤ／Ａ変換コードを求めれば、Ｄ／Ａ変
換回路４の出力Ｖ_dac （ｎ）はアナログ入力電圧Ｖ_AIN
に漸近するが、このときＶ_dac （ｎ）と理論値Ｖ_DAC と
の間には、図７（ｂ）、図７（ｃ）で説明したような誤
差ΔＶが残るので、図８に示す従来の回路構成では、ア
ナログ入力電圧Ｖ_AIN と、理論的に得られるＡ／Ｄ変換
コードに対応するＤ／Ａ変換電圧Ｖ_DAC とを一致させる
ことはできない。

【００２５】

【発明が解決しようとする課題】上記したように従来の
逐次比較型アナログ・ディジタル変換回路は、Ｄ／Ａ変
換回路の構成要素として複数の抵抗を直列に接続した抵
抗回路を備えているが、この抵抗回路の両端に寄生抵抗
が含まれる場合には、出力されるＡ／Ｄ変換コードに誤
差を生じるという問題があった。

【００２６】本発明は上記の問題点を解決すべくなされ
たもので、前記抵抗回路の両端に寄生抵抗が存在して
も、コンパレート期間にＤ／Ａ変換回路から電圧比較回
路の入力に補正用の電圧を付与することにより正確なＡ
／Ｄ変換コードを得ることができる逐次比較型アナログ
・ディジタル変換回路を提供することを目的とする。

【００２７】

【課題を解決するための手段】本発明の逐次比較型アナ
ログ・ディジタル変換回路は、Ｄ／Ａ変換回路と電圧比
較回路との間に複数のコンデンサ回路を設け、寄生抵抗
による電圧降下分を補償する電圧を前記複数のコンデン
サ回路に付与するレベルシフト回路を設けることによ
り、前記寄生抵抗に起因するＡ／Ｄ変換誤差が抑制され
た高精度なアナログ・ディジタル変換回路を実現するこ
とを特徴とする。

【００２８】すなわち、Ｄ／Ａ変換回路から複数の電圧
を選択して、オフセット補正を行う第１のレベルシフト
回路と、オフセット・フルスケール補正を行う第２のレ
ベルシフト回路とに付与することにより、寄生抵抗によ
り生じたＤ／Ａ変換回路の基準電圧の変化分を補償し、
等価的に寄生抵抗を含まない理想的なＤ／Ａ変換回路有
するアナログ・ディジタル変換回路を得ることができ
る。

【００２９】ここでオフセット補正とは、図６（ｃ）に
示す総合変換誤差特性において、誤差特性全体に一様な
レベルシフトを加えることにより前記誤差特性の反転対
称性を高めるよう補正することをいう。換言すれば、Ａ
／Ｄ変換コードの種類によらずＤ／Ａ変換電圧を補正す
ることをいう。

【００３０】また、オフセット・フルスケール補正と
は、前記オフセット補正により反転対称性が改善された
右上がり型の誤差特性をさらに縮小する補正をいう。換
言すれば、Ａ／Ｄ変換コードにしたがってＤ／Ａ変換電
圧を補正することをいう。このように誤差特性の補正を
２段階に分けて行うことにより、補正過程の規則性を高
め、補正回路の構成を単純化することができる。

【００３１】具体的には本発明の逐次比較型アナログ・
ディジタル変換回路は、複数の単位抵抗を直列接続した
抵抗回路と、その両端に印加された第１、第２の基準電
圧とを用いて、Ｄ／Ａ変換コードからＤ／Ａ変換された
電圧と、前記抵抗回路で分割された複数の電圧とをそれ
ぞれ出力するＤ／Ａ変換回路と、前記Ｄ／Ａ変換された
電圧とアナログ入力電圧とを比較する電圧比較回路と、
前記電圧比較回路の出力に応じて前記Ｄ／Ａ変換コード
の所定の１ビット分のデータを決定するデータ決定手段
と、このデータ決定手段を前記Ｄ／Ａ変換コードの最上
位ビットから最下位ビットまでの各ビットに対して繰り
返し適用することにより最終的に決定された前記Ｄ／Ａ
変換コードを前記Ｄ／Ａ変換回路に出力し、かつ、前記
Ｄ／Ａ変換コードをＡ／Ｄ変換データとして保持するＡ
／Ｄ変換制御回路と、前記複数の電圧から選択された第
１の電圧と第２の電圧とを用いて前記電圧比較回路の比
較電圧をＤ／Ａ変換コードによらずにシフトさせるレベ
ルシフト回路とを具備することを特徴とする。

【００３２】また本発明の逐次比較型アナログ・ディジ
タル変換回路は、前記レベルシフト回路（請求項２にお
いて第１のレベルシフト回路と呼ぶ）に加えて、さら
に、前記複数の電圧から前記Ｄ／Ａ変換コードにしたが
って複数の第３の電圧と、前記複数の第３の電圧とそれ
ぞれ対をなす複数の第４の電圧とを選択し、それぞれ対
をなす前記複数の第３、第４の電圧の差を用いて、前記
電圧比較回路の比較電圧を前記Ｄ／Ａ変換コードにした
がってシフトさせる第２のレベルシフト回路とを具備す
ることを特徴とする。ここで前記第３、第４の電圧は、
前記第１、第２の電圧と重複して選択されてもよい。

【００３３】好ましくは前記レベルシフト回路、及び第
１のレベルシフト回路は、少なくとも１つのオフセット
補正コンデンサと、サンプリング期間とコンパレート期
間との間で前記第１の電圧と第２の電圧とを切替えて、
前記少なくとも１つのオフセット補正コンデンサの一方
の端子に印加する電圧切替え手段とを備え、前記少なく
とも１つのオフセット補正コンデンサの他方の端子は、
前記電圧比較回路の一方の入力端子に接続されることを
特徴とする。

【００３４】また、好ましくは前記レベルシフト回路、
及び第１のレベルシフト回路は、前記抵抗回路の末端の
中間端子に一方の端子が接続された第１のスイッチと、
前記抵抗回路の複数の中間端子に一方の端子がそれぞれ
接続された複数の第２のスイッチと、前記複数の第２の
スイッチの他方の端子が共通に接続された共通線と、こ
の共通線に一方の端子が接続された第３のスイッチと、
前記第１、第３のスイッチの他方の端子が互いに接続さ
れた出力ノードと、前記出力ノードに一方の端子が接続
された少なくとも１つのオフセット補正コンデンサと、
前記複数の第２のスイッチのいずれか１つを選択的にオ
ン状態とする第１のスイッチング制御手段と、サンプリ
ング期間にのみ高レベルとなる信号を制御信号の１つと
して第１、第３のスイッチを互いに排他的にオン状態又
はオフ状態とする第２のスイッチング制御手段とを具備
し、前記少なくとも１つのオフセット補正コンデンサの
他方の端子は電圧比較回路の一方の入力端子に接続さ
れ、前記第１、第２のスイッチング制御手段により、前
記抵抗回路の末端の中間端子の電圧と、前記末端の中間
端子以外の複数の中間端子のいずれか１つの電圧とを前
記第１、第２の電圧として、サンプリング期間とコンパ
レート期間との間で前記第１、第２の電圧を切替えて前
記出力ノードに出力することにより、前記少なくとも１
つのオフセット補正コンデンサを介して、前記電圧比較
回路の一方の入力端子にオフセット補正レベルシフト電
圧を入力することを特徴とする。

【００３５】また、好ましくは前記レベルシフト回路、
及び第１のレベルシフト回路は、少なくとも１個の第１
のオフセット補正コンデンサと、少なくとも１個の第２
のオフセット補正コンデンサと、サンプリング期間とコ
ンパレート期間との間で第１、第２の電圧を切替えて、
前記第１、第２のオフセット補正コンデンサの一方の端
子に印加する電圧切替え手段とを備え、前記第１、第２
のオフセット補正コンデンサの他方の端子は、それぞれ
前記電圧比較回路の一方の入力端子と他方の入力端子と
に接続されることを特徴とする。

【００３６】また、好ましくは前記レベルシフト回路、
及び第１のレベルシフト回路は、前記抵抗回路の末端の
中間端子に一方の端子が接続された第１のスイッチと、
前記抵抗回路の複数の中間端子に一方の端子がそれぞれ
接続された複数の第２のスイッチと、前記複数の第２の
スイッチの他方の端子が共通に接続された共通線と、こ
の共通線に一方の端子が接続された第３のスイッチと、
前記第１、第３のスイッチの他方の端子が互いに接続さ
れた第１の出力ノードと、前記第１の出力ノードに一方
の端子が接続された少なくとも１つの第１のオフセット
補正コンデンサと、前記共通線に一方の端子が接続され
た第４のスイッチと、前記抵抗回路の末端の中間端子に
一方の端子が接続された第５のスイッチと、前記第４、
第５のスイッチの他方の端子が互いに接続された第２の
出力ノードと、前記第２の出力ノードに一方の端子が接
続された少なくとも１つの第２のオフセット補正コンデ
ンサと、前記複数の第２のスイッチのいずれか１つを選
択的にオン状態とする第１のスイッチング制御手段と、
サンプリング期間にのみ高レベルとなる信号を制御信号
の１つとして第１、第４のスイッチと前記第３、第５の
スイッチとを互いに排他的にオン状態又はオフ状態とす
る第２のスイッチング制御手段とを具備し、前記少なく
とも１つの第１のオフセット補正コンデンサの他方の端
子は電圧比較回路の一方の入力端子に接続され、前記少
なくとも１つの第２のオフセット補正コンデンサの他方
の端子は電圧比較回路の他方の入力端子に接続され、前
記第１、第２のスイッチング制御手段により、前記抵抗
回路の末端の中間端子の電圧と、前記末端の中間端子以
外の複数の中間端子のいずれか１つの電圧とを前記第
１、第２の電圧として、サンプリング期間とコンパレー
ト期間との間で前記第１、第２の電圧を切替えて前記第
１、第２の出力ノードに出力することにより、前記少な
くとも１つの第１、第２のオフセット補正コンデンサを
介して、前記電圧比較回路の第１、第２の入力端子にオ
フセット補正レベルシフト電圧をそれぞれ入力すること
を特徴とする。

【００３７】また、好ましくは前記第２のレベルシフト
回路は、複数のオフセット・フルスケール補正コンデン
サと、サンプリング期間とコンパレート期間との間でそ
れぞれ対をなす前記複数の第３、第４の電圧を切替え
て、前記複数のオフセット・フルスケール補正コンデン
サの一方の端子にそれぞれ印加する電圧切替え手段とを
備え、前記複数のオフセット・フルスケール補正コンデ
ンサの他方の端子は共に前記比較回路の一方の入力端子
に接続されることを特徴とする。

【００３８】また、好ましくは前記第２のレベルシフト
回路は、前記抵抗回路の複数の中間端子から前記Ｄ／Ａ
変換コードにしたがって複数の第３の中間端子と、前記
複数の第３の中間端子とそれぞれ対をなす複数の第４の
中間端子とを選択するセレクタと、それぞれ対をなす前
記複数の第３、第４の中間端子に入力側の２端子がそれ
ぞれ接続された複数の３端子切替えスイッチと、前記複
数の３端子切替えスイッチの出力側の端子にそれぞれ接
続された複数のオフセット・フルスケール補正コンデン
サとを備え、前記３端子切替スイッチはサンプリング期
間とコンパレート期間との間で前記入力側の２端子の電
圧を切り換え、前記オフセット・フルスケール補正コン
デンサの一方の端子に印加することを特徴とする。

【００３９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１に基づき、本発明の第
１の実施の形態に係る逐次比較型アナログ・ディジタル
変換回路の動作について説明する。

【００４０】図１には、第１の実施の形態の逐次比較型
アナログ・ディジタル変換回路の内、本発明に関連する
電圧比較回路１と、その入力部における回路構成が示さ
れている。第１の実施の形態においても、図８と同様
に、Ｄ／Ａ変換回路４とＡ／Ｄ変換制御回路５が用いら
れ、ＤＡＣコード５ａの転送も行われるが、図１では簡
単のためこれらの記載を省略する。

【００４１】第１の実施の形態において、サンプルホー
ルド・コンデンサＣ_SHと並列にオフセット補正コンデン
サＣ_off を付加し、サンプリング期間とコンパレート期
間との間でこれに異なる電圧を印加することにより、ア
ナログ入力電圧Ｖ_AIN と、理論的に得られるＶ_AIN のＡ
／Ｄ変換コードに対応するＤ／Ａ変換電圧Ｖ_DAC とが一
致するように、前記Ｄ／Ａ変換電圧Ｖ_dac に対してΔＶ
の補正を加える。

【００４２】このようにして、ＭＳＢからＬＳＢまでの
Ｄ／Ａ変換電圧全体に一様に含まれるオフセット誤差
を、相対的に＋ΔＶ又は−ΔＶだけシフトすることによ
り補正するオフセット補正を行うことができる。

【００４３】図１を用いて、第１の実施の形態の逐次比
較型アナログ・ディジタル変換回路のオフセット補正に
ついて詳細に説明する。サンプリング期間において、切
替スイッチＳＷ_SHがアナログ入力電圧Ｖ_AIN 側に接続さ
れ、また同時に切替スイッチＳＷ_off が、Ｄ／Ａ変換回
路を構成する抵抗回路の低圧側の端子電圧Ｖ_off1に接続
される。

【００４４】また、図８でのべたように、サンプリング
期間においてスイッチＳＷ_AZN 、ＳＷ_AZP 、及びＳＷ₀
がオン状態となり、電圧比較回路１の（−）入力端子と
（＋）出力端子、（＋）入力端子と（−）出力端子、及
び（＋）出力端子と（−）出力端子がそれぞれ接続さ
れ、前記電圧比較回路１の迂回路が形成される。

【００４５】この時（−）入力端子の電圧をＶ_opn （＝
Ｖ_opp ：（＋）入力端子の電圧）として、前記サンプリ
ング期間でサンプルホールド・コンデンサＣ_SHとオフセ
ット補正コンデンサＣ_off に充電される電荷Ｑ_total の
電荷方程式をたてれば、次のようになる。

【００４６】 Ｑ_total ＝Ｃ_SH（Ｖ_opn −Ｖ_AIN ）＋Ｃ_off （Ｖ_opn −Ｖ_off1） …（５） 次に、コンパレート期間において、スイッチＳＷ_AZN 、
ＳＷ_AZP 、ＳＷ₀ がオフ状態となり、電圧比較回路１の
迂回路が開放され電圧比較回路１は活性状態となる。こ
のとき、電圧比較回路１の（−）入力端子のサンプルホ
ールド電圧Ｖ_{op n} は（＋）入力端子の電圧Ｖ_opp として
転送され、レファレンス・コンデンサＣ _ref により保持
される。

【００４７】ここで、図１に破線の接続で示した（＋）
入力端子のオフセット補正コンデンサＣ_offpについて説
明する。以下にのべる（−）入力端子のオフセット補正
コンデンサＣ_off を用いたオフセット補正では前記Ｃ
_offpは不要であるが、ここで説明するコンデンサを介し
て電圧比較回路１の入力端子に補正電圧を印加する補正
方法は、必ずしも（−）入力端子に限定して行われるも
のではなく、（＋）入力端子に対して行うこともでき
る。また、（−）入力端子と（＋）入力端子に対して差
動型の補正電圧を印加する場合にも同様な効果を得るこ
とができる。

【００４８】そのいずれを用いるかは、全体的な回路構
成との整合性や、図７（ｃ）に示す総合変換誤差特性の
形状と大きさにより選択される。とくに通常補正量が大
きいオフセット補正については、設計の自由度を大きく
する必要上、（−）入力端子のみならず、（＋）入力端
子にもオフセット補正コンデンサＣ_offpを設ける方が望
ましい。図１には、電圧比較回路に差動型の補正電圧を
印加できるよう、Ｃ_{of fp}を設けた場合が破線で示されて
いる。

【００４９】なお、図１に示すように（−）入力端子の
オフセット補正コンデンサＣ_off を用いる場合には、
（＋）入力端子のＣ_offpはレファレンス・コンデンサＣ
_ref と共に（＋）入力端子の電圧Ｖ_opp を保持する役割
を果たしている。

【００５０】次に、切替スイッチＳＷ_SHをＤ／Ａ変換回
路の出力電圧Ｖ_dac 側に、またこれと連動して切替スイ
ッチＳＷ_off をＶ_off2に接続し、ＭＳＢを決定するため
のコンパレート動作に移る。ここでＶ_off2は、Ｄ／Ａ変
換回路を構成する抵抗回路の中間端子電圧の１つであ
る。引き続きＭＳＢからＬＳＢの確定までｎ回のコンパ
レート動作を逐次繰り返すことにより、全ビットに対す
るＡ／Ｄ変換コードを得ることができる。

【００５１】このとき、逐次比較のｉ回目における電荷
方程式をたてれば、次のように書くことができる。

【００５２】 Ｑ_total ′＝Ｃ_SH（Ｖ_opn ′（ｉ）−Ｖ_dac （ｉ）） ＋Ｃ_off （Ｖ_opn ′（ｉ）−Ｖ_off2）…（６） ここで、各項の意味は（２）式及び上記したものと同様
であるから説明を省略する。先にのべたようにコンデン
サＣ_SH及びＣ_off に保持される電荷量は保存されるの
で、ｎ回目のコンパレート動作の後におけるＶ_opn ＝Ｖ
_opn ′の条件と（４）式より、ｉ＝ｎとして（５）−
（６）を行えば、Ｖ_dac （ｎ）と理論値Ｖ_{DA C} との間の
誤差をΔＶとして、入力電圧Ｖ_AIN と理論的Ｄ／Ａ変換
電圧Ｖ_DAC とを一致させるための条件が次のように示さ
れる。

【００５３】 ΔＶ＝（Ｃ_off ／Ｃ_SH）・（Ｖ_off1−Ｖ_off2）＝Ｋ_off ・ΔＶ_off …（７） ここでＫ_off （＝Ｃ_off ／Ｃ_SH）は容量結合比、ΔＶ
_off （＝Ｖ_off1−Ｖ_off2）はサンプリング期間とコンパ
レート期間にＣ_off にそれぞれ印加された電圧の差であ
る。

【００５４】このように、オフセット補正コンデンサＣ
_off にΔＶ_off の補正用電圧を与えることにより、ＭＳ
ＢからＬＳＢまでの全てＡ／Ｄ変換コードを決定するコ
ンパレート動作において、前記Ｄ／Ａ変換電圧Ｖ_dac に
対して一様にΔＶの補正を加えることができる。なお、
このとき所望の補正量を与えるためのΔＶ_off の大きさ
は、Ａ／Ｄ変換回路の寄生抵抗に合わせて最適値を求め
る必要がある。

【００５５】第１の実施の形態において、オフセット補
正コンデンサは必ずしも１個に限定されるものではな
い。アナログ・ディジタル変換回路にｍ個（ｍは１以上
の整数）のオフセット補正コンデンサとｍ個の補正用電
圧の差を設けることで（７）式は次のように書き直すこ
とができる。

【００５６】 このようにして容量値の異なる大小複数のオフセット補
正コンデンサＣ_offj（ｊ＝１〜ｍ）を用いることによ
り、ΔＶ_offjの大きさのみならず、容量結合比を任意に
変化することができるので、オフセット補正をさらにき
め細かく、かつ、広範囲に亘って実施することができ
る。

【００５７】第１の実施の形態で説明したオフセット補
正により、ＭＳＢの確定からＤ／Ａ変換コードによらず
全体の変換誤差を相対的に＋ΔＶ（又は−Δ５）だけシ
フトさせることができる。

【００５８】一方、後に第２、第３のの実施の形態で説
明するオフセット・フルスケール補正ではＤ／Ａ変換コ
ードの各ビットごと補正を加えるのであるが、このオフ
セット・フルスケール補正を実施する前に、第１の実施
の形態のオフセット補正を行えば、図７（ｃ）におい
て、ＭＳＢコードの決定に主要な役割を果たす総合変換
誤差特性の中心点のずれが補正されるため、ＭＳＢの変
換を正確に行うことができる。

【００５９】また、中心点のずれを補正すれば、総合変
換誤差特性の反転対称性が高くなるため、（Ｖ_REFH＋Ｖ
_REFL）／２から｜ΔＶ_AIN ｜だけ離れたＡ／Ｄ変換コー
ドに対する変換誤差の絶対値が互いに等しくなり、オフ
セット・フルスケール補正を実行するための回路構成が
大幅に簡略化される利点がある。

【００６０】次に、図２を用いて、本発明の第２の実施
の形態に係るオフセット・フルスケール補正機能を備え
た逐次比較型アナログ・ディジタル変換回路の動作につ
いて説明する。

【００６１】図２において、破線２で囲まれた本発明に
関する回路構成部分は、複数のコンデンサＣ₁ 乃至
Ｃ_n 、Ｃ_off 、Ｃ_offpと、複数の切替スイッチＳＷ₁₁乃
至ＳＷ_1n、ＳＷ_off と、前記複数の切替スイッチＳＷ₁₁
乃至ＳＷ_1nによりサンプリング期間とコンパレート期間
との間で切替えられ、前記複数のコンデンサＣ₁ 乃至Ｃ
_nに印加される複数の１対の電圧Ｖ_k1、Ｖ₀₁乃至Ｖ_kn、
Ｖ_0nと、同様に前記切替スイッチＳＷ_off によりサンプ
リング期間とコンパレート期間との間で切替えられ、前
記コンデンサＣ_off に印加される電圧Ｖ_off1、Ｖ_off2か
ら構成される。

【００６２】本発明に関する回路構成部分は、さらに、
前記複数のコンデンサＣ₁ 乃至Ｃ_nを前記複数の１対の
電圧Ｖ_k1、Ｖ₀₁乃至Ｖ_kn、Ｖ_0nからＣ_SHへ接続を切り替
えるスイッチＳＷ₀₁乃至ＳＷ_0nを備えている。また、２
ａに示す部分回路は、破線の矢印に示す前記複数のコン
デンサの動作原理を示す図である。その他の部分は図８
に示す従来の逐次比較型アナログ・ディジタル変換回路
の構成と同様であるため説明を省略する。

【００６３】なお第２の実施の形態において、図８に示
すＤ／Ａ変換回路４とＡ／Ｄ変換制御回路５も同様に用
いられ、ＤＡＣコード５ａの転送も同様に行われるが、
図２では簡単のためこれらの記載を省略した。

【００６４】なお、第２の実施の形態の逐次比較型アナ
ログ・ディジタル変換回路は、同時に第１の実施の形態
でのべたオフセット補正機能も兼ね備えているので、図
２の本発明に関する回路構成部分２には、オフセット・
フルスケール補正コンデンサＣ₁ 乃至Ｃ_n の他に、オフ
セット補正コンデンサＣ_off も同様に接続される。

【００６５】第２の実施の形態のアナログ・ディジタル
変換回路は、オフセット補正コンデンサＣ_off によるオ
フセット補正を施した上に、さらにＤ／Ａ変換コードに
残留した図７（ｃ）の右上がり変換誤差を補正すること
ができる。

【００６６】第２の実施の形態では、オフセット補正コ
ンデンサＣ_off の他に、複数のオフセット・フルスケー
ル補正コンデンサＣ₁ 乃至Ｃ_n を備え、サンプリング期
間ではＤ／Ａ変換回路からＤ／Ａ変換コードにしたがっ
て選択された複数の電圧Ｖ_k1乃至Ｖ_knを前記オフセット
・フルスケール補正コンデンサＣ₁ 乃至Ｃ_n の一方の端
子に印加し、コンパレート期間では同様に前記Ｄ／Ａ変
換回路からＤ／Ａ変換コードにしたがって選択され、前
記Ｖ_k1乃至Ｖ_knとそれぞれ対をなす複数の電圧Ｖ₀₁乃至
Ｖ_0nを前記オフセット・フルスケール補正コンデンサＣ
₁ 乃至Ｃ_n の一方の端子に印加する。

【００６７】このようにして、サンプリング期間と、変
換コードにしたがう逐次比較のｋ回目（ｋは１以上の整
数）のコンパレート期間との間で、前記コンデンサＣ₁
乃至Ｃ_n の一方の端子には、それぞれ対をなす前記複数
の電圧（Ｖ_k1、Ｖ₀₁）乃至（Ｖ_kn、Ｖ_0n）がそれぞれ切
り替えて印加される。

【００６８】ここでＶ_kj−Ｖ_0j＝ΔＶ_kj（ｊ＝１〜ｎ）
とすれば、前記コンデンサＣ₁ 乃至Ｃ_n の一方の端子に
は、サンプリング期間にはＶ_kjが、コンパレート期間に
はＶ _kj＋ΔＶ_kjが印加される。

【００６９】先にのべたオフセット補正についても同様
にＶ_off1−Ｖ_off2＝ΔＶ_off1とすれば、オフセット補正
コンデンサＣ_off の一方の端子には、サンプリング期間
にはＶ_off1が、コンパレート期間にはＶ_off1＋ΔＶ_off1
が印加される。ただし、オフセット補正の場合には、補
正は変換コードの種類によらずに行われるので、前記ｋ
回のコンパレート期間のすべてについてΔＶ_off1の値は
同一である。

【００７０】すなわち、本発明のＤ／Ａ変換コードの補
正方法は、図２に示す部分回路２ａを用いて一般に説明
することができる。例えば、図２の複数のコンデンサの
内、サンプルホールドコンデンサＣ_SHをＣ_A 、コンパレ
ート期間にＣ_SHに印加される電圧Ｖ_dac をＶ_A 、オフセ
ット補正コンデンサＣ_off 及び複数のオフセット・フル
スケール補正コンデンサＣ₁ 〜Ｃ_n のいずれか１つをＣ
_B とし、Ｃ_A とＣ_B が部分回路２ａのように接続される
と仮定する。

【００７１】また、Ｃ_B の入力側の端子には、サンプリ
ング期間に電圧Ｖ_B が、コンパレート期間には電圧Ｖ_B
＋ΔＶ_B が印加されるものとする。コンデンサＣ_A 、Ｃ
_B の出力ノードには、Ｖ_A 、Ｖ_B が容量分割された電圧
Ｖ_X が出力されるが、このとき、サンプリング期間とコ
ンパレート期間との間で、入力電圧Ｖ_B がΔＶ_B だけ変
化すれば、出力ノードの電圧Ｖ_X はΔＶ_X だけシフトす
る。このシフト量ΔＶ _X を用いて、Ｖ_X （すなわち
Ｖ_A ）に含まれる誤差を補正することができる。

【００７２】このとき、容量結合比をＫとして、Ｋ＝Ｃ
_B ／Ｃ_A 、出力ノードの電圧変化をΔＶ_X として、ΔＶ
_X ＝Ｋ・ΔＶ_B と書くことができる。本発明に関する回
路構成部分２に示すように、Ｃ_B のほかに複数のコンデ
ンサＣ_C 、Ｃ_D 、Ｃ_E …を同時に用いる場合には、容量
結合比Ｋにおいて、Ｃ_A の代わりにＣ_A ＋Ｃ_C ＋Ｃ_D＋
Ｃ_E ＋…を用いてΔＶ_X に対するΔＶ_B の寄与分を求
め、同様に求めたΔＶ_Xに対するΔＶ_C 、ΔＶ_D 、ΔＶ
_E …の寄与分と共に合計すればよい。

【００７３】すなわち、コンパレート期間において、電
圧比較回路１の一方の入力電圧Ｖ_{op n} に対する補正量
は、Ｄ／Ａ変換回路から変換コードによらず選択された
ΔＶ_{of f1}、または変換コードにしたがって選択されたΔ
Ｖ_kj（ｊ＝１〜ｎ）によるＶ_{op n} の変化量を合計すれば
求めることができる。

【００７４】このように逐次比較のｋ段階で、Ｄ／Ａ変
換コードにしたがって、それぞれ対をなす複数の電圧
（Ｖ_k1、Ｖ₀₁）乃至（Ｖ_kn、Ｖ_0n）を選択し、サンプリ
ング期間とコンパレート期間との間で、前記複数のオフ
セット・フルスケール補正コンデンサＣ₁ 乃至Ｃ_n にそ
れぞれ印加することにより、電圧比較回路１の比較電圧
Ｖ_opn をＤ／Ａ変換コードのｋ番目のビットごとにシフ
トさせ、アナログ入力電圧Ｖ_AIN と、理論的に得られる
Ａ／Ｄ変換コードのＤ／Ａ変換電圧Ｖ_DAC とを一致させ
ることができる。

【００７５】オフセット補正を実施した後の変換誤差Ｖ
_err は、Ｖ_AIN の関数として次のように表すことができ
る。

【００７６】 Ｖ_err ＝｛２Ｖ_ERR ／（Ｖ_REFH−Ｖ_REFL）｝ ×｛Ｖ_AIN −（Ｖ_REFH＋Ｖ_REFL）／２｝ …（９） ここで、２Ｖ_ERR ／（Ｖ_REFH−Ｖ_REFL）は、図７（ｃ）
における右上がり変換誤差の傾きを、Ｖ_AIN −（Ｖ_REFH
＋Ｖ_REFL）／２はＤ／Ａ変換回路の電位分布の中心値か
らのずれを示す。

【００７７】先にのべたように、上記変換誤差Ｖ_err は
複数のオフセット・フルスケール補正コンデンサＣ
_j （ｊ＝１〜ｎ）を電圧比較回路１の一方の入力に接続
し、逐次比較の各段階でＤ／Ａ変換コードよって選択さ
れた電圧の差（Ｖ_kj−Ｖ_0j）（ｊ＝１〜ｎ）を各々前記
複数のオフセット・フルスケール補正コンデンサＣ
_j （ｊ＝１〜ｎ）に付与することで補正される。

【００７８】先に（７）式、（８）式を導出したのと同
様な手順を繰り返せば、ＭＳＢの確定からｋ回目のコン
パレート期間におけるＤ／Ａ変換電圧Ｖ_dac を補正する
ための電圧シフト量ΔＶ_kin は次のように与えられる。

【００７９】 ここでＶ_kjはコンデンサＣ_j のｋ回目のコンパレート期
間に印加される電圧、Ｖ_0jはサンプリング期間からＭＳ
Ｂが確定するまでの１回目のコンパレート期間にコンデ
ンサＣ_j に印加される電圧である。δ_ijはｉ、ｊが等し
ければ１、等しくなければ０になる係数である。Ｃ
_total は次式で与えられる。

【００８０】 以上説明したように、複数のオフセット・フルスケール
補正コンデンサＣ_j （ｊ＝１〜ｎ）を用いて変換誤差Ｖ
_err を補正するには、（１０）式、（１１）式に従い、
ｋ回目のコンパレート期間に所望の電圧シフト量ΔＶ
_kin を得るために必要な電圧変化（Ｖ_kj−Ｖ_0j）を各Ｃ
_j に印加すればよい。

【００８１】後に第３の実施の形態で示すように、所望
の電圧シフト量ΔＶ_kin を得るために必要な電圧変化
（Ｖ_kj−Ｖ_0j）は、Ｄ／Ａ変換回路の複数の低圧側の端
子からセレクタを用いてコンパレート期間ごとに選択さ
れる。しかし、（１０）式において、電圧シフト量ΔＶ
_kin は各電圧変化（Ｖ_kj−Ｖ_0j）の係数である容量結合
比を変化させることにより、その値を調整することがで
きる。

【００８２】図２において、スイッチＳＷ₀₁、ＳＷ₀₂、
…、ＳＷ_0nは、オフセット・フルスケール補正コンデン
サＣ₁ 乃至Ｃ_n を選択的にＣ_SHに接続することによっ
て、変換誤差Ｖ_err の補正範囲の拡大や、きめ細かい補
正を可能にするため設けたものである。

【００８３】このように、複数の容量結合比を選択でき
る構成にすれば、補正コンデンサの数の増加による回路
規模の増大を抑制することができる。

【００８４】また、第２の実施の形態においてオフセッ
ト補正も同時に行う場合には、（１０）式のＣ_i 、Ｃ_j
のひとつにＣ_off を、（Ｖ_ki−Ｖ_0i）に（Ｖ_off1−Ｖ
_off2）の項を加えて、Ｄ／Ａ変換電圧Ｖ_dac を補正する
ための電圧シフト量を求めればよい。なお、上記の方法
を用いて変換誤差Ｖ_err を補正する際、Ａ／Ｄ変換回路
の寄生抵抗に合わせて補正量を最適化する手続きが必要
となる。

【００８５】次に、図３乃至図５に基づき本発明の第３
の実施の形態について説明する。第３の実施の形態で
は、第１、第２の実施の形態で示したオフセット補正及
びオフセット・フルスケール補正を行うための具体的な
回路構成について説明する。

【００８６】第３の実施の形態の逐次比較型アナログ・
ディジタル変換回路の回路構成を図３に示す。このアナ
ログ・ディジタル変換回路は、電圧比較回路１と、Ｄ／
Ａ変換回路４と、Ａ／Ｄ変換制御回路５と、第１のレベ
ルシフト回路６と、これに含まれる補正回路６ａと、第
２のレベルシフト回路７と、これに含まれるセレクタ７
ａから構成され、半導体集積回路のチップ上に搭載され
る。

【００８７】前記Ｄ／Ａ変換回路４は、Ｄ／Ａ変換コー
ドから得られたＤ／Ａ変換電圧Ｖ_{da c} と、Ｄ／Ａ変換コ
ード“０Ｈ”から“１０Ｈ”までのＤ／Ａ変換電圧Ｖ
_tap0〜Ｖ_tap16 とを出力する、第１のレベルシフト回路
６に含まれる補正回路６ａは、Ｄ／Ａ変換回路４から出
力されるＤ／Ａ変換電圧Ｖ_tap0〜Ｖ_tap7を外部信号
Ｄ₀ 、Ｄ₁ 、Ｄ₂ 、ＰＬＵＳ、及びＡ／Ｄ変換回路から
の信号ＳＡＭＰＬＥによって選択し、オフセット補正に
用いる電圧Ｖ_off を出力する。

【００８８】なお、補正回路６ａの出力電圧Ｖ_off は、
サンプリング期間ではＶ_off1、コンパレート期間ではＶ
_off2となるように制御され、両者の電圧の差を第１のレ
ベルシフト回路６に含まれるオフセット補正コンデンサ
Ｃ_off に印加することにより、Ａ／Ｄ変換コードによら
ない一様なオフセット補正を加えることができる。

【００８９】次にオフセット・フルスケール補正を行う
第２のレベルシフト回路７において、セレクタ７ａから
出力される電圧は、サンプリング期間とＭＳＢ変換時で
はＶ _tap8を選択し、以下、ｋ回目に比較されるＤ／Ａ変
換コードの組み合わせによって、Ｄ／Ａ変換電圧Ｖ_tap0
〜Ｖ_tap16 の中から、複数の電圧Ｖ_k1〜Ｖ_k8を選択する
ように制御される。電圧比較回路１は、オフセット補正
用電圧Ｖ_off と、セレクタで選択されたオフセット・フ
ルスケール補正電圧Ｖ_k1からＶ_k8とを用いてＤ／Ａ変換
電圧Ｖ_dac とアナログ入力電圧Ｖ_AIN とを比較する。

【００９０】Ａ／Ｄ変換制御回路５は、電圧比較回路１
の比較結果に応じてＤ／Ａ変換コードの所定の１ビット
分のデータを決定する動作をＤ／Ａ変換コードのＭＳＢ
からＬＳＢまでビットごとに繰り返し、図３に太い矢印
で示すように、Ｄ／Ａ変換コード（ＤＡＣコード）をＤ
／Ａ変換回路４に出力し、最終的に決定されたＤ／Ａ変
換コードをＡ／Ｄ変換データとして保持する。

【００９１】図４にＤ／Ａ変換回路４の回路構成の一例
を示す。Ｄ／Ａ変換回路４は、Ｄ／Ａ変換電圧Ｖ_dac の
高レベル側基準電圧Ｖ_REFHが印加される第１のノード
と、低レベル側基準電圧Ｖ_REFLが印加される第２のノー
ドとの間に、抵抗値ｒの複数の分圧用抵抗（１０ビット
のＡ／Ｄ変換回路であれば２¹⁰個の単位抵抗）が直列に
接続される。ただし、両端の分圧用抵抗には寄生抵抗が
含まれるため、実際には抵抗値がｒと異なるＲ_H 、Ｒ_L
となっている。

【００９２】また、複数の分圧用抵抗の各分圧ノードに
対して、複数のスイッチ８の一方の端子が接続され、他
方の端子がＤ／Ａ変換電圧Ｖ_dac の出力ノードに共通に
接続され、前記複数のスイッチ８は、Ｄ／Ａ変換コード
に応じて択一的にオン状態に制御される。また、Ｖ_REFL
側の１６個の分圧ノードは、それぞれＤ／Ａ変換回路４
の出力ノードＶ_tap0乃至Ｖ_tap16 に接続される。

【００９３】図３の補正回路６ａの回路構成の一例を図
５に示す。図５の補正回路６ａは、オフセット補正に用
いる電圧Ｖ_off1とＶ_off2とのいずれかを選択するスイッ
チ９、１０と、Ｄ／Ａ変換回路の出力ノードＶ_tap0乃至
Ｖ_tap7のいずれかを選択する複数のスイッチ１１と、サ
ンプリング期間にのみ高レベル（以下“Ｈ”と呼ぶ）と
なる信号ＳＡＭＰＬＥと信号ＰＬＵＳとを用いて、前記
スイッチ９、１０のスイッチング動作を制御する排他的
論理和ゲート（以下Ｅｘ．ＯＲゲートと呼ぶ）１２及び
インバータ１３からなる制御回路と、外部信号Ｄ₀ 、Ｄ
₁ 、Ｄ₂ 及びインバータ１５乃至１７の出力が接続され
る３入力ＡＮＤゲート１４の出力ＳＥＬ０乃至ＳＥＬ７
を用いて、前記複数のスイッチ１１のいずれかを選択的
に動作させる選択回路から構成される。この補正回路６
ａの出力は出力端子Ｖ_off に接続される。

【００９４】ここで、信号ＳＡＭＰＬＥと信号ＰＬＵＳ
とを用いて、補正回路６ａの出力端子Ｖ_off に、
Ｖ_off1、Ｖ_off2を出力する動作について説明する。ここ
で、スイッチ９、１０は、スイッチ１１と同様、制御ゲ
ートに加える信号の（＋）、（−）に応じてオン状態、
オフ状態となる制御ゲートを備えたスイッチである。

【００９５】サンプリング期間において信号ＳＡＭＰＬ
Ｅは“Ｈ”であるから、信号ＰＬＵＳを“Ｈ”とすれば
Ｅｘ．ＯＲゲート１２の出力は低レベル（以下“Ｌ”と
呼ぶ）、したがって、インバータ１３を介してスイッチ
９、１０の制御ゲートは“Ｈ”、“Ｌ”となるので、ス
イッチ９、１０は、それぞれオン状態、オフ状態とな
り、補正回路６ａの出力にはＶ_off2が出力される。

【００９６】また、サンプリング期間において信号ＰＬ
ＵＳを“Ｌ”とすれば、同様にしてスイッチ９、１０
は、それぞれオフ状態、オン状態となり、補正回路６ａ
の出力はＶ_off1となる。

【００９７】コンパレート期間において信号ＳＡＭＰＬ
Ｅは“Ｌ”であるから、信号ＰＬＵＳを“Ｈ”とすれば
Ｅｘ．ＯＲゲートの出力は“Ｈ”となり、したがってイ
ンバータ１３を介してスイッチ９、１０の制御ゲートは
“Ｌ”、“Ｈ”となるので、スイッチ９、１０は、それ
ぞれオフ状態、オン状態となり、補正回路６Ａの出力に
はＶ_off1が出力される。

【００９８】また、コンパレート期間において、信号Ｐ
ＬＵＳを“Ｌ”とすれば、同様にしてスイッチ９、１０
は、それぞれオン状態、オフ状態となり、補正回路６ａ
の出力はＶ_off2となる。

【００９９】したがって、信号ＰＬＵＳを“Ｈ”とした
まま、サンプリング期間とコンパレート期間とを切り替
えれば、補正回路６ａにはそれぞれの期間でＶ_off2とＶ
_off1とが出力し、信号ＰＬＵＳを“Ｌ”としたまま、サ
ンプリング期間とコンパレート期間とを切り替えれば、
補正回路６ａにはそれぞれの期間でＶ_off1とＶ_off2とが
出力する。

【０１００】すなわち、信号ＰＬＵＳを“Ｈ”又は
“Ｌ”とすることにより、図７（ｃ）において互いに逆
方向のオフセット補正を行うことができる。このように
すれば、図２の電圧比較回路の一方の入力端子のみを用
いて、容易に双方向のレベルシフトを付与することがで
きる。

【０１０１】図６は図５の補正回路６ａの変形例であ
る。図６の補正回路は差動型の出力端子Ｖ_offn、Ｖ_offp
を有し、この差動型出力端子は、図２の（−）端子と
（＋）端子に接続されるオフセット補正コンデンサＣ
_off 、Ｃ_offpの入力側の端子にそれぞれ接続される。

【０１０２】図６の補正回路においては、スイッチ９、
９ａ、及びスイッチ１０、１０ａが対になって制御さ
れ、ｔａｐ０〜ｔａｐ７から選択されたオフセット補正
電圧Ｖ _off1、Ｖ_off2が差動型の出力端子Ｖ_offn、Ｖ_offp
にそれぞれ出力される。

【０１０３】サンプリング期間において、信号ＳＡＭＰ
ＬＥは“Ｈ”であるから、信号ＰＬＵＳを“Ｈ”とすれ
ばＥｘ．ＯＲゲート１２の出力は“Ｌ”、したがって、
インバータ１３を介してスイッチ９、９ａ及び１０、１
０ａの制御ゲートは“Ｈ”、“Ｌ”となるので、スイッ
チ９、９ａ及び１０、１０ａは、それぞれオン状態及び
オフ状態となり、補正回路６ａの出力端子Ｖ_offnはＶ
_off2、出力端子Ｖ_offpはＶ_off1となる。

【０１０４】また、サンプリング期間において、信号Ｐ
ＬＵＳを“Ｌ”とすれば、同様にしてスイッチ９、９ａ
及び１０、１０ａは、それぞれオフ状態、オン状態とな
り、補正回路６ａの出力端子Ｖ_offnはＶ_off1、出力端子
Ｖ_offpはＶ_off2となる。

【０１０５】コンパレート期間において、信号ＳＡＭＰ
ＬＥは“Ｌ”であるから、信号ＰＬＵＳを“Ｈ”とすれ
ば、同様にしてスイッチ９、９ａ及び１０、１０ａは、
それぞれオフ状態、オン状態となり、補正回路６ａの出
力端子Ｖ_offnはＶ_off1、出力端子Ｖ_offpはＶ_off2とな
る。

【０１０６】また、コンパレート期間において、信号Ｐ
ＬＵＳを“Ｌ”とすれば、同様にしてスイッチ９、９ａ
及び１０、１０ａは、それぞれオン状態、オフ状態とな
り、補正回路６ａの出力端子Ｖ_offnはＶ_off2、出力端子
Ｖ_offpはＶ_off1となる。

【０１０７】したがって、信号ＰＬＵＳを“Ｈ”とした
まま、サンプリング期間とコンパレート期間とを切り替
えれば、補正回路６ａの出力端子Ｖ_offn、Ｖ_offpには、
サンプリング期間にはＶ_off2、Ｖ_off1が、コンパレート
期間にはＶ_off1、Ｖ_off2が入れ替わって出力される。

【０１０８】また、信号ＰＬＵＳを“Ｌ”としたまま、
サンプリング期間とコンパレート期間とを切り替えれ
ば、補正回路６ａの出力端子Ｖ_offn、Ｖ_offpには、サン
プリング期間にはＶ_off1、Ｖ_off2が、コンパレート期間
にはＶ_off2、Ｖ_off1が入れ替わって出力される。

【０１０９】すなわち、信号ＰＬＵＳを“Ｈ”又は
“Ｌ”とすることにより、差動型の回路構成に対して、
互いに逆方向のオフセット補正を行うことができる。こ
のようにすれば、図２の電圧比較回路の差動型の入力端
子を用いて、双方向のレベルシフトを行うことができ
る。

【０１１０】次に、第３の実施の形態で説明した第１、
第２のレベルシフト回路によるＶ_{er r} の補正量について
説明する。先にのべたように、第３の実施の形態ではＤ
／Ａ変換回路４のＶ_tap0乃至Ｖ_tap7からオフセット補正
用の電圧を選択するので、Ａ／Ｄ変換回路からの信号Ｓ
ＡＭＰＬＥ、外部入力信号Ｄ₀ 、Ｄ₁ 、Ｄ₂ 、及びＰＬ
ＵＳにより、サンプリング期間とコンパレート期間との
間でＶ_off の電圧の差Ｖ_off1−Ｖ_off2に、最大±７ＬＳ
Ｂの変化を与えることができる。

【０１１１】第３の実施の形態の補正回路構成におい
て、Ｃ_SH：Ｃ₁ ：Ｃ₂ ：Ｃ₃ ：Ｃ₄ ：Ｃ₅ ：Ｃ₆ ：
Ｃ₇ ：Ｃ₈ ：Ｃ_off ＝５６：１：１：１：１：１：１：
１：１：８の容量比にした場合、オフセット補正におい
て電圧比較回路に加えることできる回路しきい値の最大
補正量ΔＶ_offmaxは、容量結合比が、Ｋ_off ＝Ｃ_off ／
（Ｃ _SH＋Ｃ₁ ＋Ｃ₂ ＋Ｃ₃ ＋Ｃ₄ ＋Ｃ₅ ＋Ｃ₆ ＋Ｃ₇ ＋
Ｃ₈ ）＝１／８であるからΔＶ_offmax＝±７／８ＬＳＢ
となる。

【０１１２】Ｖ_AIN ＝（Ｖ_REFH−Ｖ_REFL）／２の時のＡ
／Ｄ変換コードを理論値と正確にあわせるためには、Ｋ
_off ・ΔＶ_off を実際にもっているＶ_err の値（Ｖ_AIN
＝（Ｖ_REFH−Ｖ_REFL）／２における値）とするようなＫ
_off とΔＶ_off の組み合わせを探せばよい。

【０１１３】第３の実施の形態において、オフセット・
フルスケール誤差の改善のためには、ＭＳＢが確定する
までＣ₁ 〜Ｃ₈ にはＶ_tap8の電位を印加する条件が必要
となる。１０ビットＡ／Ｄ変換回路を用い、アナログ入
力電圧Ｖ_AIN がＡ／Ｄ変換コードに換算して“１５３
Ｈ”の場合について、逐次比較過程で選択されたｔａｐ
番号と、対応する補正量ΔＶ_kin との関係を表１に示
す。ここで、コンデンサ容量比は前記同様とする。

【０１１４】

【表１】

【０１１５】表１の結果から、第３の実施の形態におい
て、補正量ΔＶ_kin の最小値をＶ_{ki nmin}とすれば、ΔＶ
_kinmin＝±１／６４ＬＳＢの分解能まで補正が可能であ
ることがわかる。また、補正量ΔＶ_kin の最大値をΔＶ
_kinmaxとすれば、ΔＶ_kinmax＝±１ＬＳＢ（表１で選択
ｔａｐ番号を全て０とした時の補正量ΔＶ_kin に対応す
る）であるから、オフセット・フルスケール誤差の補正
は２ＬＳＢの範囲まで可能であることがわかる。

【０１１６】第３の実施の形態では、Ｃ１〜Ｃ８の容量
比が等しいことから、セレクタの動作でキャパシタに印
加する電圧のｔａｐ番号は、上位４ビット確定までは全
て同じでよい。換言すれば、この動作条件を満足するセ
レクタ回路構成がもっとも簡単で実現性が高いというこ
とができる。

【０１１７】なお、本発明は上記の実施の形態に限定さ
れることはない。第３の実施の形態において、第１のレ
ベルシフト回路に含まれる補正回路６ａを差動型の出力
として、電圧比較回路１の差動入力端子にそれぞれオフ
セット補正コンデンサＣ_offを接続し、その入力端子に
前記差動型補正回路６ａの出力端子を接続するオフセッ
ト補正について説明したが、同様な差動型の回路構成
は、Ｃ₁ 乃至Ｃ₈ を電圧比較回路１の差動入力端子にそ
れぞれ接続し、第２のレベルシフト回路を差動型の構成
とすれば、同様にオフセット・フルスケール補正を行う
ことができる。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【０１１８】

【発明の効果】上述したように本発明の逐次比較型アナ
ログ・ディジタル変換回路によれば、寄生抵抗によって
発生したＤ／Ａ変換回路の基準電圧の変化分を、第１の
レベルシフト回路と第２のレベルシフト回路、及びＤ／
Ａ変換回路からの複数の電圧を用いて補正することがで
きる。

【０１１９】電圧比較回路に前記複数の電圧を印加する
ことにより、実際には寄生抵抗によりオフセット誤差や
右上がり変換誤差を含むＤ／Ａ変換回路を備えていて
も、等価的に理想的なＤ／Ａ変換回路と見做せるように
補正することができるため、アナログ入力電圧に対する
正確なＡ／Ｄ変換コードを得ることができる。

【０１２０】第１のレベルシフト回路では、付加したオ
フセット補正コンデンサＣ_off に、サンプリング期間と
コンパレート期間との間で異なる電圧を与えることによ
り、Ａ／Ｄ変換コード全体の変換電圧を相対的に＋ΔＶ
（又は−ΔＶ）だけシフトさせることができる。このよ
うなオフセット補正を実施することにより、Ａ／Ｄ変換
コードのＭＳＢの確定を正確に行うことができ、また
（Ｖ_REFH＋Ｖ_REFL）／２から｜ΔＶ_AIN ｜だけ離れたＡ
／Ｄ変換コードに対する変換誤差の絶対値を等しくする
ことができるため、第２のレベルシフト回路に要求され
るオフセット・フルスケール補正を実施するための回路
構成を簡略化することができる。

【０１２１】第２のレベルシフト回路では、付加したオ
フセット・フルスケール補正コンデンサＣ₁ 乃至Ｃ
_n に、Ｄ／Ａ変換回路のｔａｐから選択された電圧の差
をＡ／Ｄ変換コードを決定する逐次比較段階で印加する
ことにより、オフセット補正後に残留した総合変換誤差
特性の右上がり誤差を除去することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における補正回路の
動作概要を示す図。

【図２】本発明の第２の実施の形態における補正回路の
動作概要を示す図。

【図３】本発明の第３の実施の形態における逐次比較型
アナログ・ディジタル変換回路の構成を示す図。

【図４】本発明の第３の実施の形態におけるＤ／Ａ変換
回路の構成を示す図。

【図５】本発明の第３の実施の形態の補正回路の構成を
示す図。

【図６】本発明の第３の実施の形態の補正回路の変形例
を示す図。

【図７】従来のＤ／Ａ変換回路に含まれる寄生抵抗によ
る誤差の影響を示す図。

【図８】従来の逐次比較型アナログ・ディジタル変換回
路の構成を示す図。

【符号の説明】

１…電圧比較回路 ２…本発明に関する回路構成部分 ３…スイッチング動作の関連を示す矢印 ４…Ｄ／Ａ変換回路 ５…Ａ／Ｄ変換制御回路 ６…第１のレベルシフト回路 ６ａ…補正回路 ７…第２のレベルシフト回路 ７ａ…セレクタ ８…Ｄ／Ａ変換回路のスイッチ ９、９ａ…補正回路のスイッチ １０、１０ａ…補正回路のスイッチ １１…補正回路のスイッチ １２…Ｅｘ．ＯＲゲート １３…インバータ １４…ＡＮＤゲート １５〜１７…インバータ １８…ＤＡＣブロック

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の単位抵抗を直列接続した抵抗回路
   と、その両端に印加された第１、第２の基準電圧とを用
   いて、Ｄ／Ａ変換コードからＤ／Ａ変換された電圧と、
   前記抵抗回路で分割された複数の電圧とをそれぞれ出力
   するＤ／Ａ変換回路と、 前記Ｄ／Ａ変換された電圧とアナログ入力電圧とを比較
   する電圧比較回路と、 前記電圧比較回路の出力に応じて、前記Ｄ／Ａ変換コー
   ドの所定の１ビット分のデータを決定するデータ決定手
   段と、 このデータ決定手段を前記Ｄ／Ａ変換コードの最上位ビ
   ットから最下位ビットまでの各ビットに対して繰り返し
   適用することにより、最終的に決定された前記Ｄ／Ａ変
   換コードを前記Ｄ／Ａ変換回路に出力し、かつ、前記Ｄ
   ／Ａ変換コードをＡ／Ｄ変換データとして保持するＡ／
   Ｄ変換制御回路と、 前記複数の電圧から選択された第１の電圧と第２の電圧
   とを用いて、前記電圧比較回路の比較電圧をＤ／Ａ変換
   コードによらずにシフトさせるレベルシフト回路と、 を具備することを特徴とする逐次比較型アナログ・ディ
   ジタル変換回路。
2. 【請求項２】 複数の単位抵抗を直列接続した抵抗回路
   と、その両端に印加された第１、第２の基準電圧とを用
   いて、Ｄ／Ａ変換コードからＤ／Ａ変換された電圧と、
   前記抵抗回路で分割された複数の電圧とをそれぞれ出力
   するＤ／Ａ変換回路と、 前記Ｄ／Ａ変換された電圧とアナログ入力電圧とを比較
   する電圧比較回路と、 前記電圧比較回路の出力に応じて、前記Ｄ／Ａ変換コー
   ドの所定の１ビット分のデータを決定するデータ決定手
   段と、 このデータ決定手段を前記Ｄ／Ａ変換コードの最上位ビ
   ットから最下位ビットまでの各ビットに対して繰り返し
   適用することにより、最終的に決定された前記Ｄ／Ａ変
   換コードを前記Ｄ／Ａ変換回路に出力し、かつ、前記Ｄ
   ／Ａ変換コードをＡ／Ｄ変換データとして保持するＡ／
   Ｄ変換制御回路と、 前記複数の電圧から選択された第１の電圧と第２の電圧
   とを用いて、前記電圧比較回路の比較電圧をＤ／Ａ変換
   コードによらずにシフトさせる第１のレベルシフト回路
   と、 前記複数の電圧から前記Ｄ／Ａ変換コードにしたがって
   複数の第３の電圧と、前記複数の第３の電圧とそれぞれ
   対をなす複数の第４の電圧とを選択し、それぞれ対をな
   す前記複数の第３、第４の電圧を用いて、前記電圧比較
   回路の比較電圧を前記Ｄ／Ａ変換コードにしたがってシ
   フトさせる第２のレベルシフト回路と、 を具備することを特徴とする逐次比較型アナログ・ディ
   ジタル変換回路。
3. 【請求項３】 前記請求項１記載のレベルシフト回路、
   及び請求項２記載の第１のレベルシフト回路は、少なく
   とも１つのオフセット補正コンデンサと、 サンプリング期間とコンパレート期間との間で前記第１
   の電圧と第２の電圧とを切替えて、前記少なくとも１つ
   のオフセット補正コンデンサの一方の端子に印加する電
   圧切替え手段とを備え、 前記少なくとも１つのオフセット補正コンデンサの他方
   の端子は、前記電圧比較回路の一方の入力端子に接続さ
   れることを特徴とする請求項１、２のいずれかに記載の
   逐次比較型アナログ・ディジタル変換回路。
4. 【請求項４】 前記請求項１記載のレベルシフト回路、
   及び請求項２記載の第１のレベルシフト回路は、前記抵
   抗回路の末端の中間端子に一方の端子が接続された第１
   のスイッチと、 前記抵抗回路の複数の中間端子に一方の端子がそれぞれ
   接続された複数の第２のスイッチと、 前記複数の第２のスイッチの他方の端子が共通に接続さ
   れた共通線と、 この共通線に一方の端子が接続された第３のスイッチと
   前記第１、第３のスイッチの他方の端子が互いに接続さ
   れた出力ノードと、前記出力ノードに一方の端子が接続
   された少なくとも１つのオフセット補正コンデンサと、 前記複数の第２のスイッチのいずれか１つを選択的にオ
   ン状態とする第１のスイッチング制御手段と、 サンプリング期間にのみ高レベルとなる信号を制御信号
   の１つとして第１、第３のスイッチを互いに排他的にオ
   ン状態又はオフ状態とする第２のスイッチング制御手段
   とを具備し、 前記少なくとも１つのオフセット補正コンデンサの他方
   の端子は電圧比較回路の一方の入力端子に接続され、 前記第１、第２のスイッチング制御手段により、前記抵
   抗回路の末端の中間端子の電圧と、前記末端の中間端子
   以外の複数の中間端子のいずれか１つの電圧とを前記第
   １、第２の電圧として、サンプリング期間とコンパレー
   ト期間との間で前記第１、第２の電圧を切替えて前記出
   力ノードに出力することにより、前記少なくとも１つの
   オフセット補正コンデンサを介して、前記電圧比較回路
   の一方の入力端子にオフセット補正レベルシフト電圧を
   入力することを特徴とする請求項１、２のいずれかに記
   載の逐次比較型アナログ・ディジタル変換回路。
5. 【請求項５】 前記請求項１記載のレベルシフト回路、
   及び請求項２記載の第１のレベルシフト回路は、少なく
   とも１個の第１のオフセット補正コンデンサと、 少なくとも１個の第２のオフセット補正コンデンサと、 サンプリング期間とコンパレート期間との間で前記第
   １、第２の電圧を切替えて、前記第１、第２のオフセッ
   ト補正コンデンサの一方の端子に印加する電圧切替え手
   段とを備え、 前記第１、第２のオフセット補正コンデンサの他方の端
   子は、それぞれ前記電圧比較回路の一方の入力端子と他
   方の入力端子とに接続されることを特徴とする請求項
   １、２のいずれかに記載の逐次比較型アナログ・ディジ
   タル変換回路。
6. 【請求項６】 前記請求項１記載のレベルシフト回路、
   及び請求項２記載の第１のレベルシフト回路は、前記抵
   抗回路の末端の中間端子に一方の端子が接続された第１
   のスイッチと、 前記抵抗回路の複数の中間端子に一方の端子がそれぞれ
   接続された複数の第２のスイッチと、 前記複数の第２のスイッチの他方の端子が共通に接続さ
   れた共通線と、 この共通線に一方の端子が接続された第３のスイッチ
   と、 前記第１、第３のスイッチの他方の端子が互いに接続さ
   れた第１の出力ノードと、 前記第１の出力ノードに一方の端子が接続された少なく
   とも１つの第１のオフセット補正コンデンサと、 前記共通線に一方の端子が接続された第４のスイッチ
   と、 前記抵抗回路の末端の中間端子に一方の端子が接続され
   た第５のスイッチと、 前記第４、第５のスイッチの他方の端子が互いに接続さ
   れた第２の出力ノードと、 前記第２の出力ノードに一方の端子が接続された少なく
   とも１つの第２のオフセット補正コンデンサと、 前記複数の第２のスイッチのいずれか１つを選択的にオ
   ン状態とする第１のスイッチング制御手段と、 サンプリング期間にのみ高レベルとなる信号を制御信号
   の１つとして第１、第４のスイッチと前記第３、第５の
   スイッチとを互いに排他的にオン状態又はオフ状態とす
   る第２のスイッチング制御手段とを具備し、 前記少なくとも１つの第１のオフセット補正コンデンサ
   の他方の端子は電圧比較回路の一方の入力端子に接続さ
   れ、 前記少なくとも１つの第２のオフセット補正コンデンサ
   の他方の端子は電圧比較回路の他方の入力端子に接続さ
   れ、 前記第１、第２のスイッチング制御手段により、前記抵
   抗回路の末端の中間端子の電圧と、前記末端の中間端子
   以外の複数の中間端子のいずれか１つの電圧とを前記第
   １、第２の電圧として、サンプリング期間とコンパレー
   ト期間との間で前記第１、第２の電圧を切替えて前記第
   １、第２の出力ノードに出力することにより、前記少な
   くとも１つの第１、第２のオフセット補正コンデンサを
   介して、前記電圧比較回路の第１、第２の入力端子にオ
   フセット補正レベルシフト電圧をそれぞれ入力すること
   を特徴とする請求項１、２のいずれかに記載の逐次比較
   型アナログ・ディジタル変換回路。
7. 【請求項７】 前記第２のレベルシフト回路は、複数の
   オフセット・フルスケール補正コンデンサと、 サンプリング期間とコンパレート期間との間でそれぞれ
   対をなす前記複数の第３、第４の電圧を互いに切替え
   て、前記複数のオフセット・フルスケール補正コンデン
   サの一方の端子にそれぞれ印加する電圧切替え手段とを
   備え、 前記複数のオフセット・フルスケール補正コンデンサの
   他方の端子は共に前記比較回路の一方の入力端子に接続
   されることを特徴とする請求項２記載の逐次比較型アナ
   ログ・ディジタル変換回路。
8. 【請求項８】 前記第２のレベルシフト回路は、前記抵
   抗回路の複数の中間端子から前記Ｄ／Ａ変換コードにし
   たがって複数の第３の中間端子と、前記複数の中間端子
   とそれぞれ対をなす複数の第４の中間端子とを選択する
   セレクタと、それぞれ対をなす前記複数の第３、第４の
   中間端子に、入力側の２端子がそれぞれ接続された複数
   の３端子切替えスイッチと、 前記複数の３端子切替えスイッチの出力側の端子にそれ
   ぞれ接続された複数のオフセット・フルスケール補正コ
   ンデンサとを備え、 前記３端子切替スイッチはサンプリング期間とコンパレ
   ート期間との間で前記入力側の２端子の電圧を切り換
   え、前記オフセット・フルスケール補正コンデンサの一
   方の端子に印加することを特徴とする請求項２記載の逐
   次比較型アナログ・ディジタル変換回路。