JP4970365B2 - Ａ／ｄ変換器 - Google Patents

Ａ／ｄ変換器 Download PDF

Info

Publication number
JP4970365B2
JP4970365B2 JP2008172404A JP2008172404A JP4970365B2 JP 4970365 B2 JP4970365 B2 JP 4970365B2 JP 2008172404 A JP2008172404 A JP 2008172404A JP 2008172404 A JP2008172404 A JP 2008172404A JP 4970365 B2 JP4970365 B2 JP 4970365B2
Authority
JP
Japan
Prior art keywords
capacitors
bit
terminal
conversion value
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008172404A
Other languages
English (en)
Other versions
JP2010016466A (ja
Inventor
真一 池田
芳和 長島
啓友 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008172404A priority Critical patent/JP4970365B2/ja
Priority to US12/427,495 priority patent/US7830295B2/en
Publication of JP2010016466A publication Critical patent/JP2010016466A/ja
Application granted granted Critical
Publication of JP4970365B2 publication Critical patent/JP4970365B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Description

本発明はＡ／Ｄ変換器に関し、特に、チョッパ型コンパレータを用いた逐次比較型Ａ／Ｄ変換器に適用して好適なものである。
逐次比較型Ａ／Ｄ変換器では、アナログ入力電圧を参照電圧と比較するために、チョッパ型コンパレータを用いることで、低消費電力化および低電圧化を図る方法がある（特許文献１）。このチョッパ型コンパレータを用いた逐次比較型Ａ／Ｄ変換器では、上位ビットのＡ／Ｄ変換値に応じた参照電圧をラダー抵抗にて生成するＤ／Ａ変換器が設けられ、サンプリングされたアナログ入力電圧がコンデンサに保持される。そして、コンデンサ上にサンプリングされたアナログ入力電圧を参照電圧と順次比較することで、Ａ／Ｄ変換が各ビットごとに順次行われる。
しかしながら、従来の逐次比較型Ａ／Ｄ変換器では、各ビットをＡ／Ｄ変換するごとに、コンデンサの浮遊容量のチャージ動作および比較動作が順次行われるため、Ａ／Ｄ変換に時間がかかり、変換速度が遅いという問題があった。
特開２００８−５００１号公報
そこで、本発明の目的は、消費電力および回路面積の増大を抑制しつつ、逐次比較によるＡ／Ｄ変換処理を高速化することが可能なＡ／Ｄ変換器を提供することである。
上述した課題を解決するために、本発明の一態様によれば、第１、第２および第３のスイッチング回路とそれぞれ協働してアナログ入力電圧をそれぞれサンプリングする第１、第２および第３のコンデンサと、前記第１、第２および第３のコンデンサごとに第１、第２および第３の参照電圧を発生し、前記第１、第２および第３のコンデンサの一方の端子に印加する参照電圧発生回路と、前記第１、第２および第３のコンデンサの他方の端子の電圧をそれぞれ所定値と比較することで、前記アナログ入力電圧と、前記第１、第２および第３の参照電圧との大小関係を判定する比較器と、上位からＮ（Ｎは１以上の整数）ビット目のＡ／Ｄ変換値が確定する前に、上位から（Ｎ＋１）ビット目のＡ／Ｄ変換値を求めるために参照される可能性のある２つの参照電圧を、前記第１、第２および第３のコンデンサのうちのいずれか２つの一方の端子にそれぞれ印加させるチャージタイミング制御部と、前記Ｎビット目のＡ／Ｄ変換値の確定後に、前記Ｎビット目のＡ／Ｄ変換値に応じた参照電圧が一方の端子に印加された前記第１、第２および第３のコンデンサのうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記（Ｎ＋１）ビット目のＡ／Ｄ変換値を確定させる比較タイミング制御部とを備えることを特徴とするＡ／Ｄ変換器を提供する。
また、本発明の一態様によれば、第１、第２および第３のスイッチング回路とそれぞれ協働してアナログ入力電圧をそれぞれサンプリングする第１、第２および第３のコンデンサと、前記第１および第２のコンデンサを接続する第４のスイッチング回路と、前記第２および第３のコンデンサを接続する第５のスイッチング回路と、前記第１、第２および第３のコンデンサごとに第１、第２および第３の参照電圧を発生し、前記第１、第２および第３のコンデンサの一方の端子に印加する参照電圧発生回路と、前記第１、第２および第３のコンデンサの他方の端子の電圧をそれぞれ所定値と比較することで、前記アナログ入力電圧と、前記第１、第２および第３の参照電圧との大小関係を判定する比較器と、上位からＭ（Ｍは１以上の整数）ビット目までについては、前記第４および第５のスイッチング回路をオフさせた状態で、上位からＮ（Ｎは１以上Ｍ以下の整数）ビット目のＡ／Ｄ変換値が確定する前に、上位から（Ｎ＋１）ビット目のＡ／Ｄ変換値を求めるために参照される可能性のある２つの参照電圧を、前記第１、第２および第３のコンデンサのうちのいずれか２つの一方の端子にそれぞれ印加させ、前記Ｎビット目のＡ／Ｄ変換値の確定後に、前記Ｎビット目のＡ／Ｄ変換値に応じた参照電圧が一方の端子に印加された前記第１、第２および第３のコンデンサのうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記（Ｎ＋１）ビット目のＡ／Ｄ変換値を確定させる上位ビット変換制御部と、上位から（Ｍ＋１）ビット目以降については、前記第４および第５のスイッチング回路をオンさせることで、前記第１、第２および第３のコンデンサの一方の端子を接続してから、Ｋ（Ｋは（Ｍ＋１）以上の整数）ビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧を前記第１、第２および第３のコンデンサの一方の端子に印加させ、前記参照電圧が一方の端子に印加された前記第１、第２および第３のコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記Ｋビット目のＡ／Ｄ変換値を確定させる下位ビット変換制御部とを備えることを特徴とするＡ／Ｄ変換器を提供する。
以上説明したように、本発明によれば、消費電力および回路面積の増大を抑制しつつ、逐次比較によるＡ／Ｄ変換処理を高速化することが可能となる。
以下、本発明の実施形態に係るＡ／Ｄ変換器について図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係るＡ／Ｄ変換器の概略構成を示すブロック図である。
図１において、Ａ／Ｄ変換器には、直列抵抗ＲＡ、切り替え部ＳＬ、スイッチング回路ＳＷ１〜ＳＷ３、コンデンサＣ１〜Ｃ３、制御回路１１、比較器１２および逐次比較レジスタ１３が設けられている。なお、直列抵抗ＲＡおよび切り替え部ＳＬは、第１、第２および第３の参照電圧をコンデンサＣ１〜Ｃ３にそれぞれ入力する参照電圧発生回路として用いることができる。
ここで、直列抵抗ＲＡには抵抗Ｒ１〜Ｒｘが設けられ、直列抵抗ＲＡは、基準電圧ＶＲＥＦを分圧した複数の分圧電圧を発生することができる。すなわち、Ａ／Ｄ変換のビット幅がｎであるものとすると、２ｎ個の抵抗Ｒ１〜Ｒｘを直列接続することができる。そして、各抵抗Ｒ１〜Ｒｘの端子からは、基準電圧ＶＲＥＦを１／２ｎずつ順次降下させた２ｎ個の分圧電圧を取り出すことができる。
また、切り替え部ＳＬには、コンデンサＣ１〜Ｃ３にそれぞれ対応した切り替え回路ＳＬ１〜ＳＬ３が設けられ、切り替え回路ＳＬ１〜ＳＬ３は、直列抵抗ＲＡにて発生された分圧電圧を第１、第２および第３の参照電圧としてコンデンサＣ１〜Ｃ３の一方の端子にそれぞれ入力することができる。すなわち、ｎビット分のＡ／Ｄ変換が行われるものとすると、切り替え回路ＳＬ１〜ＳＬ３には、２ｎ個のスイッチング素子をそれぞれ設けることができる。そして、コンデンサＣ１〜Ｃ３の浮遊容量にチャージを行う場合、各切り替え回路ＳＬ１〜ＳＬ３は、２ｎ個のスイッチング素子のうちのいずれか１つのスイッチング素子をそれぞれオンすることで、抵抗Ｒ１〜Ｒｘのいずれかの端子から分圧電圧をそれぞれ取り出し、コンデンサＣ１〜Ｃ３の一方の端子にそれぞれ入力することができる。
また、スイッチング回路ＳＷ１〜ＳＷ３は、アナログ入力電圧Ａｉｎをそれぞれサンプリングし、コンデンサＣ１〜Ｃ３の一方の端子にそれぞれ入力することができる。コンデンサＣ１〜Ｃ３は、スイッチング回路ＳＷ１〜ＳＷ３にてサンプリングされたアナログ入力電圧Ａｉｎをそれぞれ保持することができる。比較器１２は、コンデンサＣ１〜Ｃ３の他方の端子の電圧をそれぞれ所定値と比較することで、アナログ入力電圧Ａｉｎと、第１、第２および第３の参照電圧との大小関係を判定することができる。逐次比較レジスタ１３は、比較器１２からの出力を保持し、Ａ／Ｄ変換値Ｄｏｕｔを出力することができる。
制御回路１１は、各コンデンサＣ１〜Ｃ３の浮遊容量のチャージ期間において、切り替え回路ＳＬ１〜ＳＬ３のいずれのスイッチング素子をそれぞれオンさせるかを指定するとともに、比較器１２による比較期間において、どのコンデンサＣ１〜Ｃ３を選択させるかを指定することができる。ここで、制御回路１１は、各コンデンサＣ１〜Ｃ３の浮遊容量のチャージ期間においては、３つの切り替え回路ＳＬ１〜ＳＬ３のうちの少なくとも２つの切り替え回路を選択し、その選択した切り替え回路のスイッチング素子のいずれか１つを同時にオンさせ、比較器１２による比較期間においては、コンデンサＣ１〜Ｃ３のうちのいずれか一つを一回の比較動作時に選択させ、次回の比較動作では異なるコンデンサＣ１〜Ｃ３を選択させることができる。
すなわち、制御回路１１には、チャージタイミング制御部１１ａおよび比較タイミング制御部１１ｂが設けられている。そして、チャージタイミング制御部１１ａは、上位からＮ（Ｎは１以上の整数）ビット目のＡ／Ｄ変換値Ｄｏｕｔが確定する前に、上位から（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを求めるために参照される可能性のある２つの参照電圧を、コンデンサＣ１〜Ｃ３のうちのいずれか２つの一方の端子にそれぞれ印加させることができる。比較タイミング制御部１１ｂは、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔの確定後に、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔに応じた参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３のうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを確定させることができる。
そして、サンプリング期間において、スイッチング回路ＳＷ１〜ＳＷ３がオンし、アナログ入力電圧ＡｉｎがコンデンサＣ１〜Ｃ３に保持される。そして、アナログ入力電圧ＡｉｎがコンデンサＣ１〜Ｃ３に保持されると、スイッチング回路ＳＷ１〜ＳＷ３がオフする。そして、制御回路１１は、各コンデンサＣ１〜Ｃ３の浮遊容量のチャージ期間において、３つの切り替え回路ＳＬ１〜ＳＬ３のうちの少なくとも２つの切り替え回路を選択し、その選択した切り替え回路のスイッチング素子のいずれか１つを同時にオンさせることで、コンデンサＣ１〜Ｃ３のうちの少なくとも２つの一方の端子に、第１、第２および第３のうちの少なくとも２つの参照電圧をそれぞれ印加させる。
また、制御回路１１は、比較器１２による比較期間においては、コンデンサＣ１〜Ｃ３のうちのいずれか一つを一回の比較動作時に選択させ、アナログ入力電圧Ａｉｎと、第１、第２および第３のうちのいずれか１つの参照電圧との大小関係を判定させることで、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔを確定させ、次回の比較動作では異なるコンデンサＣ１〜Ｃ３を選択させ、アナログ入力電圧Ａｉｎと、第１、第２および第３のうちの残りの２つのいずれか一方の参照電圧との大小関係を判定させることで、（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを確定させる。
なお、Ａ／Ｄ変換値Ｄｏｕｔのビット幅がｎビットであるものとすると、上位から（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを求めるために参照される可能性のある２つの参照電圧Ｖａ、Ｖｂは、以下のように設定することができる。
（２Ｎ±２（Ｎ−１）±・・・±２０）・ＶＲＥＦ／２Ｎ＋１
ただし、上式において、分子の±２０よりも前の項の符号においては、上位からＮビット目のＡ／Ｄ変換値Ｄｏｕｔが１ならば＋が選択され、上位からＮビット目のＡ／Ｄ変換値Ｄｏｕｔが０ならば−が選択される。
また、上位からＮビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧Ｖｃは、以下のように設定することができる。
（２Ｎ±２（Ｎ−１）±・・・±２１）・ＶＲＥＦ／２Ｎ＋１
ただし、上式において、分子の項の符号においては、上位から（Ｎ−１）ビット目のＡ／Ｄ変換値Ｄｏｕｔが１ならば＋が選択され、上位から（Ｎ−１）ビット目のＡ／Ｄ変換値Ｄｏｕｔが０ならば−が選択される。
すなわち、Ｎビット目の比較動作時の参照電圧をＶｃとすると、（Ｎ＋１）ビット目の比較動作時に参照される可能性のある２つの参照電圧Ｖａ、Ｖｂは、以下のように設定することができる。
Ｖｃ±ＶＲＥＦ／２Ｎ＋１
そして、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔが１の場合、（Ｎ＋１）ビット目の参照電圧ＶａとしてＶｃ＋ＶＲＥＦ／２Ｎ＋１という値を選択し、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔが０の場合、（Ｎ＋１）ビット目の参照電圧ＶｂとしてＶｃ−ＶＲＥＦ／２Ｎ＋１という値を選択することができる。
図２は、図１のＡ／Ｄ変換器における参照電圧ＶＲＥＦの遷移状態を示す図である。
図２において、例えば、アナログ入力電圧Ａｉｎが４１／６４ＶＲＥＦであるものとする。そして、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔを求める場合、図１のコンデンサＣ１〜Ｃ３のうちのいずれか１つの一方の端子には、１／２・ＶＲＥＦという参照電圧が印加されるとともに、コンデンサＣ１〜Ｃ３のうちのいずれか２つの一方の端子には、１／４・ＶＲＥＦと３／４・ＶＲＥＦという参照電圧が印加される。
そして、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１／２・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が１／２・ＶＲＥＦよりも大きいと判断すると、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が出力される。また、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が出力されると、３／４・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３が選択され、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと３／４・ＶＲＥＦとが比較される。そして、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと３／４・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が３／４・ＶＲＥＦよりも小さいと判断すると、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力される。
同様にして、上位から３ビット目では、上位２ビットが‘１０・・・’であるので、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと５／８・ＶＲＥＦとが比較され、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が５／８・ＶＲＥＦよりも大きいと判断すると、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が出力される。また、上位から４ビット目では、上位３ビットが‘１０１・・・’であるので、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１１／１６・ＶＲＥＦとが比較され、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が１１／１６・ＶＲＥＦよりも小さいと判断すると、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力される。また、上位から５ビット目では、上位４ビットが‘１０１０・・・’であるので、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと２１／３２・ＶＲＥＦとが比較され、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が２１／３２・ＶＲＥＦよりも小さいと判断すると、上位から５ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力される。
これにより、今回の比較動作のためのチャージ動作を前回の比較動作時またはチャージ動作時に行うことが可能となる。このため、比較器１２が１個だけしかない場合においても、各ビットをＡ／Ｄ変換するごとに、コンデンサＣ１〜Ｃ３の浮遊容量のチャージ動作および比較動作を順次行う必要がなくなり、消費電力および回路面積の増大を抑制しつつ、逐次比較によるＡ／Ｄ変換処理を高速化することが可能となる。
（第２実施形態）
この第２実施形態では、制御回路１１は、コンデンサＣ１〜Ｃ３のうちのいずれか２つの浮遊容量のチャージ動作と、コンデンサＣ１〜Ｃ３のうちの残りの１つについての比較動作を同時に行うことができる。すなわち、比較タイミング制御部１１ｂは、（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを求めるために参照される可能性のある２つの参照電圧が、コンデンサＣ１〜Ｃ３のうちのいずれか２つの一方の端子にそれぞれ印加されている期間に、コンデンサＣ１〜Ｃ３のうちの残りの１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔを算出させることができる。
図３は、本発明の第２実施形態に係る図１のコンデンサＣ１〜Ｃ３ごとの浮遊容量のチャージ動作および比較動作のタイミングを示す図である。
図３において、例えば、アナログ入力電圧Ａｉｎが４１／６４ＶＲＥＦであるものとする。そして、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦをＡ／Ｄ変換する場合、図１のスイッチング回路ＳＷ１〜ＳＷ３をオンすることで、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦがコンデンサＣ１〜Ｃ３にそれぞれサンプリングされる。そして、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦがコンデンサＣ１〜Ｃ３にそれぞれサンプリングされると、スイッチング回路ＳＷ１〜ＳＷ３がオフされる。
そして、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔを求める場合、制御回路１１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、図１のコンデンサＣ１〜Ｃ３のうちのいずれか１つの一方の端子には、１／２・ＶＲＥＦという参照電圧を印加させるとともに、コンデンサＣ１〜Ｃ３のうちの残りの２つの一方の端子には、１／２・ＶＲＥＦ±１／２２・ＶＲＥＦ、すなわち１／４・ＶＲＥＦと３／４・ＶＲＥＦという参照電圧をそれぞれ印加させる。
そして、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから１／２・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１／２・ＶＲＥＦとを比較器１２に比較させる。そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１／２・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が１／２・ＶＲＥＦよりも大きいと判定すると、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ）として１を出力する。そして、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が出力されると、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
そして、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が制御回路１１に出力されると、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから３／４・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと３／４・ＶＲＥＦとを比較器１２に比較させる。
そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと３／４・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が３／４・ＶＲＥＦよりも小さいと判定すると、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−１）として０を出力する。そして、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力されると、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
ここで、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと３／４・ＶＲＥＦとの比較が行われている時に、制御回路１１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、コンデンサＣ１〜Ｃ３のうちから３／４・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを除いた２つのコンデンサの一方の端子に、３／４・ＶＲＥＦ±１／２３・ＶＲＥＦ、すなわち５／８・ＶＲＥＦと７／８・ＶＲＥＦという参照電圧をそれぞれ印加させる。
そして、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が制御回路１１に出力されると、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから５／８・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと５／８・ＶＲＥＦとを比較器１２に比較させる。
そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと５／８・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が５／８・ＶＲＥＦよりも大きいと判定すると、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−２）として１を出力する。そして、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が出力されると、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
ここで、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと５／８・ＶＲＥＦとの比較が行われている時に、制御回路１１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、コンデンサＣ１〜Ｃ３のうちから５／８・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを除いた２つのコンデンサの一方の端子に、５／８・ＶＲＥＦ±１／２４・ＶＲＥＦ、すなわち９／１６・ＶＲＥＦと１１／１６・ＶＲＥＦという参照電圧をそれぞれ印加させる。
そして、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が制御回路１１に出力されると、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから１１／１６・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１１／１６・ＶＲＥＦとを比較器１２に比較させる。
そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１１／１６・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が１１／１６・ＶＲＥＦよりも小さいと判定すると、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−３）として０を出力する。そして、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力されると、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
ここで、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１１／１６・ＶＲＥＦとの比較が行われている時に、制御回路１１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、コンデンサＣ１〜Ｃ３のうちから１１／１６・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを除いた２つのコンデンサの一方の端子に、１１／１６・ＶＲＥＦ±１／２５・ＶＲＥＦ、すなわち２１／３２・ＶＲＥＦと２３／３２・ＶＲＥＦという参照電圧をそれぞれ印加させる。
そして、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が制御回路１１に出力されると、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから２１／３２・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと２１／３２・ＶＲＥＦとを比較器１２に比較させる。
そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと２１／３２・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が２１／３２・ＶＲＥＦよりも小さいと判定すると、上位から５ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−４）として０を出力する。そして、上位から５ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力されると、上位から５ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
ここで、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと２１／３２・ＶＲＥＦとの比較が行われている時に、制御回路１１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、コンデンサＣ１〜Ｃ３のうちから２１／３２・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを除いた２つのコンデンサの一方の端子に、２１／３２・ＶＲＥＦ±１／２６・ＶＲＥＦ、すなわち４１／６４・ＶＲＥＦと４３／６４・ＶＲＥＦという参照電圧をそれぞれ印加させる。
以下、同様にして、制御回路１１は、コンデンサＣ１〜Ｃ３のうちの２つの一方の端子に参照電圧を印加させながら、コンデンサＣ１〜Ｃ３のうちの残りの１つの他方の端子の電圧についての比較を行わせることで、今回の比較動作のためのチャージ動作を前回の比較動作時に行うことが可能となり、逐次比較によるＡ／Ｄ変換処理を高速化することができる。
図４は、本発明の第２実施形態に係るＡ／Ｄ変換動作を示すフローチャートである。なお、図４の例では、Ａ／Ｄ変換のビット幅ｎ＝１０（ＬＳＢ＝０・・・ＭＳＢ＝９）であるものとする。また、Ｄｏｕｔ（Ｎ）はＮビット目のＡ／Ｄ変換値Ｄｏｕｔ、Ｃ（ｉ）（ｉ＝１，２，３）はコンデンサＣ１〜Ｃ３、Ｖｒｅｆ（Ｎ，Ｃ（ｉ））は、コンデンサＣ（ｉ）を比較動作に用いた場合のＮビット目の参照電圧を示す。
図４において、スイッチング回路ＳＷ１〜ＳＷ３をオンすることで（ステップＳ１）、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３にそれぞれサンプリングさせた後、スイッチング回路ＳＷ１〜ＳＷ３をオフする（ステップＳ２）。
そして、Ｎ＝９、ｉ＝２に設定し（ステップＳ３）、ｉ＝１ならば（ステップＳ４）、行列[２，３]をａに設定し（ステップＳ５）、ｉ＝２ならば（ステップＳ６）、行列[１，３]をａに設定し（ステップＳ７）、ｉ＝３ならば、行列[１，２]をａに設定する（ステップＳ８）。
そして、アナログ入力電圧Ａｉｎが、コンデンサＣ（ｉ）を比較動作に用いた場合のＮビット目の参照電圧よりも大きいかどうかを判断し（ステップＳ１０）、アナログ入力電圧Ａｉｎが、コンデンサＣ（ｉ）を比較動作に用いた場合のＮビット目の参照電圧以下の場合、Ｄｏｕｔ（Ｎ）を０に設定し（ステップＳ１１）、行列ａの要素のうち大きい方をｉに設定する（ステップＳ１２）。
一方、アナログ入力電圧Ａｉｎが、コンデンサＣ（ｉ）を比較動作に用いた場合のＮビット目の参照電圧よりも大きい場合、Ｄｏｕｔ（Ｎ）を１に設定し（ステップＳ１３）、行列ａの要素のうち小さい方をｉに設定する（ステップＳ１４）。そして、Ｎを１ずつデクリメントさせながら（ステップＳ１５）、Ｎが０より小さくなるまで、ステップＳ４以降の動作を繰り返す（ステップＳ９）。
（第３実施形態）
この第３実施形態では、制御回路１１は、３つのコンデンサＣ１〜Ｃ３の浮遊容量のチャージ動作を同時に行った後に、コンデンサＣ１〜Ｃ３のうちから１つを選択させて第１の比較動作を行わせ、その第１の比較動作に引き続いて、残りの２つのコンデンサＣ１〜Ｃ３のうちのいずれか１つを選択させて第２の比較動作を行わせることができる。
すなわち、チャージタイミング制御部１１ａは、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔを求めるために参照される１つの参照電圧を、コンデンサＣ１〜Ｃ３のうちのいずれか１つの一方の端子に印加させると同時に、（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを求めるために参照される可能性のある２つの参照電圧を、コンデンサＣ１〜Ｃ３のうちの残りの２つのコンデンサの一方の端子にそれぞれ印加させることができる。また、比較タイミング制御部１１ｂは、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔを求めるために参照される１つの参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３のうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔを算出させた後、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔに応じた参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３のうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを確定させることができる。
なお、Ａ／Ｄ変換値Ｄｏｕｔのビット幅がｎビットであるものとすると、上位からＮビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧Ｖｃは、以下のように設定することができる。
（２Ｎ±２（Ｎ−１）±・・・±２１）・ＶＲＥＦ／２Ｎ＋１
ただし、上式において、分子の項の符号においては、上位から（Ｎ−１）ビット目のＡ／Ｄ変換値Ｄｏｕｔが１ならば＋が選択され、上位から（Ｎ−１）ビット目のＡ／Ｄ変換値Ｄｏｕｔが０ならば−が選択される。
また、上位から（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを求めるために参照される可能性のある２つの参照電圧Ｖａ、Ｖｂは、以下のように設定することができる。
Ｖｃ±ＶＲＥＦ／２Ｎ＋１
図５は、本発明の第３実施形態に係る図１のコンデンサＣ１〜Ｃ３に対する浮遊容量のチャージ動作および比較動作のタイミングを示す図である。
図５において、例えば、アナログ入力電圧Ａｉｎが４１／６４ＶＲＥＦであるものとする。そして、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦをＡ／Ｄ変換する場合、図１のスイッチング回路ＳＷ１〜ＳＷ３をオンすることで、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦがコンデンサＣ１〜Ｃ３にそれぞれサンプリングされる。そして、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦがコンデンサＣ１〜Ｃ３にそれぞれサンプリングされると、スイッチング回路ＳＷ１〜ＳＷ３がオフされる。
そして、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔを求める場合、制御回路１１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、図１のコンデンサＣ１〜Ｃ３のうちのいずれか１つの一方の端子には、１／２・ＶＲＥＦという参照電圧を印加させるとともに、コンデンサＣ１〜Ｃ３のうちの残りの２つの一方の端子には、１／２・ＶＲＥＦ±１／２２・ＶＲＥＦ、すなわち１／４・ＶＲＥＦと３／４・ＶＲＥＦという参照電圧をそれぞれ印加させる。
そして、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから１／２・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１／２・ＶＲＥＦとを比較器１２に比較させる。そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１／２・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が１／２・ＶＲＥＦよりも大きいと判定すると、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ）として１を出力する。そして、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が出力されると、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
そして、上位から１ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が制御回路１１に出力されると、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから３／４・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと３／４・ＶＲＥＦとを比較器１２に比較させる。
そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと３／４・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が３／４・ＶＲＥＦよりも小さいと判定すると、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−１）として０を出力する。そして、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力されると、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
次に、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔを求める場合、制御回路１１は、上位から２ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力されると、３ビット目の参照電圧として５／８・ＶＲＥＦを選択する。そして、制御回路１１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、図１のコンデンサＣ１〜Ｃ３のうちのいずれか１つの一方の端子には、５／８・ＶＲＥＦという参照電圧を印加させるとともに、コンデンサＣ１〜Ｃ３のうちの残りの２つの一方の端子には、５／８・ＶＲＥＦ±１／２４・ＶＲＥＦ、すなわち９／１６・ＶＲＥＦと１１／１６・ＶＲＥＦという参照電圧を印加させる。
そして、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから５／８・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと５／８・ＶＲＥＦとを比較器１２に比較させる。そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと５／８・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が５／８・ＶＲＥＦよりも大きいと判定すると、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−２）として１を出力する。そして、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が出力されると、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
そして、上位から３ビット目のＡ／Ｄ変換値Ｄｏｕｔとして１が制御回路１１に出力されると、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから１１／１６・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１１／１６・ＶＲＥＦとを比較器１２に比較させる。
そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと１１／１６・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が１１／１６・ＶＲＥＦよりも小さいと判定すると、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−３）として０を出力する。そして、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力されると、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
次に、上位から５ビット目のＡ／Ｄ変換値Ｄｏｕｔを求める場合、制御回路１１は、上位から４ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力されると、５ビット目の参照電圧として２１／３２・ＶＲＥＦを選択する。そして、制御回路１１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、図１のコンデンサＣ１〜Ｃ３のうちのいずれか１つの一方の端子には、２１／３２・ＶＲＥＦという参照電圧を印加させるとともに、コンデンサＣ１〜Ｃ３のうちの残りの２つの一方の端子には、２１／３２・ＶＲＥＦ±１／２６・ＶＲＥＦ、すなわち４１／６４・ＶＲＥＦと４３／６４・ＶＲＥＦという参照電圧をそれぞれ印加させる。
そして、制御回路１１は、コンデンサＣ１〜Ｃ３のうちから２１／３２・ＶＲＥＦという参照電圧が一方の端子に印加されたコンデンサを選択し、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと２１／３２・ＶＲＥＦとを比較器１２に比較させる。そして、比較器１２は、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦと２１／３２・ＶＲＥＦとを比較した結果、アナログ入力電圧Ａｉｎ＝４１／６４ＶＲＥＦの方が２１／３２・ＶＲＥＦよりも小さいと判定すると、上位から５ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−４）として０を出力する。そして、上位から５ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が出力されると、上位から５ビット目のＡ／Ｄ変換値Ｄｏｕｔとして０が逐次比較レジスタ１３に保持され、制御回路１１に出力される。
以下、同様にして、制御回路１１は、３つのコンデンサＣ１〜Ｃ３の一方の端子に参照電圧を印加させた後、今回の比較動作と次回の比較動作とを連続して行わせることで、次回の比較動作のためのチャージ動作を今回の比較動作のためのチャージ動作時に行うことが可能となり、逐次比較によるＡ／Ｄ変換処理を高速化することができる。
図６は、本発明の第３実施形態に係るＡ／Ｄ変換動作を示すフローチャートである。
図６において、スイッチング回路ＳＷ１〜ＳＷ３をオンすることで（ステップＳ２１）、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３にそれぞれサンプリングさせた後、スイッチング回路ＳＷ１〜ＳＷ３をオフする（ステップＳ２２）。
そして、Ｎ＝９、ｉ＝２に設定し（ステップＳ２３）、アナログ入力電圧Ａｉｎが、コンデンサＣ（ｉ）を比較動作に用いた場合のＮビット目の参照電圧よりも大きいかどうかを判断する（ステップＳ２５）。そして、アナログ入力電圧Ａｉｎが、コンデンサＣ（ｉ）を比較動作に用いた場合のＮビット目の参照電圧以下の場合、Ｄｏｕｔ（Ｎ）を０に設定し（ステップＳ２６）、Ｎを２で割った余りが０かどうかを判断する（ステップＳ２７）。そして、Ｎを２で割った余りが０でない場合、ｉを１だけインクリメントし（ステップＳ２８）、Ｎを２で割った余りが０である場合、ｉを２に設定する（ステップＳ２９）。
一方、アナログ入力電圧Ａｉｎが、コンデンサＣ（ｉ）を比較動作に用いた場合のＮビット目の参照電圧よりも大きい場合、Ｄｏｕｔ（Ｎ）を１に設定し（ステップＳ３０）、Ｎを２で割った余りが０かどうかを判断する（ステップＳ３１）。そして、Ｎを２で割った余りが０でない場合、ｉを１だけデクリメントし（ステップＳ３２）、Ｎを２で割った余りが０である場合、ｉを２に設定する（ステップＳ３３）。そして、Ｎを１ずつデクリメントさせながら（ステップＳ３４）、Ｎが０より小さくなるまで、ステップＳ２４以降の動作を繰り返す（ステップＳ２４）。
（第４実施形態）
図７は、本発明の第４実施形態に係るＡ／Ｄ変換器の概略構成を示すブロック図である。
図７において、このＡ／Ｄ変換器では、図１の構成に加え、スイッチング回路ＳＷ４、ＳＷ５が設けられるとともに、図１の制御回路１１の代わりに制御回路２１が設けられている。
ここで、スイッチング回路ＳＷ４はオンすることで、コンデンサＣ１、Ｃ２の一方の端子を接続することができ、スイッチング回路ＳＷ５はオンすることで、コンデンサＣ２、Ｃ３の一方の端子を接続することができる。
また、制御回路２１は、上位ビットのＡ／Ｄ変換では、今回の比較動作のためのチャージ動作を前回の比較動作時またはチャージ動作時に行わせ、下位ビットのＡ／Ｄ変換では、チャージ動作および比較動作を各ビットごとに交互に行わせることができる。
すなわち、制御回路２１には、上位ビット変換制御部２１ａおよび下位ビット変換制御部２１ｂが設けられている。そして、上位ビット変換制御部２１ａは、上位からＭ（Ｍは１以上の整数）ビット目までについては、スイッチング回路ＳＷ４、ＳＷ５をオフさせた状態で、上位からＮ（Ｎは１以上Ｍ以下の整数）ビット目のＡ／Ｄ変換値が確定する前に、上位から（Ｎ＋１）ビット目のＡ／Ｄ変換値を求めるために参照される可能性のある２つの参照電圧を、コンデンサＣ１〜Ｃ３のうちのいずれか２つの一方の端子にそれぞれ印加させることができる。そして、Ｎビット目のＡ／Ｄ変換値の確定後に、Ｎビット目のＡ／Ｄ変換値に応じた参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３のうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、（Ｎ＋１）ビット目のＡ／Ｄ変換値を確定させることができる。例えば、上位ビット変換制御部２１ａは、図３または図５のタイミングに従って、チャージ動作および比較動作を行うことができる。
また、下位ビット変換制御部２１ｂは、上位から（Ｍ＋１）ビット目以降については、スイッチング回路ＳＷ４、ＳＷ５をオンさせることで、コンデンサＣ１〜Ｃ３を並列接続してから、Ｋ（Ｋは（Ｍ＋１）以上の整数）ビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧をコンデンサＣ１〜Ｃ３の一方の端子に印加し、そのコンデンサＣ１〜Ｃ３の他方の端子の電圧と所定値との比較を行わせることで、Ｋビット目のＡ／Ｄ変換値を確定させることができる。
そして、サンプリング期間において、スイッチング回路ＳＷ４、ＳＷ５がオフした状態で、スイッチング回路ＳＷ１〜ＳＷ３がオンし、アナログ入力電圧ＡｉｎがコンデンサＣ１〜Ｃ３に保持される。そして、アナログ入力電圧ＡｉｎがコンデンサＣ１〜Ｃ３に保持されると、スイッチング回路ＳＷ１〜ＳＷ３がオフする。そして、制御回路２１は、上位からＭビット目までについては、各コンデンサＣ１〜Ｃ３の浮遊容量のチャージ期間において、３つの切り替え回路ＳＬ１〜ＳＬ３のうちの少なくとも２つの切り替え回路を選択し、その選択した切り替え回路のスイッチング素子のいずれか１つを同時にオンさせることで、コンデンサＣ１〜Ｃ３のうちの少なくとも２つの一方の端子に、第１、第２および第３のうちの少なくとも２つの参照電圧をそれぞれ印加させる。
また、制御回路２１は、比較器１２による比較期間においては、コンデンサＣ１〜Ｃ３のうちのいずれか一つを一回の比較動作時に選択させ、アナログ入力電圧Ａｉｎと、第１、第２および第３のうちのいずれか１つの参照電圧との大小関係を判定させることで、Ｎビット目のＡ／Ｄ変換値Ｄｏｕｔを確定させ、次回の比較動作では異なるコンデンサＣ１〜Ｃ３を選択させ、アナログ入力電圧Ａｉｎと、第１、第２および第３のうちの残りの２つのいずれか一方の参照電圧との大小関係を判定させることで、（Ｎ＋１）ビット目のＡ／Ｄ変換値Ｄｏｕｔを確定させる。
次に、制御回路２１は、上位から（Ｍ＋１）ビット目以降については、スイッチング回路ＳＷ４、ＳＷ５をオンさせることで、コンデンサＣ１〜Ｃ３を並列接続させる。そして、コンデンサＣ１〜Ｃ３の浮遊容量のチャージ期間において、Ｋビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧をコンデンサＣ１〜Ｃ３の一方の端子に印加させる。そして、比較器１２による比較期間において、参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３の他方の端子の電圧と所定値との比較を行わせることで、Ｋビット目のＡ／Ｄ変換値を確定させる。
これにより、上位ビットについては、今回の比較動作のためのチャージ動作を前回の比較動作時またはチャージ動作時に行うことが可能となるとともに、下位ビットについては、比較動作に用いられるコンデンサの電荷量を上位ビットのＡ／Ｄ変換時の３倍に増大させることができる。このため、比較器１２が１個だけしかない場合においても、ノイズの影響による下位ビットの誤変換を低減させつつ、逐次比較によるＡ／Ｄ変換処理を高速化することが可能となる。
なお、変換精度を向上させるために、Ｘビット分の冗長性を持つ比較動作を採用し、冗長性を持たせて比較した分をデジタル補正で修正するようにしてもよい。そして、冗長性を持つ比較動作を採用した場合、参照電圧がコンデンサＣ１〜Ｃ３に完全に印加される前に、比較動作を開始することもできる。
（第５実施形態）
図８は、本発明の第５実施形態に係る図７のコンデンサＣ１〜Ｃ３ごとの浮遊容量のチャージ動作および比較動作のタイミングを示す図である。
図８において、フェーズＡでは、例えば、上位から７ビット目までは図３と同様の方法でＡ／Ｄ変換する。そして、フェーズＢでは、図７の制御回路２１は、スイッチング回路ＳＷ４、ＳＷ５をオンさせることで、コンデンサＣ１〜Ｃ３を並列接続させる。そして、上位から８ビット目のＡ／Ｄ変換値Ｄｏｕｔ（ＭＳＢ−７）を求める場合、制御回路２１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、上位から８ビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧をコンデンサＣ１〜Ｃ３の一方の端子に印加させる。そして、上位から８ビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧がコンデンサＣ１〜Ｃ３の一方の端子に印加されると、制御回路２１は、その参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３の他方の端子の電圧と所定値との比較を比較器１２に行わせることで、８ビット目のＡ／Ｄ変換値を確定させる。
次に、８ビット目のＡ／Ｄ変換値を確定されると、制御回路２１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、上位から９ビット目のＡ／Ｄ変換値（ＭＳＢ−８）を求めるために参照される１つの参照電圧をコンデンサＣ１〜Ｃ３の一方の端子に印加させる。そして、上位から９ビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧がコンデンサＣ１〜Ｃ３の一方の端子に印加されると、制御回路２１は、その参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３の他方の端子の電圧と所定値との比較を比較器１２に行わせることで、９ビット目のＡ／Ｄ変換値を確定させる。
次に、９ビット目のＡ／Ｄ変換値を確定されると、制御回路２１は、切り替え回路ＳＬ１〜ＳＬ３を制御することにより、上位から１０ビット目のＡ／Ｄ変換値（ＭＳＢ−９）を求めるために参照される１つの参照電圧をコンデンサＣ１〜Ｃ３の一方の端子に印加させる。そして、上位から１０ビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧がコンデンサＣ１〜Ｃ３の一方の端子に印加されると、制御回路２１は、その参照電圧が一方の端子に印加されたコンデンサＣ１〜Ｃ３の他方の端子の電圧と所定値との比較を比較器１２に行わせることで、１０ビット目のＡ／Ｄ変換値を確定させる。
（第６実施形態）
図９は、本発明の第６実施形態に係る図７のコンデンサＣ１〜Ｃ３に対する浮遊容量のチャージ動作および比較動作のタイミングを示す図である。
図９において、フェーズＡでは、例えば、上位から７ビット目までは図５と同様の方法でＡ／Ｄ変換する。そして、フェーズＢでは、上位から８ビット目以降について、図８のフェーズＢと同様の方法でＡ／Ｄ変換する。
図１０は、図７の下位ビット変換制御部２１ｂのＡ／Ｄ変換動作を示すフローチャートである。図１０の例では、Ａ／Ｄ変換のビット幅ｎ＝１０（ＬＳＢ＝０・・・ＭＳＢ＝９）であるものとし、下位ビット変換制御部２１ｂにてＡ／Ｄ変換されるビットは上位から８ビット目以降であるものとする。また、Ｖｒｅｆ（Ｎ）は、Ｎビット目の参照電圧を示す。
図１０において、Ｎ＝２に設定する（ステップＳ４１）。そして、アナログ入力電圧Ａｉｎが、Ｎビット目の参照電圧よりも大きいかどうかを判断し（ステップＳ４３）、アナログ入力電圧Ａｉｎが、Ｎビット目の参照電圧以下の場合、Ｄｏｕｔ（Ｎ）を０に設定する（ステップＳ４４）。
一方、アナログ入力電圧Ａｉｎが、Ｎビット目の参照電圧よりも大きい場合、Ｄｏｕｔ（Ｎ）を１に設定する（ステップＳ４５）。そして、Ｎを１ずつデクリメントさせながら（ステップＳ４６）、Ｎが０より小さくなるまで、ステップＳ４２以降の動作を繰り返す（ステップＳ４２）。
（第７実施形態）
図１１は、本発明の第７実施形態に係るＡ／Ｄ変換器に用いられる比較器の概略構成を示す図である。
図１１において、比較器３２には、オペアンプ３３が設けられている。そして、オペアンプ３３の反転入力端子は、スイッチング回路ＳＷ６〜ＳＷ８をそれぞれ介して図１または図７のコンデンサＣ１〜Ｃ３の他方の端子に接続されるとともに、スイッチング回路ＳＷ９を介して所定電位に接続されている。また、オペアンプ３３の非反転入力端子は、所定電位に接続され、オペアンプ３３の出力端子は、制御回路３１に接続されている。
そして、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３にそれぞれサンプリングする場合、制御回路３１は、スイッチング回路ＳＷ６〜ＳＷ９をオンさせることで、コンデンサＣ１〜Ｃ３の他方の端子を所定電位に接続する。そして、制御回路３１は、スイッチング回路ＳＷ１〜ＳＷ３をオンさせることで、コンデンサＣ１〜Ｃ３の一方の端子にアナログ入力電圧Ａｉｎを入力し、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３に保持させる。
そして、比較器３２にて比較動作を行わせる場合、制御回路３１は、スイッチング回路ＳＷ９をオフし、１回の比較動作ごとにスイッチング回路ＳＷ６〜ＳＷ８のいずれか１つをオンさせることで、コンデンサＣ１〜Ｃ３のうちのいずれか１つのコンデンサの他方の端子の電圧をオペアンプ３３の反転入力端子に入力する。
なお、図７の下位ビットのＡ／Ｄ変換では、１回の比較動作ごとにスイッチング回路ＳＷ６〜ＳＷ８を全てオンさせることで、コンデンサＣ１〜Ｃ３の他方の端子の電圧をオペアンプ３３の反転入力端子に入力することができる。
（第８実施形態）
図１２は、本発明の第８実施形態に係るＡ／Ｄ変換器に用いられる比較器の概略構成を示す図である。
図１２において、オペアンプ３３の反転入力端子がスイッチング回路ＳＷ９を介してオペアンプ３３の出力端子に接続されている点を除き、図１１の構成と同様である。また、スイッチング回路ＳＷ６〜ＳＷ９のオン／オフのタイミングも、図１１の構成と同様である。
ここで、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３に保持させる時に、スイッチング回路ＳＷ９を介してオペアンプ３３の反転入力端子をオペアンプ３３の出力端子に接続することで、入力オフセットをキャンセルさせることができる。
なお、図７の下位ビットのＡ／Ｄ変換では、１回の比較動作ごとにスイッチング回路ＳＷ６〜ＳＷ８を全てオンさせることで、コンデンサＣ１〜Ｃ３の他方の端子の電圧をオペアンプ３３の反転入力端子に入力することができる。
（第９実施形態）
図１３は、本発明の第９実施形態に係るＡ／Ｄ変換器に用いられる比較器の概略構成を示す図である。
図１３において、比較器４２には、電界効果トランジスタＭ１０〜Ｍ１３が設けられている。そして、電界効果トランジスタＭ１０のドレインは、負荷素子４３を介して電源電位ＡＶＤＤに接続されるとともに、制御回路４１に接続され、電界効果トランジスタＭ１１〜Ｍ１３のドレインは、スイッチング回路ＳＷ１１〜ＳＷ１３をそれぞれ介し、さらに負荷素子４３を介して電源電位ＡＶＤＤに接続されている。また、電界効果トランジスタＭ１０〜Ｍ１３のソースは、電流源４４を介してグランド電位に接続されている。また、電界効果トランジスタＭ１０のゲートは、所定電位に接続され、電界効果トランジスタＭ１１〜Ｍ１３のゲートは、図１または図７のコンデンサＣ１〜Ｃ３の他方の端子にそれぞれ接続されるとともに、スイッチング回路ＳＷ１４〜ＳＷ１６をそれぞれ介して所定電位に接続されている。なお、負荷素子４３は、抵抗やトランジスタなどで構成することができる。
そして、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３にそれぞれサンプリングする場合、制御回路４１は、スイッチング回路ＳＷ１１〜ＳＷ１６をオンさせることで、コンデンサＣ１〜Ｃ３の他方の端子を所定電位に接続する。そして、制御回路４１は、スイッチング回路ＳＷ１〜ＳＷ３をオンさせることで、コンデンサＣ１〜Ｃ３の一方の端子にアナログ入力電圧Ａｉｎを入力し、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３に保持させる。
そして、比較器４２にて比較動作を行わせる場合、制御回路４１は、スイッチング回路ＳＷ１４〜ＳＷ１６をオフし、１回の比較動作ごとにスイッチング回路ＳＷ１１〜ＳＷ１３のいずれか１つをオンさせることで、コンデンサＣ１〜Ｃ３のうちのいずれか１つのコンデンサの他方の端子の電圧に対応した電流を電界効果トランジスタＭ１１〜Ｍ１３にそれぞれ流し、電界効果トランジスタＭ１０に流れる電流との差分を出力させる。
ここで、コンデンサＣ１〜Ｃ３の他方の端子の電圧を電界効果トランジスタＭ１１〜Ｍ１３のゲートにそれぞれ入力することで、スイッチング回路ＳＷ１１〜ＳＷ１３のスイッチングノイズがコンデンサＣ１〜Ｃ３の他方の端子の電圧に重畳させるのを防止することが可能となり、Ａ／Ｄ変換精度の劣化を低減することができる。
なお、図７の下位ビットのＡ／Ｄ変換では、１回の比較動作ごとにスイッチング回路ＳＷ１１〜ＳＷ１３を全てオンさせることで、コンデンサＣ１〜Ｃ３の他方の端子の電圧に対応した電流を電界効果トランジスタＭ１１〜Ｍ１３にそれぞれ流し、電界効果トランジスタＭ１０に流れる電流との差分を出力させることができる。
（第１０実施形態）
図１４は、本発明の第１０実施形態に係るＡ／Ｄ変換器に用いられる比較器の概略構成を示す図である。
図１４において、比較器５２には、図１３の電界効果トランジスタＭ１０の代わりに電界効果トランジスタＭ１１´〜Ｍ１３´およびスイッチング回路ＳＷ１１´〜ＳＷ１３´が設けられている。そして、電界効果トランジスタＭ１１´〜Ｍ１３´のドレインは、スイッチング回路ＳＷ１１´〜ＳＷ１３´をそれぞれ介し、さらに負荷素子４３を介して電源電位ＡＶＤＤに接続されている。また、電界効果トランジスタＭ１１´〜Ｍ１３´のソースは、電流源４４を介してグランド電位に接続されている。また、電界効果トランジスタＭ１１´〜Ｍ１３´のゲートは、所定電位に接続されている。
そして、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３にそれぞれサンプリングする場合、制御回路５１は、スイッチング回路ＳＷ１１〜ＳＷ１６、ＳＷ１１´〜ＳＷ１３´をオンさせることで、コンデンサＣ１〜Ｃ３の他方の端子を所定電位に接続する。そして、制御回路５１は、スイッチング回路ＳＷ１〜ＳＷ３をオンさせることで、コンデンサＣ１〜Ｃ３の一方の端子にアナログ入力電圧Ａｉｎを入力し、アナログ入力電圧ＡｉｎをコンデンサＣ１〜Ｃ３に保持させる。
そして、比較器５２にて比較動作を行わせる場合、制御回路５１は、スイッチング回路ＳＷ１４〜ＳＷ１６をオフし、１回の比較動作ごとにスイッチング回路ＳＷ１１〜ＳＷ１３のいずれか１つを、スイッチング回路ＳＷ１１´〜ＳＷ１３´のいずれか１つにそれぞれ同期させながらオンさせることで、コンデンサＣ１〜Ｃ３のうちのいずれか１つのコンデンサの他方の端子の電圧に対応した電流を電界効果トランジスタＭ１１〜Ｍ１３にそれぞれ流すとともに、電界効果トランジスタＭ１１´〜Ｍ１３´のうちのいずれか１つにもそれぞれ流すことで、電界効果トランジスタＭ１１´〜Ｍ１３´のうちのいずれか１つに流れる電流との差分を出力させる。
ここで、アナログ入力電圧Ａｉｎをサンプリングする場合、比較器５２の反転入力と出力とを接続するオートゼロという技術を用いることで、入力オフセットをキャンセルさせることが可能となるとともに、コンデンサＣ１〜Ｃ３の他方の端子の電圧を電界効果トランジスタＭ１１〜Ｍ１３のゲートにそれぞれ入力することで、スイッチング回路によるクロックフィードスルー、チャージインジェクションを防ぐことができ、Ａ／Ｄ変換精度の劣化を低減することができる。
なお、図７の下位ビットのＡ／Ｄ変換では、１回の比較動作ごとにスイッチング回路ＳＷ１１〜ＳＷ１３、ＳＷ１１´〜ＳＷ１３´を全てオンさせることで、コンデンサＣ１〜Ｃ３の他方の端子の電圧に対応した電流を電界効果トランジスタＭ１１〜Ｍ１３にそれぞれ流すとともに、電界効果トランジスタＭ１１´〜Ｍ１３´にも電流を流し、電界効果トランジスタＭ１１´〜Ｍ１３´に流れる電流との差分を出力させることができる。
また、上述した実施形態では、第１、第２および第３の参照電圧をコンデンサＣ１〜Ｃ３の一方の端子にそれぞれ入力する参照電圧発生回路として、直列抵抗ＲＡおよび切り替え部ＳＬを用いる方法について説明したが、参照電圧発生回路は、直列抵抗ＲＡおよび切り替え部ＳＬを用いて構成する方法に限定されることなく、それ以外の構成を用いるようにしてもよい。
（第１１実施形態）
図１５は、本発明の第１１実施形態に係るＡ／Ｄ変換器に用いられる参照電圧発生回路の概略構成を示す図である。
図１５において、オペアンプ６１の反転入力端子は、スイッチング回路ＳＥ１〜ＳＥｎをそれぞれ介して抵抗ＲＥ１〜ＲＥｎに接続されるとともに、抵抗ＲＥ０を介してオペアンプ６１の出力端子に接続されている。また、オペアンプ６１の非反転入力端子は、グランド電位に接続されている。
ここで、抵抗ＲＥ１の抵抗値をＲとすると、抵抗ＲＥ２の抵抗値は２×Ｒ、抵抗ＲＥ３の抵抗値は２２×Ｒ、・・・、抵抗ＲＥｎの抵抗値は２（ｎ−１）×Ｒに設定することができる。また、ａ１を上位から１ビット目のＡ／Ｄ変換値、ａ２を上位から２ビット目のＡ／Ｄ変換値、ａ３を上位から３ビット目のＡ／Ｄ変換値、・・・、ａｎを上位からｎビット目のＡ／Ｄ変換値とすると、スイッチング回路ＳＥ１〜ＳＥｎは、Ａ／Ｄ変換値（ａ１、ａ２、ａ３、・・・、ａｎ）でオン／オフ制御することができる。例えば、ａｎが１ならスイッチング回路ＳＥｎはオン、ａｎが０ならスイッチング回路ＳＥｎはオフさせることができる。
そして、Ａ／Ｄ変換値（ａ１、ａ２、ａ３、・・・、ａｎ）に基づいてスイッチング回路ＳＥ１〜ＳＥｎをオン／オフ制御することで、Ａ／Ｄ変換値（ａ１、ａ２、ａ３、・・・、ａｎ）に対応したアナログ電圧をオペアンプ６１から出力させることができる。
そして、第１、第２および第３の参照電圧を発生する参照電圧発生回路として図１５の参照電圧発生回路を用いる場合、この参照電圧発生回路を図１または図７のコンデンサＣ１〜Ｃ３にそれぞれ対応させて３個分だけ設けることができる。
ここで、図１または図７の直列抵抗ＲＡおよび切り替え部ＳＬを参照電圧発生回路として用いた場合、２ｎ個の抵抗および３×２ｎ個のスイッチング素子が必要になるのに対して、図１５の参照電圧発生回路では、３×（ｎ＋１）個の抵抗および３×ｎ個のスイッチング素子で済ませることができ、Ａ／Ｄ変換のビット幅ｎが大きい場合には、参照電圧発生回路に必要な抵抗およびスイッチング素子の個数を大幅に削減することができる。
（第１２実施形態）
図１６は、本発明の第１２実施形態に係るＡ／Ｄ変換器に用いられる参照電圧発生回路の概略構成を示す図である。
図１６において、オペアンプ７１の非反転入力端子は、抵抗ＲＤｎ＋１、ＲＤｎ＋２、ＲＤｎ＋３、・・・、ＲＤ２ｎを順次介してグランド電位に接続されるとともに、抵抗ＲＤ２ｎ＋１を介してグランド電位に接続されている。また、抵抗ＲＤ２ｎ＋１、ＲＤｎ＋１、ＲＤｎ＋２、ＲＤｎ＋３、・・・、ＲＤ２ｎの各接続点は、スイッチング回路ＳＤ１〜ＳＤｎをそれぞれ介して抵抗ＲD１〜ＲＤｎにそれぞれ接続されている。また、オペアンプ７１の反転入力端子はオペアンプ７１の出力端子に接続されている。
ここで、抵抗ＲＤ１の抵抗値を２Ｒとすると、抵抗ＲＤ２〜ＲＤｎ、ＲＤ２ｎ、ＲＤ２ｎ＋１の抵抗値は２Ｒ、抵抗ＲＤｎ＋１〜ＲＤ２ｎ−１の抵抗値はＲに設定することができる。また、ａ１を上位から１ビット目のＡ／Ｄ変換値、ａ２を上位から２ビット目のＡ／Ｄ変換値、ａ３を上位から３ビット目のＡ／Ｄ変換値、・・・、ａｎを上位からｎビット目のＡ／Ｄ変換値とすると、スイッチング回路ＳＤ１〜ＳＤｎは、Ａ／Ｄ変換値（ａ１、ａ２、ａ３、・・・、ａｎ）でオン／オフ制御することができる。
そして、Ａ／Ｄ変換値（ａ１、ａ２、ａ３、・・・、ａｎ）に基づいてスイッチング回路ＳＤ１〜ＳＤｎをオン／オフ制御することで、Ａ／Ｄ変換値（ａ１、ａ２、ａ３、・・・、ａｎ）に対応したアナログ電圧をオペアンプ７１から出力させることができる。
そして、第１、第２および第３の参照電圧を発生する参照電圧発生回路として図１６の参照電圧発生回路を用いる場合、この参照電圧発生回路を図１または図７のコンデンサＣ１〜Ｃ３にそれぞれ対応させて３個分だけ設けることができる。
ここで、図１または図７の直列抵抗ＲＡおよび切り替え部ＳＬを参照電圧発生回路として用いた場合、２ｎ個の抵抗および３×２ｎ個のスイッチング素子が必要になるのに対して、図１６の参照電圧発生回路では、３×（２ｎ＋１）個の抵抗および３×ｎ個のスイッチング素子で済ませることができ、Ａ／Ｄ変換のビット幅ｎが大きい場合には、参照電圧発生回路に必要な抵抗およびスイッチング素子の個数を大幅に削減することが可能となるとともに、抵抗値がＲと２Ｒの２種類の抵抗を用意すればよく、高精度で温度特性も良好な参照電圧を発生させることができる。
本発明の第１実施形態に係るＡ／Ｄ変換器の概略構成を示すブロック図。 図１のＡ／Ｄ変換器における参照電圧ＶＲＥＦの遷移状態を示す図。 本発明の第２実施形態に係る図１のコンデンサＣ１〜Ｃ３ごとの浮遊容量のチャージ動作および比較動作のタイミングを示す図。 本発明の第２実施形態に係るＡ／Ｄ変換動作を示すフローチャート。 本発明の第３実施形態に係る図１のコンデンサＣ１〜Ｃ３に対する浮遊容量のチャージ動作および比較動作のタイミングを示す図。 本発明の第３実施形態に係るＡ／Ｄ変換動作を示すフローチャート。 本発明の第４実施形態に係るＡ／Ｄ変換器の概略構成を示すブロック図。 本発明の第５実施形態に係る図７のコンデンサＣ１〜Ｃ３ごとの浮遊容量のチャージ動作および比較動作のタイミングを示す図。 本発明の第６実施形態に係る図７のコンデンサＣ１〜Ｃ３に対する浮遊容量のチャージ動作および比較動作のタイミングを示す図。 図７の下位ビット変換制御部２１ｂのＡ／Ｄ変換動作を示すフローチャート。 本発明の第７実施形態に係るＡ／Ｄ変換器に用いられる比較器の概略構成を示す図。 本発明の第８実施形態に係るＡ／Ｄ変換器に用いられる比較器の概略構成を示す図。 本発明の第９実施形態に係るＡ／Ｄ変換器に用いられる比較器の概略構成を示す図。 本発明の第１０実施形態に係るＡ／Ｄ変換器に用いられる比較器の概略構成を示す図。 本発明の第１１実施形態に係るＡ／Ｄ変換器に用いられる参照電圧発生回路の概略構成を示す図。 本発明の第１２実施形態に係るＡ／Ｄ変換器に用いられる参照電圧発生回路の概略構成を示す図。
符号の説明
ＲＡ 直列抵抗
Ｒ１〜Ｒｘ、ＲＥ０〜ＲＥｎ、ＲＤｎ〜ＲＤ２ｎ＋１ 抵抗
ＳＬ 切り替え部
ＳＬ１〜ＳＬ３ 切り替え回路
ＳＷ１〜ＳＷ１６、ＳＷ１１´〜ＳＷ１３´、ＳＥ１〜ＳＥｎ、ＳＤ１〜ＳＤｎ スイッチング回路
Ｃ１〜Ｃ３ コンデンサ
１１、２１、３１、４１、５１ 制御回路
１１ａ チャージタイミング制御部
１１ｂ 比較タイミング制御部
１２、３２、４２、５２ 比較器
１３ 逐次比較レジスタ
２１ａ 上位ビット変換制御部
２１ｂ 下位ビット変換制御部
３３、６１、６２ オペアンプ
４３ 負荷素子
４４ 電流源
Ｍ１０〜Ｍ１３、Ｍ１１´〜Ｍ１３´ 電界効果トランジスタ

Claims (5)

  1. 第１、第２および第３のスイッチング回路とそれぞれ協働してアナログ入力電圧をそれぞれサンプリングする第１、第２および第３のコンデンサと、
    前記第１、第２および第３のコンデンサごとに第１、第２および第３の参照電圧を発生し、前記第１、第２および第３のコンデンサの一方の端子に印加する参照電圧発生回路と、
    前記第１、第２および第３のコンデンサの他方の端子の電圧をそれぞれ所定値と比較することで、前記アナログ入力電圧と、前記第１、第２および第３の参照電圧との大小関係を判定する比較器と、
    上位からＮ（Ｎは１以上の整数）ビット目のＡ／Ｄ変換値が確定する前に、上位から（Ｎ＋１）ビット目のＡ／Ｄ変換値を求めるために参照される可能性のある２つの参照電圧を、前記第１、第２および第３のコンデンサのうちのいずれか２つの一方の端子にそれぞれ印加させるチャージタイミング制御部と、
    前記Ｎビット目のＡ／Ｄ変換値の確定後に、前記Ｎビット目のＡ／Ｄ変換値に応じた参照電圧が一方の端子に印加された前記第１、第２および第３のコンデンサのうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記（Ｎ＋１）ビット目のＡ／Ｄ変換値を確定させる比較タイミング制御部とを備えることを特徴とするＡ／Ｄ変換器。
  2. 前記比較タイミング制御部は、前記（Ｎ＋１）ビット目のＡ／Ｄ変換値を求めるために参照される可能性のある２つの参照電圧が、前記第１、第２および第３のコンデンサのうちのいずれか２つの一方の端子にそれぞれ印加されている期間に、残りの１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記Ｎビット目のＡ／Ｄ変換値を算出させることを特徴とする請求項１に記載のＡ／Ｄ変換器。
  3. 前記チャージタイミング制御部は、前記Ｎビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧を、前記第１、第２および第３のコンデンサのうちのいずれか１つの一方の端子に印加させると同時に、前記（Ｎ＋１）ビット目のＡ／Ｄ変換値を求めるために参照される可能性のある２つの参照電圧を、残りの２つのコンデンサの一方の端子にそれぞれ印加させ、
    前記比較タイミング制御部は、前記Ｎビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧が一方の端子に印加されたコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記Ｎビット目のＡ／Ｄ変換値を算出させた後、前記Ｎビット目のＡ／Ｄ変換値に応じた参照電圧が一方の端子に印加された前記第１、第２および第３のコンデンサのうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記（Ｎ＋１）ビット目のＡ／Ｄ変換値を確定させることを特徴とする請求項１に記載のＡ／Ｄ変換器。
  4. 第１、第２および第３のスイッチング回路とそれぞれ協働してアナログ入力電圧をそれぞれサンプリングする第１、第２および第３のコンデンサと、
    前記第１および第２のコンデンサを接続する第４のスイッチング回路と、
    前記第２および第３のコンデンサを接続する第５のスイッチング回路と、
    前記第１、第２および第３のコンデンサごとに第１、第２および第３の参照電圧を発生し、前記第１、第２および第３のコンデンサの一方の端子に印加する参照電圧発生回路と、
    前記第１、第２および第３のコンデンサの他方の端子の電圧をそれぞれ所定値と比較することで、前記アナログ入力電圧と、前記第１、第２および第３の参照電圧との大小関係を判定する比較器と、
    上位からＭ（Ｍは１以上の整数）ビット目までについては、前記第４および第５のスイッチング回路をオフさせた状態で、上位からＮ（Ｎは１以上Ｍ以下の整数）ビット目のＡ／Ｄ変換値が確定する前に、上位から（Ｎ＋１）ビット目のＡ／Ｄ変換値を求めるために参照される可能性のある２つの参照電圧を、前記第１、第２および第３のコンデンサのうちのいずれか２つの一方の端子にそれぞれ印加させ、前記Ｎビット目のＡ／Ｄ変換値の確定後に、前記Ｎビット目のＡ／Ｄ変換値に応じた参照電圧が一方の端子に印加された前記第１、第２および第３のコンデンサのうちのいずれか１つのコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記（Ｎ＋１）ビット目のＡ／Ｄ変換値を確定させる上位ビット変換制御部と、
    上位から（Ｍ＋１）ビット目以降については、前記第４および第５のスイッチング回路をオンさせることで、前記第１、第２および第３のコンデンサの一方の端子を接続してから、Ｋ（Ｋは（Ｍ＋１）以上の整数）ビット目のＡ／Ｄ変換値を求めるために参照される１つの参照電圧を前記第１、第２および第３のコンデンサの一方の端子に印加させ、前記参照電圧が一方の端子に印加された前記第１、第２および第３のコンデンサの他方の端子の電圧と所定値との比較を行わせることで、前記Ｋビット目のＡ／Ｄ変換値を確定させる下位ビット変換制御部とを備えることを特徴とするＡ／Ｄ変換器。
  5. 前記比較器は、
    第１、第２および第３のコンデンサの他方の端子の電圧のうちのいずれか少なくとも１つを選択して所定値との比較を行わせる選択回路と、
    前記アナログ入力電圧が前記第１、第２および第３のコンデンサの一方の端子を介してサンプリングされる時に、前記第１、第２および第３のコンデンサの他方の端子を所定の電位に接続する第６のスイッチング回路とを備えることを特徴とする請求項１から４のいずれか１項に記載のＡ／Ｄ変換器。
JP2008172404A 2008-07-01 2008-07-01 Ａ／ｄ変換器 Expired - Fee Related JP4970365B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008172404A JP4970365B2 (ja) 2008-07-01 2008-07-01 Ａ／ｄ変換器
US12/427,495 US7830295B2 (en) 2008-07-01 2009-04-21 A/D converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008172404A JP4970365B2 (ja) 2008-07-01 2008-07-01 Ａ／ｄ変換器

Publications (2)

Publication Number Publication Date
JP2010016466A JP2010016466A (ja) 2010-01-21
JP4970365B2 true JP4970365B2 (ja) 2012-07-04

Family

ID=41463949

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008172404A Expired - Fee Related JP4970365B2 (ja) 2008-07-01 2008-07-01 Ａ／ｄ変換器

Country Status (2)

Country Link
US (1) US7830295B2 (ja)
JP (1) JP4970365B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8502721B2 (en) 2009-12-02 2013-08-06 Scaleo Chip Apparatus and methods thereof for reducing energy consumption for PWM controlled integrated circuits in vehicles
US8169354B2 (en) * 2009-12-02 2012-05-01 Scaleo Chip Apparatus and methods thereof for reducing energy consumption for PWM controlled integrated circuits in vehicles
JP2013150117A (ja) 2012-01-18 2013-08-01 Toshiba Corp アナログデジタル変換器および受信機
US8952839B2 (en) 2012-12-31 2015-02-10 Silicon Laboratories Inc. Successive approximation register analog-to-digital converter with multiple capacitive sampling circuits and method
US9369146B2 (en) 2012-12-31 2016-06-14 Silicon Laboratories Inc. Successive approximation register analog-to-digital converter with single-ended measurement
JP6036311B2 (ja) 2013-01-09 2016-11-30 株式会社ソシオネクスト アナログ−デジタル変換回路及びアナログ−デジタル変換方法
JP2015041896A (ja) * 2013-08-22 2015-03-02 株式会社東芝 Ａ／ｄ変換器
US20180370830A1 (en) * 2017-06-22 2018-12-27 Purpose Energy, Inc. System and method for continuous processing of organic waste with undigested solids recirculation
CN108649954B (zh) * 2018-07-05 2020-04-07 成都信息工程大学 一种游标式高精度高速a/d转换装置
JP7380688B2 (ja) * 2019-07-05 2023-11-15 サンケン電気株式会社 Ａ／ｄ変換回路
CN114788179A (zh) * 2019-12-18 2022-07-22 华为技术有限公司 一种逐次逼近模数转换器及失配电压检测的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1046180B (it) * 1975-01-27 1980-06-30 Eigenmann Ludwig Metodo e dispositivo per la preparazione di superfici stradali all applicazione di materiale segnaletico nastriforme
JPH0734541B2 (ja) * 1987-07-27 1995-04-12 日本電気株式会社 逐次比較形アナログ・ディジタル変換方式
US4983974A (en) * 1990-02-06 1991-01-08 Motorola, Inc. Analog-to-digital conversion by varying both inputs of a comparator utilizing successive approximation
JPH04152717A (ja) 1990-10-17 1992-05-26 Hitachi Ltd Ａ／ｄ変換器
JPH04235418A (ja) * 1991-01-10 1992-08-24 Hitachi Ltd Ａｄ変換器
JPH05152960A (ja) * 1991-11-28 1993-06-18 Mitsubishi Electric Corp Ａｄ変換器
US5258761A (en) * 1992-03-16 1993-11-02 Bahram Fotouhi High resolution charge-redistribution A/D converter
JP3857450B2 (ja) * 1999-01-19 2006-12-13 株式会社東芝 逐次比較型アナログ・ディジタル変換回路
US6600437B1 (en) * 2002-04-01 2003-07-29 Stmicroelectronics S.R.L. High resolution, high speed, low power switched capacitor digital to analog converter
US6714151B2 (en) * 2002-06-21 2004-03-30 Fujitsu Limited A/D converter
JP2008005001A (ja) 2006-06-20 2008-01-10 Sanyo Electric Co Ltd チョッパ型コンパレータ及びそれを用いた逐次比較型ａ／ｄコンバータ
JP4308841B2 (ja) * 2006-11-08 2009-08-05 株式会社半導体理工学研究センター アナログ−デジタル変換器
TWI342125B (en) * 2006-12-29 2011-05-11 Elan Microelectronics Corp Signal converting apparatus with built-in self test

Also Published As

Publication number Publication date
US7830295B2 (en) 2010-11-09
US20100001891A1 (en) 2010-01-07
JP2010016466A (ja) 2010-01-21

Similar Documents

Publication Publication Date Title
JP4970365B2 (ja) Ａ／ｄ変換器
US8416107B1 (en) Charge compensation calibration for high resolution data converter
US7812757B1 (en) Hybrid analog-to-digital converter (ADC) with binary-weighted-capacitor sampling array and a sub-sampling charge-redistributing array for sub-voltage generation
US5675340A (en) Charge-redistribution analog-to-digital converter with reduced comparator-hysteresis effects
KR100424828B1 (ko) 디지털-아날로그 변환기 및 액티브 매트릭스 액정 표시 장치
US5990820A (en) Current-mode pipelined ADC with time-interleaved sampling and mixed reference and residue scaling
EP2624458B1 (en) Successive approximation register analog to digital converter
JP5482158B2 (ja) 逐次比較ａ／ｄ変換器
TWI482438B (zh) 連續漸進式數位類比轉換器及其方法
TWI783072B (zh) 用於使用經減小電容器陣列數位轉類比轉換（ｄａｃ）在連續近似暫存器（ｓａｒ）類比轉數位轉換器（ａｄｃ）中進行偏移校正之方法及設備
JPH06152420A (ja) アナログ／ディジタル変換器
JPH0566774B2 (ja)
JP3857450B2 (ja) 逐次比較型アナログ・ディジタル変換回路
JP5834988B2 (ja) Ａ／ｄ変換装置
JP4648779B2 (ja) ディジタル・アナログ変換器
JP2009527165A (ja) フレキシブル性を有するアナログ／デジタルコンバータ
JP4684028B2 (ja) パイプラインａ／ｄ変換器
US20020190887A1 (en) Successive comparison analog-to-digital converter
JP4140528B2 (ja) Ａ／ｄ変換装置
JP4424406B2 (ja) 直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法
US10476513B1 (en) SAR ADC with high linearity
JP4408932B2 (ja) デジタルアナログ変換器
JP2023050647A (ja) スイッチング電源回路及び電圧検出回路
JPH118557A (ja) Ａ／ｄ変換器
JP2011120092A (ja) 逐次比較ａ／ｄ変換器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100910

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120313

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120404

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150413

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150413

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees