添付の図面の図1は、入力のnビットのデジタルコードを対応するアナログ電圧出力に変換するための既知のタイプのスイッチ式キャパシタのデジタル/アナログ変換器(DAC)を示している。デジタルアナログ変換器は、第i番目のキャパシタが好ましくは2(i−1)C1に等しいキャパシタンスCiを有するn個のキャパシタC1,・・・,Cnを備える。DACはさらに、ユニティゲインバッファ1の入力と接地との間に接続された終端キャパシタCTERMを備える。キャパシタC1,・・・,Cnの第1の電極は、互いに接続され、終端キャパシタCTERMの第1の端子に接続される。各キャパシタC1,・・・,Cnの各々の第2の端子は、それぞれのスイッチ(例えば、2)に接続され、上記スイッチは、入力コードの対応するビットの状態または値にしたがって、第2の電極を第1または第2の基準電圧V1またはV2に選択的に接続する。バッファ1の出力は、例えば、液晶デバイスのアクティブマトリックスのデータラインまたは列電極の形態で、容量性の負荷CLOADを駆動する。
DACは、2つの動作フェーズを有する。すなわち、リセットまたは「ゼロ化(zeroing)」のフェーズと、変換または「デコード化(decoding)」のフェーズである。上記動作フェーズは、図1に示されていないタイミング信号によって制御される。ゼロ化フェーズの間、キャパシタC1,・・・,Cnの第1および第2の電極、および、終端キャパシタCTERMの第1の電極は、互いに接続され、電子スイッチ3により、第1の基準電圧入力V1に接続される。このため、キャパシタC1,・・・,Cnは、放電され、DACに格納された全電荷は、V1CTERMに等しくなる。
デコード化フェーズの間、各キャパシタCiの第2の電極は、入力コードの第i番目のビットの値にしたがって、第1の基準電圧入力V1または第2の基準電圧入力V2に接続される。DACに格納された電荷は、
ここに、biは、入力コードの第i番目のビットであり、VDACは、キャパシタC1,・・・,CnおよびCTERMの第1の電極における電圧である。したがって、出力電圧は、
一般に、Ci=2(i−1)C1およびC1=CTERMである。これにより、出力電圧のセットは、入力のデジタルワードに線形的に関係することになる。
ユニティゲインバッファ1は、負荷のキャパシタンスをDACから絶縁し、負荷のキャパシタンスが変換プロセスに影響を与えないようにするために提供される。しかしながら、そのようなバッファは、実質的に電力消費の源となり、多くのアプリケーションにおいては、ユニティゲインバッファ1を排除することが望ましい。バッファ1が省略された場合、終端キャパシタンスは、負荷キャパシタンスの追加によって増加し得る。このため、DACからの最大出力電圧は、
デジタルアナログ信号の別の例は、「双方向性(bi−directional)」のデジタルアナログ変換器であり、その例は、図2に示されている。図2の双方向性のDAC32は、図2においてコンポーネント4として示されているようなスイッチ式キャパシタのデジタルアナログ変換器(図1に示される一般的な構造を有する)を含む。
変換器は、nビットの変換器である。nは、1よりも大きな整数である。上記変換器は、(n−1)ビットのバッファレス型スイッチ式キャパシタ変換器4を備え、上記バッファレス型スイッチ式キャパシタ変換器は、V1およびV2でラベル付けされた第1および第2の基準電圧と、(n−1)ビットのデジタル入力とを有する。入力コードの最高位ビット(MSB)が第1の値を有するときに反転せず、最高位ビットが第1の値とは異なる第2の値を有するときに反転することにより、(n−1)ビットのデジタル入力に(n−1)最下位ビットを供給するための(n−1)ビットの選択可能なインバータが提供される。入力コードの(n−1)最下位ビットは、セレクタスイッチ31(ビットまたは反転されたビットのいずれかを選択し得る)を介して、スイッチ式キャパシタDAC4に入力され得る。セレクタスイッチ31は、入力コードの最高位ビットによって制御され得る。
各変換器はまた、入力コードの最高位ビットが第1の値を有し、第1および第2の基準電圧をそれぞれ受信するとき、および、入力コードの最高位ビットが第2の値を有するときに、第1および第2の基準電圧入力を第1および第2の基準電圧にそれぞれ接続する、スイッチ手法をも有する。2つの異なる電圧VHおよびVLは、図2の変換器4に入力される。スイッチ式キャパシタのデジタルアナログ変換器4に第1の基準電圧V1として入力される電圧は、セレクタスイッチ30を用いることにより、VHまたはVLのいずれかに設定され、スイッチ式キャパシタのデジタルアナログ変換器4に基準電圧V2として入力される電圧は、別のセレクタスイッチ30’を用いることにより、VLまたはVHのいずれかに設定され得る。セレクタスイッチ30,30’は、入力コードの最高位ビット(MSB)によって制御される。
図1のユニティゲインバッファ1は、図2の回路においては、スイッチ式キャパシタDAC4から省略されている。したがって、等式(3)における用語CTERMは、CLOADによって置換される。
図2のDACは、ΣCi=CTERMで動作するように設計されている。その動作は、図3に要約されており、以下のようなものである。
図3は、スイッチ式DAC4の内部のキャパシタンスが負荷キャパシタンスCLOADに等しい場合に、入力コードの関数として、図2のデジタルアナログ変換器32の出力電圧を示している。入力コードの最高位ビットがゼロに等しいとき、電圧VLは、第1の基準電圧V1として、スイッチ式キャパシタDAC4に入力され、電圧VHは、第2の基準電圧V2として入力される。(n−1)最下位ビットbn−1,・・・,b1は、反転されない。DACのアナログ出力は、(00・・00の入力コードに対して)入力コードが011・・・11に増加するのに伴い、VLの出力から1/2(VL+VH)の出力電圧にまで増加する。このことは、図3に示される出力特性の下方部分(または「アーム(arm)」)によって表され、上記出力特性の下方部分は、「MSB=0」とラベル付けされている。
入力デジタルデータの最高位ビットが1のとき、電圧VHは、第1の基準電圧V1として、スイッチ式キャパシタDAC4に入力される。その一方、電圧VLは、第2の基準電圧V2として、入力される。(n−1)最下位ビットは、スイッチ式キャパシタDAC4に入力される前に、反転増幅器5を用いて反転される。アナログ出力電圧は、11・・・11の入力コードに対しては、値VHを有し、入力データが減少するのに伴って(すなわち、反転された最下位ビットのデータが増加するのに伴って)、1/2(VL+VH)にまで減少する。このことは、図3に示される出力特性の上方のアーム(「MSB=1」とラベル付けされている)によって表されている。
図3において、出力の2つのアームは、中間点で出会う。すなわち、011・・・11の入力コードに対する出力電圧は、100・・・00の入力コードに対する出力電圧に等しい。
したがって、図2の回路は、その出力電圧の特性が図3に示される形態であるために、「双方向性」のDACとして知られている。
双方向性のDACの正しい動作のために、スイッチ式キャパシタンスDAC4の内部のキャパシタンスは、負荷のキャパシタンスに等しくなければならない。しかしながら、スイッチ式キャパシタンスDAC4の内部のキャパシタンスは、設計段階において行き届いた制御がなされるが、多くのアプリケーションにおいて、負荷キャパシタンスは、正確に認識されなかったり、あるいは、製造許容差の対象となったりし得る。その結果、負荷キャパシタンスの実際の値が設計値と異なったり、負荷キャパシタンスの値が動作中に変動したりし得る。図4および図5は、スイッチ式キャパシタンスDAC4の内部のキャパシタンスと負荷キャパシタンスとの間のミスマッチの影響を示している。
図4は、スイッチ式キャパシタンスDAC4(CDAC)の内部のキャパシタンスが負荷キャパシタンスよりも大きな場合の出力特性を示している。この場合、一部の出力は、2つの入力データコードが同じ出力電圧に対応するように、2重化(duplicate)される。例えば、図4において、入力データコードD1およびD2の両方は(ここに、D1はD2と等しくない)、1/2(VL+VH)の同じ出力電圧を生成する。
逆に、図5は、CDAC<CLOADの場合の出力特性を示している。この場合、出力電圧の範囲は、いかなる入力データワードにも対応しない。例えば、図5において、いかなる入力コードも、V1とV2との間の出力電圧を提供し得ない。出力電圧は、VLとV1との間の電圧の範囲、または、V2とVHとの間の電圧の範囲にのみ存在し得る。
(先行技術の通知)
特許文献1は、あるDACの特性をチューニングして別のDACの特性(この特性は、「正しい(correct)」特性を有していると仮定する)にマッチさせる方法を記述している。しかしながら、上記文献は、DACの内部のキャパシタンスを負荷キャパシタンスの外部のキャパシタンスにマッチさせる問題を扱っていない。
特開平11−027147号公報
本発明の好ましい実施形態は、添付の図面を参照しながら特定の例を用いて記述される。
(本発明を実施するための最良の形態)
図6は、本発明の第1の実施形態にしたがうデジタルアナログ変換器33のブロック概略図である。上記変換器は、双方向バッファレス型デジタルアナログ変換器6,6’の第1および第2のグループを備える。各変換器6,6’は、例えば、スイッチ式キャパシタ変換器であり得、図2の双方向バッファレス型変換器の一般的な形態を有し得る。各グループが1つの変換器を有する図6の実施形態において、各グループは、同じ個数のバッファレス型双方向デジタルアナログ変換器6,6’を含む。しかしながら、本発明は、唯1つの変換器のグループには限定されない。
各デジタルアナログ変換器6,6’の出力は、それぞれの容量性負荷に接続される。第1の変換器6の出力は、第1の容量性の負荷CLOADに接続され、第2の変換器6’の出力は、第2の容量性の負荷CLOAD’に接続される。
図6の変換器33は、第1および第2のスイッチ式キャパシタネットワーク7,7’をさらに備える。第1のスイッチ式キャパシタネットワーク7は、第1の変換器6の出力に接続され、第2のキャパシタネットワーク7’の出力は、第2の変換器6’の出力に接続される。したがって、容量性の負荷CLOAD,CLOAD’およびスイッチ式キャパシタネットワーク7,7’の両方は、変換器6,6’によって経験される有効な負荷の全体に寄与する。キャパシタネットワーク7,7’の各々は、m個のキャパシタC1,C2,・・・,Cmのセットを備える。スイッチ式キャパシタネットワーク7,7’における各キャパシタには、それぞれのスイッチ29,29’(キャパシタをキャパシタネットワークからの出力に選択的に接続する)が、提供される。
変換器はさらに、コンパレータ8を備える。コンパレータは、1つの変換器6からの出力とその他の変換器6’からの出力とを比較するように提供される。1つの変換器6からの出力は、コンパレータの+入力に接続され、その他の変換器6’の出力は、変換器の−入力に接続される。コンパレータは、V+がV−よりも大きい場合に、その出力において、ロジック1状態を与えるように働く(ここに、V+は+入力端子における入力電圧を示し、V−は−入力端子における入力電圧を示す)。そうでない場合、コンパレータは、ロジック0状態を出力する。
図6の変換器は、コンパレータ8の出力に基づいてスイッチ式キャパシタネットワーク7,7’を制御するための制御回路をさらに備える。図6の実施形態において、制御回路は、カウンタ9を備える。コンパレータ8からの出力は、カウンタ9のクロック入力CKに接続される。カウンタは、mビット(またはそれよりも高い)のカウンタである。カウンタ出力の最下位ビットにおいてロジック状態「1」があるときに、キャパシタC1がキャパシタネットワークの出力に(それぞれのスイッチを閉じることによって)接続され、カウンタ出力の第2のビットにおいてロジック状態「1」があるときに、次のキャパシタC2がキャパシタネットワークの出力に接続される、等々が行なわれるように、キャパシタネットワークのスイッチ29,29’は、カウンタ9からの出力によって制御される。
キャパシタネットワーク7,7’のキャパシタは、2進キャパシタ(binary−scaled capacitor)であり得る。これらは、Ci=a(i−1)C1(但し、aは正の一定な係数)となるように働き得る。係数aは、例えば、各キャパシタの値が直前のキャパシタの値の2倍となるように、2に等しくあり得る。
カウンタ9は、第2の入力RSTを有する。これは、カウンタの出力を00・・・00にリセットするリセット入力である。
キャパシタネットワーク7、7’の出力は、それぞれのDAC6,6’の負荷キャパシタンスに接続される。このようにして、キャパシタネットワーク7,7’におけるキャパシタは、制御回路の制御のもとで、ネットワークの出力に接続されるので、それぞれのDAC6,6’の有効な負荷キャパシタンスを増加させる影響がある。
本発明の好ましい実施形態において、双方向バッファレス型デジタルアナログ変換器6,6’の各々の内部のキャパシタンスは、負荷キャパシタンスCLOAD、CLOAD’のそれぞれの可能な最大の値よりも大きく設定される。このため、各DAC6,6’の初期の出力特性は、図4に示されたものと同様であり得る。その後、キャパシタネットワーク7,7’のキャパシタを負荷キャパシタンスに接続するために、それらを選択的に「スイッチイン」することにより、動作の較正フェーズにおいて、有効なキャパシタンスが増加する。各変換器6,6’の出力特性は図3に示される形を有しているので、較正フェーズの最後において、有効な負荷キャパシタンスは、DACの内部キャパシタンスと等しいか、ほとんど等しい。
較正動作は、変換器33が「パワーオン」されるときに、行なわれ得る。較正プロセスは、例えば、周辺温度の任意の変動を補正するために、動作の間のインターバルにおいて、追加的または代替的に実行され得る。
動作の較正フェーズは、図7を参照して記述される。
最初に、カウンタ9のRST入力にリセットパルスが加えられ、カウンタ出力が00・・・00に設定される。その結果、各キャパシタネットワークのすべてのキャパシタに関連するスイッチ29,29’は開(open)となるため、各キャパシタネットワーク7,7’のすべてのキャパシタは、それぞれの負荷キャパシタとの接続を断たれる。
較正フェーズの間に2つの変換器6,6’に入力されるコードは、変換器が正しく較正され図3の出力特性を有している場合に、2つの変換器に等しい出力を与えさせるコードとして選択される。原理的に、較正フェーズの間に2つの変換器6,6’に入力されるコードは、要求される同じ出力電圧を与える任意の2つのコードであり得る。しかしながら、結果としてのシステムは、較正フェーズの間に2つの変換器6,6’に入力されるコードが変換器の中間的なスケールの電圧(すなわち、1/2(VH+VL))に対応するように、チューニングされ得る。これにより、チューニングされたシステムの分解能は、較正フェーズの間に2つの変換器6,6’に入力されるコードが、要求される出力電圧のような、変換器の中間的なスケールの電圧を与えるコードではない場合に、低下され得る。いくつかのペアの入力コードは、同じ出力電圧に(図4と同じように)対応し得、キャパシタネットワーク7,7’のキャパシタのキャパシタンスは、負荷キャパシタンスCLOADよりもはるかに大きくなるように要求され得る。このため、較正フェーズの間に2つの変換器6,6’に入力されるコードは、好ましくは、要求される出力電圧のような、中間的なスケールの変換器の電圧を与える2つのコードであるので、第1の変換器6は入力コード011・・・11を有し、第2の変換器6への入力コードは2進的な補数である100・・・00であり得る。この場合、各変換器からの要求される出力電圧は、変換器の中間的なスケールの電圧である。
図7の第1のステージ11は、ゼロ化フェーズである。このゼロ化フェーズにおいて、入力コード011・・・111を有する第1の変換器6は、出力として出力電圧レベルVLを生成し、入力コード100・・・00を有する変換器6’は、出力として出力レベルVHを生成する。図7において、入力011・・・11を有する第1の変換器6の出力は、破線10で示されており、入力コード100・・・00を有する第2の変換器6’からの出力は、破線10’で示されている。
ゼロ化フェーズ11の間、コンパレータ8の+入力は電圧VLを経験し、コンパレータへの−入力はVHを経験する。コンパレータは、V+がV−よりも大きい場合に、その出力においてロジック1状態を与えるように働き、そうでない場合に、ロジック0状態を与えるように働き、ゼロ化フェーズ11におけるコンパレータ8からの出力は、ロジック0信号である(なぜならば、V+(=VL)は、V−(=VH)よりも小さいため)。コンパレータからの出力は、図7において、実線10’’で示されている。
コンパレータの出力は0であるので、カウンタは、ゼロ化フェーズ11の間に進行(advance)しない。
ゼロ化フェーズ11の後には、デコード化フェーズ12が続いている。図4に示されているように、デコード化フェーズ12の間、変換器6,6’の内部キャパシタンスがそれらのそれぞれの負荷キャパシタンスよりも大きい場合、第1の変換器6からの出力電圧(V011・・・11)は、第2の変換器6’からの出力電圧(V100・・・00)よりも大きい。結果として、コンパレータ8の入力は、デコード化フェーズ12において、V+>V−を有し、コンパレータ8の出力において、ロジック1状態が生成される。このため、カウンタは、00・・・00から00・・01まで進行し、各キャパシタネットワーク7,7’の第1のキャパシタンスC1は、それぞれのスイッチを閉じることにより、ネットワークの出力に接続され、その結果、それぞれの負荷キャパシタンスに接続される。
デコード化フェーズ12の後には、ゼロ化フェーズ11aがさらに続いている。次に、ゼロ化フェーズ11aの後には、さらなるデコード化フェーズ12aが続いている。第2のデコード化フェーズ12aにおいて、各変換器6,6’の負荷キャパシタンスは、ここでは、最初のデコード化フェーズ12におけるものよりも、わずかに大きい。なぜならば、ここでは、スイッチ式キャパシタネットワークの第1のキャパシタンスC1が、各変換器6,6’の有効な負荷に寄与するからである。このため、第1の変換器6からの出力電圧は、第1のデコード化フェーズ12におけるその出力電圧と比べると、低下し、第2の変換器6’からの出力電圧は、ここでも第1のデコード化フェーズ12におけるその出力電圧と比べてみると、増加する。図7は、第2のデコード化フェーズ12aの間に第1の変換器からの出力レベルが第2の変換器からの出力レベルよりも常に大きい場合を示しており、その結果、関係V+>V−は、常にコンパレータの入力に当てはまる。第2のデコード化フェーズ12aにおいて、コンパレータはここでもロジック1状態を出力し、カウンタはここでも1だけ進行する。この結果、スイッチ式キャパシタネットワーク7,7’の次のキャパシタは、それぞれのスイッチを閉じることにより、ネットワークの出力に接続され、その結果、それぞれの負荷キャパシタンスに接続される。
その後、ゼロ化フェーズおよびデコード化フェーズは、交互に繰り返される。各デコード化フェーズにおいて、変換器6,6’の有効な負荷キャパシタンスは、以前のデコード化フェーズにおけるものよりもわずかに大きい。なぜならば、キャパシタネットワーク7,7’のさらなるキャパシタがキャパシタネットワークの出力に接続され、これにより、変換器の有効な負荷に寄与するからである。第1の変換器6から出力された電圧は、各デコード化フェーズにおいて、以前のデコード化フェーズにおけるものよりもわずかに小さい。これに対し、第2の変換器6’から出力された電圧は、各デコード化フェーズにおいて、以前のデコード化フェーズにおけるものよりも、わずかに大きい。結局、キャパシタネットワーク7,7’の十分なキャパシタが、キャパシタネットワークの出力に接続され、これにより、負荷に寄与しているときに、デコード化フェーズにおいて第1の変換器6から出力された電圧は、デコード化フェーズにおいて第2の変換器から出力された電圧よりも、小さくなり得る。このことは、図7において、第4のデコード化フェーズ12dの発生として示されている。第4のデコード化フェーズ12dにおいて、コンパレータは、その出力においてロジック1状態を与えない。なぜならば、コンパレータの入力は、ゼロ化フェーズと同様に、デコード化フェーズの間に、V−よりも小さなV+を経験し得るからである。このため、カウンタは、さらに進行することはなく、その現在の値を格納する。キャパシタネットワーク7,7’の状態は、デコード化フェーズ12dの間に入れ替わらない。
このため、図7に示されている較正プロセスは、図6の変換器の2つの「較正された」変換器6,6’を有する。較正プロセスは、各変換器6,6’に対し、それぞれの負荷キャパシタンスが変換器の内部キャパシタンスよりもわずかに大きくなるまで(あるいは、等しくなるまで)、各変換器の負荷キャパシタンスを増加させる。各変換器は、動作の較正フェーズの終了後、図3の理想的な特性に非常に類似した出力特性を有し得る。
動作の較正フェーズにかかる時間は、最大では、各スイッチ変換器ネットワーク7,7’に対して2m個の可能な入力コードのすべてを周期的に繰り返すのに要求される時間であり得るが、カウンタは、特定のステージの後では進行し得ない。較正フェーズの持続時間は、変換器の1つのサイクルにかかる時間に依存し、スイッチ式キャパシタネットワークにおけるビット数に依存する。変換器がディスプレイ内に実現された典型的なインプリメンテーションにおいて、動作の較正フェーズを終了させるのにかかる時間は、1つのラインのデータをディスプレイに書き込むのにかかる時間程度であり得る。(1つのラインのデータをディスプレイに書き込むのにかかる時間は、ディスプレイのフレームレートや行の個数のようなファクターに依存するが、現在の典型的なディスプレイに対しては、およそ50μ秒くらいであり得る)。
較正の精度(すなわち、負荷キャパシタンスの有効な値が変換器の内部キャパシタンスとマッチし得る精度)は、スイッチ式キャパシタネットワーク7,7’の分解能によって決定される。キャパシタネットワークのキャパシタがCi=ai−1C1となるような場合、キャパシタネットワークの分解能は、第1のキャパシタンスC1の値を低下させることにより、増加され得る。しかしながら、このことは、キャパシタネットワーク7,7’の利用可能な最大のキャパシタンスが十分大きくなることを保証して、変換器のキャパシタンスへの負荷キャパシタンスのマッチングを保証するために、ネットワークにおけるキャパシタの個数を増加させる結果となる。
変換器のLSBは、スイッチ式キャパシタネットワーク7,7’のLSBと同じであるが、このことは必要要件ではない。スイッチ式キャパシタネットワーク7,7’のLSBを変換器のLSBと同じにすることは、スイッチ式キャパシタネットワーク7,7’に要求される分解能が、変換器におけるどこかに対して要求される分解能よりも大きくはならないという利点を有している。しかしながら、代替的に、スイッチ式キャパシタネットワーク7,7’のLSBは、高精度、低分解能のシステムにおいて、中間点のより近いマッチングを可能にするために、変換器のLSBよりも小さくされ得る。
図8は、本発明の変換器の典型的なインプリメンテーションを示している。このインプリメンテーションにおいて、変換器は、アクティブマトリックスディスプレイに実現される。図8において、変換器は、双方向デジタルアナログ変換器6,6’を備え、各々は、ビデオ入力を受信するために、それぞれのビデオライン13,13’(ディスプレイの幅にわたって走っている)に接続される。
アクティブマトリックスディスプレイ14は、行列の行と列に配置されたピクセル15を備える。従来のように、ピクセルは、ソースライン16およびスキャニングライン(図示されず)によってアドレスされ得る。各ビデオライン,13,13’は、データシフトレジスタ18によって制御されるスイッチ17を介することにより、その他すべてのソースラインに接続される。各ソースライン16は、スキャンドライバシフトレジスタ20によって制御されるスイッチ19を介することにより、1つの列におけるすべてのピクセルに接続される。
図8のディスプレイには、図6に示される変換器のスイッチ可能なキャパシタネットワーク7,7’、コンパレータ8、および、カウンタ9が、提供される。コンパレータのV+入力は、ビデオライン13に接続され、その結果、第1の変換器6の出力に接続される。また、コンパレータのV−入力は、第2のビデオライン13’を介することにより、第2の変換器6’の出力に接続される。
ディスプレイの通常動作の間、スキャンドライバシフトレジスタ20は、各行のピクセル15をそれらのそれぞれのソースライン16に順次接続する。そのような接続の時間のうちの1つの間、データドライバシフトレジスタは、ビデオライン13,13’をソースライン16のペアに順次接続し、各行に沿って、ピクセルを2つずつ帯電させる。図8は、複数のピクセルのうち最も下にある各ピクセルが、それらそれぞれのソースラインに接続され、その他すべてのピクセルが、それらそれぞれのソースラインから接続を断たれるときの、ディスプレイを示している。さらに、最も左のソースラインのペアは、それらそれぞれのビデオライン13,13’に接続され、その他すべてのソースラインは、ビデオラインからの接続を断たれる。
このため、各変換器6,6’によって経験される負荷キャパシタンスは、1つのビデオラインの寄生キャパシタンスと、1つのソースラインの寄生キャパシタンスと、開いているデータドライバスイッチ17のすべてと開いているピクセルスイッチ19のすべてとのゲート・ドレインキャパシタンスと、帯電されているピクセルのキャパシタンスとの組み合わせである。変換器6,6’によって経験される負荷は、変換器がどのソースラインに接続されているか、および、変換器がどのピクセルに接続されているかに関わらず、実質的に同じである。
動作の較正フェーズの間、データドライバシフトレジスタおよびスキャンドライバシフトレジスタは、ピクセルの単一の行が、ソースラインに接続され、その結果、1つのソースラインが、各ビデオラインに接続されるように、働く。これらの接続は、動作の較正フェーズの間中、維持される。このことは、較正フェーズの間にディスプレイパネルによって生成された負荷が、通常動作の間にディスプレイによって生成された負荷と実質的に同じになり得ることを保証する。
本発明の変換器は、アクティブマトリクスディスプレイに実現され得る。上記アクティブマトリクスディスプレイは、液晶アクティブマトリクスディスプレイのようなものであり得るが、これには限定されない。
図6の変換器における2つの変換器/負荷のペアが名目上互いに同一ではない場合、各変換器の負荷に、異なる大きさのキャパシタンスを追加することが、必要であり得る。このことは原理的には可能であるが、較正のための一意的な解決法はもはや存在しない。較正フェーズにおいて011・・・11の入力を受信する変換器の負荷に対してではなくむしろ、較正フェーズにおいて100・・・00の入力を受信する変換器の負荷に、さらなるキャパシタンスが追加され得る。その結果、出力電圧特性の2つのアームは、中間点ではない点で出会い得る。複数の変換器が用いられるとき、1つの変換器は、不足している出力電圧を表示し得る(すなわち、どんな入力コードによっても入手されないいくらかの出力電圧が存在し得る)。また、その他の変換器は、繰り返された出力電圧を表示し得る(すなわち、2つ以上の異なる入力コードによって入手されるいくらかの出力電圧が存在し得る)。その結果、どの変換器も、正しくチューニングされ得ない。このため、図6の変換器における2つの変換器6,6’は、好ましくは名目上互いに同一である。図6の変換器はまた、好ましくは、負荷キャパシタンスCLOAD,CLOAD’(実質的に互いに対して等しい)を用いて実現され得る。このことは、変換器が、例えば、図8にあるようなアクティブマトリクスディスプレイに実現されるときに、当てはまり得る。なぜならば、上記で説明されたように、2つの変換器の容量性の負荷は、実質的に、図8におけるものと等しいからである。しかしながら、2つの負荷は、必ずしも互いに対して等しくなく、2つの変換器は、必ずしも互いに対して同一ではない。
図6の実施形態において、変換器の各グループは、単一の変換器を備える。しかしながら、本発明は、これには限定されず、図9は、変換器の各グループが2つの変換器を含む本発明の第2の実施形態を示している。変換器6aおよび6cは、第1のグループを形成し、変換器6bおよび6dは、第2のグループを形成し得る。グループ内の変換器の出力は、較正フェーズの間、互いに接続される。第1のグループの変換器6a,6cは、第1の入力コードを受信し、第2のグループの変換器6b,6dは、異なる第2入力コードを受信する。
変換器6a〜6dの各々の出力は、それぞれの容量性の負荷に接続される。各変換器6a〜6dの出力はまた、m個のキャパシタのスイッチ可能なキャパシタネットワークのそれぞれ(図6の実施形態のキャパシタネットワーク7,7’に類似している)に接続される。
図9の変換器33は、V+入力およびV−入力を有するコンパレータ8を備える。V+入力は、第1のグループの変換器6a,6cの出力に接続され、V−入力は、変換器の第2のグループの変換器6b,6dに接続される。コンパレータの出力は、mビットのカウンタ9(その出力は、mビットのチューニング変換器7a〜7dを制御する)に接続される。
図9の変換器は、コンパレータ8へのV+入力が第1のグループの2つの変換器6a,6cの出力の平均であり、コンパレータ8へのV−入力が第2のグループの変換器6b,6dからの出力の平均であるという点を除き、図6の変換器と実質的に同様な方法で動作する。好ましくは、変換器は、それらの内部キャパシタンスが、要求され得る最大の負荷キャパシタンスよりも大きくなり、各スイッチ式キャパシタネットワークのキャパシタがネットワークの出力に接続され、その結果、変換器によって経験される負荷キャパシタンスの全体が変換器の内部キャパシタンスと等しいか、ほとんど等しくなるように、働く。一般的に、図9の変換器の較正は、上記で図7を参照して記述されたプロセスに対応するので、詳細には記述されない。
図9の一般的な形態の変換器は、任意の偶数個の双方向デジタルアナログ変換器を有するように、なおかつ、複数の変換器が、2つのグループ(各グループには同じ個数の変換器が存在する)から成るように、実現され得る。
図10は、本発明の第3の実施形態にしたがう変換器33を示している。これは、一般的に、図6の第1の実施形態に対応し、差異のみが記述される。
図10の実施形態において、サンプルアンドホルド回路が、コンパレータ8への各入力に提供される。図10において、サンプルアンドホルド回路は、コンパレータ8のV+入力とV−入力とにそれぞれ接続されたキャパシタ21,21’によって形成される。スイッチ22は、コンパレータ8のV+入力と第1の変換器6の出力との間に提供され、第2のスイッチ22’は、コンパレータ8のV−入力と第2の変換器6’の出力との間に提供される。
図10の実施形態において、変換器6,6’からの出力電圧は、スイッチ22,22’を適切に動作させることにより、サンプリングされ、キャパシタ21,21’に保持され得る。例えば、スイッチ22,22’は、スイッチに加えられるサンプリング制御信号SAMPによって、開または閉にされ得る。変換器からのサンプリングされた出力は、コンパレータの入力において保持され、これは、入力電圧に反応するためにコンパレータに利用可能な時間を増加させ得る。
図10において、サンプリングキャパシタ21,21’は、別個のキャパシタとして示されている。しかしながら、コンパレータ8の入力が十分高い寄生キャパシタンスを有する場合、サンプリングキャパシタとして入力の寄生キャパシタンスを用い、これにより、別個のサンプリングキャパシタを提供しなくてもよいようにすることが、可能であり得る。
図11は、本発明のさらなる実施形態にしたがう変換器33を示している。これは、一般的に、図10の変換器に対応し、差異のみが記述される。
図11の変換器において、コンパレータ8の出力とカウンタ9のクロック入力CKとの間に、プルダウン回路が提供される。図11において、プルダウン回路は、カウンタのクロック入力を接地に接続する第1のスイッチ23と、コンパレータの出力をカウンタのクロック入力に選択的に接続する第2のスイッチ24とを備える。第1のスイッチ23は、サンプリングスイッチ21,21’を制御するサンプリング制御信号SAMPによって、開および閉にされ得る。第2のスイッチ24は、サンプリング信号の逆(!SAMP)によって、制御される。図9の変換器において、カウンタ9のCK入力は、変換器6,6’からの出力電圧のサンプリングの間に、低く保持される。そうでない場合、カウンタ9のクロック入力は、コンパレータ8の出力に接続され、これにしたがう。
典型的なコンパレータ9は、そのクロック入力CKに供給されるパルスの立ち上がりのみに反応し得る。プルダウン回路を提供することにより、クロックサイクルが、サイクルごとに1度低くされることが保証され、これにより、コンパレータのクロック入力CKにおけるパルスについての信頼性のある検出が保証される。
図12は、本発明のさらなる実施形態にしたがう変換器33を示している。一般に、この実施形態は、カウンタ9のクロック入力CKをプルダウンするためにプルダウン回路が提供される図11の実施形態に対応する。しかしながら、図12の変換器において、プルダウン回路は、ANDゲート25が提供される。コンパレータ8の出力は、ANDゲート25の1つの入力への入力であり、サンプリング制御信号の逆は、ANDゲートの第2の入力への入力である。サンプリング動作の間、ANDゲート25の出力は低く、その結果、カウンタ9のCK入力は、低く保たれる。他のとき、カウンタ9のCK入力は、コンパレータ8の出力にしたがう。
図10,11,12の実施形態は、変換器の各グループが唯1つの変換器のみを備える変換器に関して記述されてきた。しかしながら、この実施形態は、変換器の各グループが2つ以上の変換器を備える変換器にも適用され得る。
図13は、本発明のさらなる実施形態にしたがう変換器33を示している。一般に、この変換器もまた、図6の変換器に対応し、差異のみが記述される。
図13の実施形態において、カウンタ9は、プレロード可能なカウンタである。前述の実施形態のカウンタ9と比較すると、図13のカウンタ9は、第3の入力DATA IN(所望の内部カウント値をユーザがカウンタにロードすることを可能にする)を有する。これは、00・・・00のカウンタ出力から開始する較正プロセスの全体を実行する必要性がないという利点を有する。これは、変換器6,6’のキャパシタンスと負荷キャパシタンスとの間の差異に関するおおよそのアイデアをユーザが有しているときに、特に有用である。
図13の実施形態は、変換器の各グループが唯1つの変換器のみを備える変換器に関して記述されてきた。しかしながら、この実施形態は、変換器の各グループが2つ以上の変換器を備える変換器にも適用され得る。図13の実施形態はまた、サンプルアンドホルド回路を有する変換器、または、サンプルアンドホルド回路とプルダウン回路とを有する変換器にも適用され得る。
図14は、本発明の第7の実施形態にしたがう変換器33を示している。一般に、この実施形態もまた、図6の実施形態に対応し、差異のみが記述される。
図14の実施形態において、スイッチ可能なキャパシタネットワーク7,7’は、ユーザが、制御回路をオーバーライドし、チューニングデータをスイッチ可能なキャパシタネットワーク7,7’に手動で入力することを可能にするために、データラッチに接続可能である。
図14の実施形態において、mビットのチューニングデータラッチ26には、スイッチ可能なキャパシタネットワーク7,7’の入力に接続可能なデータラッチ26の出力が、提供される。カウンタ9の出力はまた、スイッチ可能なキャパシタネットワーク7,7’の入力に接続可能である。キャパシタネットワークに入力される信号の制御は、セレクタスイッチ27,27’を用いて達成される。上記セレクタスイッチの各々は、データラッチ26からの入力と、カウンタ9からの入力とを受信し、キャパシタネットワーク7,7’のそれぞれの入力へのオンワード送信(onwards transmission)のために、1つの入力を選択する。図14の実施形態において、セレクタ27,27’は、(キャパシタネットワークが制御回路によって制御可能なときに)手動的な動作または自動的な動作を選択する、AUTO/MAN制御信号によって、制御可能なように示されている。AUTO/MAN制御信号がロジック1状態を有するとき、データラッチ26の出力が選択され、キャパシタネットワーク7,7’にそれが引き渡され、その結果、キャパシタネットワークの手動的な動作が可能になる。一方、AUTO/MAN制御信号がロジック0状態を有するとき、セレクタ27,27’は、カウンタ9からの出力を選択し、キャパシタネットワーク7,7’にそれを引き渡す。
図14の実施形態は、変換器6,6’のキャパシタンスとそれぞれの負荷キャパシタンスとの間の差異に関する正確な知見をユーザが有しているときに、有用である。この実施形態はまた、試験にも有用である。なぜならば、2つ以上の異なるチューニングコードをチューニングデータラッチ26に加えることにより、異なるチューニングコードの影響が、観測され得るからである。さらに、この実施形態は、製造時に変換器がチューニングされ、変換器が電源投入されたときに、正しいチューニングコードをチューニングデータラッチにロードするために、正しいチューニングコードがシステムのどこかに格納され得る場合にも有用である。
図15は、本発明のさらなる実施形態にしたがう変換器33を示している。一般に、これは、図14の実施形態に対応し、この実施形態においても、キャパシタネットワーク7,7’は、データラッチ26に接続され、ユーザがキャパシタ7,7’にデータを直接的に入力することが可能である。図15の実施形態において、外的に加えられるデータは、ORゲート28,28’のそれぞれを用いることにより、キャパシタネットワーク7,7’に引き渡される。この実施形態において、ORゲートの各ビットの出力が、データラッチ26によって加えられるデータの対応するビットに等しくなるようにするために、カウンタ9が、リセットされなければならない。
図14および15の実施形態は、変換器の各グループが唯1つの変換器のみを有する変換器に関して記述されてきた。しかしながら、この実施形態は、変換器の各グループが、2つ以上の変換器を有する変換器にも適用され得る。図13および14の実施形態はまた、サンプルアンドホルド回路を有する変換器、または、サンプルアンドホルド回路とプルダウン回路とを有する変換器にも適用され得る。
図7に記述されている較正フェーズにおいて、較正フェーズに用いられる電圧レベルVH,VLは、変換器6,6’の通常動作に用いられる電圧と同じである。しかしながら、本発明は、このことを必要とせず、較正フェーズにおいて用いられる基準電圧は、変換器の通常動作において用いられるものとは異なり得る。例えば、較正フェーズにおいて、異なる電圧VH’,VL’を、VH’−VL’がVH−VLよりも大きくなるように選択すると、コンパレータの入力における電圧間の差の絶対値は(電圧の差の符号は変化しないが)、増加し得る。このことは、精度が劣るコンパレータが用いられることを可能にする。
上記で記述された実施形態において、制御回路は、カウンタを備える。本発明は、代替的に、逐次近似レジスタを備える制御回路を用いて実現される。図16は、逐次制御レジスタを備える制御回路を有する本発明の別の実施形態にしたがう変換器34のブロック概略図である。
一般に、図16の変換器34は、図6の変換器33に対応し、双方向バッファレス型デジタルアナログ変換器6,6’の第1および第2のグループを備える。例えば、各変換器6,6’は、スイッチ式キャパシタ変換器であり、図2の一般的な形態の双方向バッファレス型変換器を有し得る。各グループは、同じ個数のバッファレス型双方向デジタルアナログ変換器6,6’を含む。図16の実施形態において、各グループは、1つの変換器を含むが、上記実施形態は、唯1つの変換器のグループには限定されない。各デジタルアナログ変換器6,6’の出力は、容量性の負荷のそれぞれに接続される。双方向バッファレス型デジタルアナログ変換器6,6’の各々の内部キャパシタンスは、負荷キャパシタンスCLOAD,CLOAD’のそれぞれの可能な最大の値よりも大きくなるように設定される。
図16の変換器34は、第1および第2のスイッチ式キャパシタネットワーク7,7’をさらに備える。第1のスイッチ式キャパシタネットワーク7は、第1の変換器6の出力に接続され、第2のキャパシタネットワーク7’の出力は、第2の変換器6’の出力に接続される。スイッチ式キャパシタネットワーク7,7’は、図6のスイッチ式キャパシタネットワークに対応し、それらの記述は、繰り返されない。
変換器は、コンパレータ8をさらに備える。1つの変換器6からの出力は、コンパレータの+入力に接続され、他の変換器6’の出力は、変換器の−入力に接続される。図6の実施形態にあるように、コンパレータは、V+がV−よりも大きい場合に、その出力において、ロジック1状態を与えるように働く(ここに、V+は+入力端子における入力電圧を表し、V−は−入力端子における入力電圧を表す)。そうでない場合、コンパレータは、ロジック0状態を出力する。
図16の変換器は、コンパレータ8の出力に基づいてスイッチ式キャパシタネットワーク7,7’を制御するための制御回路をさらに備える。図16の実施形態において、制御回路は、mビット(またはそれよりも高い)の逐次近似レジスタ35を備える。コンパレータ8からの出力は、逐次近似レジスタ35の入力に接続される。逐次近似レジスタ35の出力は、スイッチ式キャパシタネットワーク7,7’のスイッチ29,29’を制御する。
逐次近似レジスタ35の動作は、タイミング信号により、変換器の動作と同期化される。タイミング信号は、逐次近似レジスタの(図16においてはSAMPとラベル付けされている)第2の入力に加えられる。タイミング信号は、図10,11,12の実施形態において用いられているようなタイミング信号と同じものであり得る。逐次近似レジスタ35は、なんらかの形態の外的なタイミング入力を有する必要がある。なぜならば、コンパレータの出力の状態(ロジック「1」またはロジック「0」のいずれか一方であり得る)に反応する必要があるからである。(カウンタを用いる実施形態において、カウンタは、コンパレータからのロジック「1」出力のみに反応する必要がある)。
較正フェーズにおいて、逐次近似レジスタ35は、最初にコード100・・・00を出力する必要がある。上記出力は、逐次近似レジスタの出力の中間点である(そして、Ci=a(i−1)C1のときの2進キャパシタの場合の中間点に設定されるスイッチ式キャパシタネットワーク7,7’のキャパシタンスに対応する)。逐次近似レジスタ35は、図16においてはSTARTとラベル付けされた第3の入力が提供され、逐次近似レジスタ35に加えられる信号は、100・・・000の出力を与えるように、それを設定することが可能である。このようにして、逐次近似レジスタは、最高位ビット(MSB)で開始する負荷キャパシタンスを誘導する。すなわち、最も高い値のキャパシタンス(Ci=a(i−1)C1であるときの2進キャパシタの場合ではキャパシタンスCm)に切り替えることにより、逐次近似レジスタは、最高位ビット(MSB)で開始する負荷キャパシタンスを誘導する。
コンパレータがロジック1出力を生成して、変換器がデコードする場合(すなわち、2つのコンパレータの出力カーブが図7における12aのように交差する場合)、逐次近似レジスタからの出力のMSBは、ロジック1に維持され、キャパシタネットワーク7,7’の最も高い値のキャパシタンスは、スイッチインに維持される。次に最も高い値のキャパシタンスもまた、逐次近似レジスタからの出力の、次に最も高いビット(next most significant bit;第2の最高位ビット)を、ロジック1に設定することにより、スイッチインに維持され得る。
しかしながら、コンパレータがロジック0を生成して、変換器がデコードする場合、逐次近似レジスタからの出力のMSBは、ロジック0に設定され、キャパシタネットワーク7,7’の最も高いキャパシタンスは、スイッチアウトされる。逐次近似レジスタからの出力の次に(第2の)最も高いビットは、ロジック1に設定され、第2の最も高い価のキャパシタンスは、スイッチインされ得る。
このようにして、逐次近似レジスタからの次の出力は、110・・000または010・・・000となり得る。これらは、逐次近似レジスタの出力範囲の3/4および1/4に対応する(そして、Ci=a(i−1)C1のときの2進キャパシタの場合の最大値の3/4または1/4に設定されるスイッチ式キャパシタネットワーク7,7’のキャパシタンスに対応する)。逐次近似レジスタに対する出力コードの可能な範囲は、2等分される。最初に、出力コードの範囲は、000・・・000から111・・・111であり、中間点の100・・・000が、第1の近似に用いられる。コンパレータからの出力に依存して、逐次近似レジスタ(スイッチ式キャパシタネットワークのキャパシタンスを、負荷キャパシタンスの全体が変換器の内部キャパシタンスに等しくなるように設定する)の出力コードの範囲は、000・・・000から100・・・000または100・・・000から111・・・111であることが知られており、コード010・・・000または110・・・000が、次の近似に用いられる。
次に変換器がデコードするとき、第2の最高位ビットの値は、コンパレータからの出力に依存して、ロジック1に維持されるか、ロジック0に設定され、スイッチ式キャパシタネットワークの第2の最も高い値のキャパシタンスは、それに応じて、スイッチインに維持されるか、スイッチアウトされ得る。次に最も高いキャパシタンスをスイッチインするために、逐次近似レジスタの出力の次の最高位ビットは、ロジック1に設定され得る。その後、これらのステップは、次に最も高い最高位ビット、等々に対して繰り返される。逐次近似レジスタの可能な出力コードは、各ステップにおいて、2等分される。
逐次近似レジスタによって生成される最終的な出力コードは、スイッチ式キャパシタンスネットワークが、V011・・・11>V100・・・00を維持するのに必要な最も高い可能なキャパシタンスを与えるように(その結果、2つの出力電圧カーブが図7の領域12cにおいてちょうど交差するように)、スイッチ式キャパシタネットワークを設定し得る。対照的に、カウンタを用いる実施形態は、スイッチ式キャパシタンスネットワークが、V011・・・11<V100・・・00とするのに必要な最も低い可能なキャパシタンスを与えるように(その結果、2つの出力電圧カーブが図7の領域12dにおいて交差しないように)、スイッチ式キャパシタンスネットワークを設定し得る。逐次近似レジスタを用いる実施形態において設定されるスイッチ式キャパシタンスネットワークのキャパシタンスは、カウンタを用いる実施形態において設定されるスイッチ式キャパシタンスネットワークのキャパシタンスよりも、少なくとも最下位ビット(LSB)1つぶん低い。±1/2LSBは、デジタルシステムにおける有効かつ正確なチューニングであるため、どちらの実施形態も、良好な較正を与えると考えられる。しかしながら、逐次近似レジスタを用いる実施形態が、カウンタを用いる実施形態と全く同じ較正を達成することが所望される場合、図7における領域12dのようにV011・・・11<V100・・・00とするために、最下位ビット1つぶんが、逐次近似レジスタによって生成される最終的な出力コードに追加され得る。
図16は、図6に対応する実施形態における、逐次近似レジスタの使用を記述している。しかしながら、本明細書中に記述されてきたすべての実施形態は、カウンタの代わりに、逐次近似レジスタを用いることにより、インプリメントされ得る。
本発明の変換器のうちの任意のものは、アクティブマトリクスディスプレイに実現され得る。上記アクティブマトリクスディスプレイは、例えば、液晶アクティブマトリクスディスプレイのようなものであり得るが、これには限定されない。