KR100819427B1 - 디스플레이 구동 장치 - Google Patents

디스플레이 구동 장치 Download PDF

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KR100819427B1
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조규형
이형민
손영석
전용준
전진용
정승철
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한국과학기술원
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Abstract

본 발명은 디스플레이 구동 장치에 관한 것이다. 더욱 상세하게는 평판 디스플레이용 드라이버 집적회로에서 저항 및 커패시터를 이용한 디스플레이 구동 장치에 관한 것이다.
본 발명에 따른 저항 및 커패시터를 이용한 디스플레이 구동 장치는 감마 기준 전압원, 보조 기준 전압원, 패스 트랜지스터 로직, 전압-전류 변환기, 디지털/아날로그 변환기 및 피드백 경로 상에 저항 또는 커패시터가 설치된 출력 버퍼를 포함한다.
본 발명에 따르면, 보조 기준 전압을 사용함으로써 그에 따른 디스플레이 구동 장치에 구성된 회로의 면적을 감소시킬 수 있다. 또한, 디스플레이 구동장치의 정확성 및 균일성을 향상시킬 수 있다.
감마 기준 전압, 디지털/아날로그 변환기, 컬럼 드라이버 집적회로(Column Driver Integrated Circuit), 로우 드라이버 집적회로(Row Driver Integrated Circuit)

Description

디스플레이 구동 장치 {APPARATUS FOR DRIVING DISPLAY}
도1 및 도2는 본 발명에 적용되는 일반적인 평판 디스플레이 시스템의 개략적 구성을 나타낸 블록도이다.
도3 내지 도5는 종래의 10비트 디스플레이 구동 장치를 나타낸 회로도이다.
도6은 본 발명의 일 실시예에 따른 저항을 이용한 디스플레이 구동 장치의 전체적인 구조를 나타낸 블록도이다.
도7은 본 발명의 일 실시예에 따른 한 채널 당 구성된 저항을 이용한 디스플레이 구동 장치를 나타낸 회로도이다.
도8은 본 발명의 일 실시예에 따른 3비트 디코더를 나타낸 도면이다.
도9 및 도10은 본 발명의 일 실시예에 따른 전압-전류 변환기, 디지털/아날로그 변환기 및 출력 버퍼를 나타낸 회로도이다.
도11은 본 발명의 일 실시예에 따른 커패시터를 이용한 디스플레이 구동 장치의 전체적인 구조를 나타낸 회로도이다.
도12는 본 발명의 일 실시예에 따른 한 채널 당 구성된 커패시터를 이용한 디스플레이 구동 장치를 나타낸 회로도이다.
도13 및 도14는 본 발명의 일 실시예에 따른 디지털/아날로그 변환기 및 출력 버퍼를 나타낸 회로도이다.
***** 도면의 주요부분에 대한 부호의 설명*****
100,150: 감마 기준 전압원
200,250: 보조 기준 전압원
300,350: 패스 트랜지스터 로직
400: 전압-전류 변환기
401: 제1 전압-전류 변환기
402: 제2 전압-전류 변환기
500,550: 디지털/아날로그 변환기
501,551: 제1 디지털/아날로그 변환기
502,552: 제2 디지털/아날로그 변환기
505,506: 전류 변환부
555: 제1 단위 충/방전부
556: 제2 단위 충/방전부
600,650: 하이 레벨 출력 버퍼
700,750: 로우 레벨 출력 버퍼
본 발명은 디스플레이 구동 장치에 관한 것이다. 더욱 상세하게는 평판 디스플레이용 드라이버 집적회로에서 저항 및 커패시터를 이용한 디스플레이 구동 장 치에 관한 것이다.
일반적으로 평판 디스플레이(Flat Panel Display: FPD) 용 드라이버 집적회로(Display Driver Integrated Circuit: DDI)에서 10비트 이상의 계조를 표현하기 위해서는 10 비트 디지털/아날로그 변환기(Digital-to-Analog Converter: DAC) 가 필요하다. 이러한 디지털/아날로그 변환기를 이용하는 평판 디스플레이 시스템의 예로는 액티브 매트릭스형 액정 표시 장치 (Active-Matrix Liquid Crystal Display: AMLCD)나 액티브 매트릭스형 유기 발광 소자 디스플레이(Active-Matrix Organic Light Emitting Diode: AMOLED) 등이 있다.
이하에는 첨부된 도면을 참조하여 종래의 디스플레이 드라이버 집적회로에서 사용되는 디지털/아날로그 변환기를 설명한다.
도1 및 도2는 일반적인 디스플레이 드라이버 집적회로에서 사용되는 디지털/아날로그 변환기의 개략적 구성을 나타낸 블록도이다.
먼저, 도1과 같이 디스플레이 패널(Pannel)에 있는 픽셀(Pixel)회로는 디스플레이 드라이버 집적회로에 의해 구동된다. 이러한 디스플레이 드라이버 집적회로는 컬럼 드라이버 집적회로(Column Driver IC) 및 로우 드라이버 집적회로(Row Driver IC)로 구성된다. 여기서 로우 드라이버 집적회로에 의해 패널(Pannel) 안에 있는 픽셀(Pixel)회로의 행들이 순차적으로 선택되고, 컬럼 드라이버 집적회로에 의해 각 픽셀에 표현될 계조(Gray Scale)에 해당하는 전압 또는 전류가 공급된다. 또한, 컬럼 드라이버 집적회로 및 로우 드라이버 집적회로의 신호들은 타이밍 컨트롤러(Timing Controller)에 의해 제어된다.
도면 2는 도면 1에서 나타내는 컬럼 드라이버 집적회로(Column Driver Integrated Circuit)의 개략적 구성을 나타내는 블록도이다.
일반적인 컬럼 드라이버 집적회로는 시프트 레지스터(Shift Register), 2개의 래치(Latch), 디지털/아날로그 변환기 및 출력 버퍼로 구성된다. 또한, 감마 기준 전압원(Gamma Reference Voltage)을 통해 아날로그 전압이 컬럼 드라이버 집적회로로 공급된다.
먼저, 첫 번째 단의 래치(Latch)에서 입력 RGB(Red, Green, Blue)신호의 디지털 비트의 개수 N에 의해서 각 채널로 출력되는 아날로그 신호의 출력 개수가 2N 개로 정해진다. 여기서 도트 인버젼(Dot inversion) 방식을 적용하는 경우, 픽셀 회로 중 홀수 라인의 디지털/아날로그 변환기는 2N 개의 정극성 감마 기준 전압원 중에서 하나의 전압을 선택하게 되고, 홀수 라인과 인접한 짝수 라인의 디지털/아날로그 변환기는 2N 개의 부극성 감마 기준 전압원 중에서 하나의 전압을 선택하게 된다. 따라서 감마 기준 전압원에서 공급하는 전압의 총 개수는 2N+1개가 된다.
여기서, 일반적으로 감마 기준 전압은 저항열을 이용하여 생성된다. 저항열은 컬럼 드라이버 집적회로 당 한 개씩 존재하게 된다. 또한, 저항열에 의해 생성된 감마 기준 전압을 선택하고, 해당 아날로그 신호로 변환하는 디지털/아날로그 변환기 부분은 한 채널당 한 부분씩 존재한다. 따라서 저항열 부분을 제외한 디지털/아날로그 변환기 부분은 컬럼 드라이버 집적회로 당 수백 개씩 존재하게 되므로 디스플레이 구동 장치의 면적을 결정하는 중요한 요소가 된다.
도3 내지 도5는 종래의 10비트 디지털/아날로그 변환기의 구현을 나타낸 회로도이다.
도3은 두 개의 단을 갖는 10 비트 디지털/아날로그 변환기의 구성을 나타낸다.
10 비트 디지털/아날로그 변환기의 첫 번째 단은 8 비트 디코더(Decoder) 및 스위치(Switch)를 포함한다. 여기서, 8 비트 디코더(Decoder) 및 스위치(Switch)는 상위 8 비트 신호에 대응하는 전압을 출력한다.
두 번째 단은 첫 번째 단에서 출력된 전압을 입력 받는 중간 버퍼 및하위 2 비트 신호에 대응하는 기준 전압을 생성하는 저항열을 포함한다. 여기서, 중간 버퍼는 각각의 단 사이를 분리시켜주기 위해 사용하였다. 이어서, 하위 2비트에 대응하는 기준 전압은 2비트 디코더 및 스위치에 의해 출력 버퍼로 출력된다.
이러한 10 비트 디지털/아날로그 변환기는 기존의 10 비트 디코더와 스위치를 이용한 전형적인 구동 방식에 비하여 회로의 면적을 감소시킬 수 있으나, 중간 버퍼의 오프셋 에러(Offset Error)에 의해 균일성 및 정확한 출력을 보장할 수 없게 되는 문제점이 있다.
도4는, SID(Society for Information Display) 2005에서 발표된 논문에서 제안된 10비트 디지털/아날로그 변환기를 나타낸 회로도이다.
도4에서 도시된 디지털/아날로그 변환기에는 도3에서 도시된 디지털/아날로그 변환기의 중간 버퍼가 제거되었다. 이러한 디지털/아날로그 변환기는 중간 버퍼 가 제거됨으로써, 오프셋 에러(Offset Error)로 인한 문제는 없어졌지만, 두 번째 단의 저항이 첫 번째 단의 출력에 영향을 미치는 로딩 효과(Loading Effect)가 나타난다. 이러한 로딩 효과를 감소시키기 위해서는 두 번째 단의 저항 값이 매우 커져야 한다. 이럴 경우, 다시 컬럼 드라이버 집적회로(Column Driver Integrated Circuit)의 면적을 증가시키게 된다.
도5는, 한국 특허 제 10-2004-0093227 호에서 공개된 10 비트 디지털/아날로그 변환기를 나타낸 회로도이다.
도5에서 도시된 10 비트 디지털/아날로그 변환기의 첫 번째 단은 8 비트 디코더와 스위치를 포함한다.
두 번째 단은 출력 버퍼, 2 비트 디코더 및 스위치를 포함한다. 출력 버퍼 회로에서 4개의 정극 입력 트랜지스터들의 크기는 모두 같고, 한 개의 부극 입력 트랜지스터의 크기는 정극 입력 트랜지스터 크기의 4배가 된다. 여기서, 4개의 정극 입력 트랜지스터들은 하위 2 비트 신호에 따라 각각 하이 레벨(High Level) 또는 로우 레벨(Low Level)의 전압을 인가받는다. 따라서 출력 버퍼는 하이 레벨과 로우 레벨의 전압 차이에 의해 2 비트 디지털 신호를 아날로그 신호로 변환하는 역할을 한다.
이러한 구동 방식은 기존의 10 bit 디코더와 스위치를 이용한 방식에 비해 면적을 감소시킬 수 있지만, 출력 버퍼의 오프셋 에러(Offset Error)가 2 비트 디지털 신호를 아날로그 신호로 변환하는 동작에 직접적으로 영향을 주기 때문에 균일성 및 정확한 출력을 보장할 수 없게 된다.
이러한 문제점을 해결하기 위해 본 발명은 별도의 기준 전압을 이용하여 디지털/아날로그 변환기의 최소 면적을 유지하고, 여러 가지 오프셋 에러(Offset Error), 공정상의 부정합(Miss Matching) 및 오차(Error)에 의한 영향을 감소시킬 수 있는 디스플레이 구동 장치의 새로운 구조를 제공하는 것을 기술적 과제로 한다.
이러한 기술적 과제를 해결하기 위한 본 발명에 따른 저항을 이용한 디스플레이 구동 장치는 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압을 공급하는 감마 기준 전압원, 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압의 범위 내에서 서로 인접한 두 기준 전압들의 차이 전압을 K(K는 1이상의 양의 정수)배만큼 증폭시킨 보조 기준 전압으로 공급하는 보조 기준 전압원, M(M은 양의 정수)비트의 데이터 신호 중 상위 N(N는 M미만의 양의 정수)비트 데이터 신호에 대응하는 하이 레벨 감마 기준 전압, 로우 레벨 감마 기준 전압 및 보조 기준 전압을 선택하는 패스 트랜지스터 로직, 패스 트랜지스터 로직에서 선택된 보조 기준 전압을 전류로 변환하는 전압-전류 변환기, 전압-전류 변환기에서 출력된 전류를 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 디지털/아날로그 변환기, 패스 트랜지스터 로직에서 선택된 하이 레벨 감마 기준 전압을 입력받는 비반전 단자 및 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 반전 단자와 연결된 피드백 경로 상에 제1 저항이 설치된 하이 레 벨 출력 버퍼 및 패스 트랜지스터 로직에서 선택된 로우 레벨 감마 기준 전압을 입력받는 비반전 단자 및 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 반전 단자와 연결된 피드백 경로 상에 제2 저항이 설치된 로우 레벨 출력 버퍼를 포함한다.
패스 트랜지스터 로직은 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 하이 레벨 감마 기준 전압을 선택하는 2N개의 스위치, M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 로우 레벨 감마 기준 전압을 선택하는 2N개의 스위치 및 보조 기준 전압을 선택하는 2N개의 스위치를 포함하는 것이 바람직하다.
전압-전류 변환기는 패스 트랜지스터 로직에서 선택된 보조 기준 전압을 입력 받는 제1 전압-전류 변환기 및 패스 트랜지스터 로직에서 선택된 보조 기준 전압을 입력 받는 제2 전압-전류 변환기를 포함하는 것이 바람직하다.
디지털/아날로그 변환기는 제1 전압-전류 변환기의 출력 전류를 입력받고, 하이 레벨 출력 버퍼의 반전 단자와 연결된 제1 디지털/아날로그 변환기 및 제2 전압-전류 변환기의 출력 전류를 입력받고, 로우 레벨 출력 버퍼의 반전 단자와 전기적으로 연결된 제2 디지털/아날로그 변환기를 포함하는 것이 바람직하다.
제1 전압-전류 변환기는 패스 트랜지스터 로직에서 선택된 보조 기준 전압을 비반전 단자로 입력받는 제1 전압-전류 앰프 및 제1 전압-전류 앰프의 반전 단자와 연결된 피드백 경로 상에 설치된 제3 저항을 포함하는 것이 바람직하다.
제2 전압-전류 변환기는 패스 트랜지스터 로직에서 선택된 보조 기준 전압을 비반전 단자로 입력받는 제2 전압-전류 앰프 및 제2 전압-전류 앰프의 반전 단자와 연결된 피드백 경로 상에 설치된 제4 저항을 포함하는 것이 바람직하다.
제2 디지털/아날로그 변환기와 로우 레벨 출력 버퍼의 반전 단자 사이에 설치된 스윙 전류 미러를 더 포함하는 것이 바람직하다.
제1 디지털/아날로그 변환기 및 제2 디지털/아날로그 변환기는 전압-전류 변환기에서 입력받은 전류를 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 전류 변환부 및 전압-전류 변환기의 출력 전류 및 바이어스 전압을 입력 받는 복수개의 트랜지스터를 각각 포함하는 것이 바람직하다.
제1 디지털/아날로그 변환기의 전류 변환부는 전원 전압원 측과 하이 레벨 출력 버퍼 사이에서 캐스코드로 연결된 복수개의 트랜지스터를 포함하는 것이 바람직하다.
제2 디지털/아날로그 변환기의 전류 변환부는 전원 전압원 측과 스윙 전류 미러 사이에서 캐스코드로 연결된 복수개의 트랜지스터를 포함하는 것이 바람직하다.
제3 저항은 제1 저항보다 K배만큼 큰 저항 값을 갖고, 제4 저항은 제2 저항보다 K배만큼 큰 저항 값을 갖는 것이 바람직하다.
하이 레벨 출력 버퍼는 패스 트랜지스터 로직으로 부터 입력받은 하이 레벨 감마 기준 전압과 제2 저항 양단의 전압이 가산된 전압을 출력하는 것이 바람직하다.
로우 레벨 출력 버퍼는 패스 트랜지스터 로직으로 부터 입력받은 로우 레벨 감마 기준 전압에서 제4 저항 양단의 전압이 감산된 전압을 출력하는 것이 바람직하다.
본 발명의 따른 커패시터를 이용한 디스플레이 구동 장치는 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압을 공급하는 감마 기준 전압원, 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압의 범위 내에서 서로 인접한 두 기준 전압들의 차이 전압을 K(K는 1이상의 양의 정수)배만큼 증폭시킨 보조 기준 전압으로 공급하는 보조 기준 전압원, M(M은 양의 정수)비트의 데이터 신호 중 상위 N(N는 M미만의 양의 정수)비트 데이터 신호에 대응하는 하이 레벨 감마 기준 전압, 로우 레벨 감마 기준 전압 및 보조 기준 전압을 선택하는 패스 트랜지스터 로직, 패스 트랜지스터 로직에서 선택된 보조 기준 전압을 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 디지털/아날로그 변환기 패스 트랜지스터 로직에서 선택된 하이 레벨 감마 기준 전압을 입력받는 비반전 단자 및 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 반전 단자와 연결된 피드백 경로 상에 제1 커패시터가 설치된 하이 레벨 출력 버퍼 및 패스 트랜지스터 로직에서 선택된 로우 레벨 감마 기준 전압을 입력받는 비반전 단자 및 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 반전 단자와 연결된 피드백 경로 상에 제2 커패시터가 설치된 로우 레벨 출력 버퍼를 포함한다.
패스 트랜지스터 로직은 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 하이 레벨 감마 기준 전압을 선택하는 2N개의 스위치, M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 로우 레벨 감마 기준 전압을 선택하는 2N개의 스위치 및 보조 기준 전압을 선택하는 2N개의 스위치를 포함하는 것이 바람직하다.
디지털/아날로그 변환기는 패스 트랜지스터 로직에서 선택된 보조 기준 전압을 입력 받고, 하이 레벨 출력 버퍼의 반전 단자와 전기적으로 연결된 제1 디지털/아날로그 변환기 및 패스 트랜지스터 로직에서 선택된 보조 기준 전압을 입력 받고, 로우 레벨 출력 버퍼의 반전 단자와 전기적으로 연결된 제2 디지털/아날로그 변환기를 포함하는 것이 바람직하다.
제1 디지털/아날로그 변환기는 (M-N)개의 제1 단위 충/방전부(555)를 포함하고, 제1 단위 충/방전부(555)는 하이 레벨 출력 버퍼의 반전 단자에 일단이 연결된 제3 커패시터, 제3 커패시터의 타단에 드레인이 연결되고, 패스 트랜지스터 로직에서 출력된 보조 기준 전압을 소스로 인가받고, 제1 클록 신호를 게이트로 입력받는 제1 트랜지스터, 제3 커패시터의 타단에 드레인이 연결되고, 제1 클록 신호와 반전되고 역위상인 제2 클록 신호를 게이트로 입력받는 제2 트랜지스터 및 제2 트랜지스터와 캐스코드 연결되고, M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호를 게이트로 입력받고, 소스가 접지된 제3 트랜지스터를 포함한다.
제2 디지털/아날로그 변환기는 (M-N)개의 제2 단위 충/방전부(556)를 포함하고, 제2 단위 충/방전부(556)는 로우 레벨 출력 버퍼의 반전 단자에 일단이 연결된 제4 커패시터, 제4 커패시터의 타단에 드레인이 연결되고, 제1 클록 신호를 게이트로 입력받고, 소스가 접지된 제4 트랜지스터, 제4 커패시터의 타단에 드레인이 연 결되고, 제2 클록 신호를 게이트로 입력받는 제5 트랜지스터 및 제5 트랜지스터와 캐스코드 연결되고, 패스 트랜지스터 로직에서 출력된 보조 기준 전압을 소스로 입력받고, M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호를 게이트로 입력받는 제6 트랜지스터를 포함하는 것이 바람직하다.
하이 레벨 출력 버퍼는 하이 레벨 출력 버퍼의 비반전 단자가 드레인에 연결되고, 제1 커패시터의 일단이 소스에 연결되고, 제2 클록 신호를 게이트로 입력받는 제1 PMOS 트랜지스터, 제1 커패시터의 일단이 소스에 연결되고, 하이 레벨 출력 버퍼의 출력단자가 드레인에 연결되고, 제2 클록 신호와 반전된 데이터 값을 게이트로 입력받는 제2 PMOS 트랜지스터 및 제1 커패시터의 타단이 소스에 연결되고, 하이 레벨 출력 버퍼의 출력단자가 드레인에 연결되고, 제2 클록 신호를 게이트로 입력받는 제3 PMOS 트랜지스터를 더 포함하는 것이 바람직하다.
로우 레벨 출력 버퍼는 로우 레벨 출력 버퍼의 비반전 단자가 소스에 연결되고, 제2 커패시터의 일단이 드레인에 연결되고, 제2 클록 신호와 반전된 데이터 값을 게이트로 입력받는 제4 NMOS 트랜지스터, 제2 커패시터의 일단이 드레인에 연결되고, 로우 레벨 출력 버퍼의 출력 단자가 소스에 연결되고, 제2 클록 신호를 게이트로 입력받는 제5 NMOS 트랜지스터 및 제2 커패시터의 타단이 드레인에 연결되고, 로우 레벨 출력 버퍼의 출력단자가 소스에 연결되고, 제2 클록 신호와 반전된 데이터 값을 게이트로 입력받는 제6 NMOS 트랜지스터를 더 포함하는 것이 바람직하다.
하이 레벨 출력 버퍼는 패스 트랜지스터 로직으로 부터 입력받은 하이 레벨 감마 기준 전압과 제1 커패시터에 충전된 전압이 가산된 전압을 출력하는 것이 바람직하다.
로우 레벨 출력 버퍼는 패스 트랜지스터 로직으로 부터 입력받은 하이 레벨 감마 기준 전압에서 제2 커패시터에 충전된 전압이 감산된 전압을 출력하는 것이 바람직하다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
[저항을 이용한 디스플레이 구동 장치]
도6 내지 도10은 본 발명에 따른 저항을 이용한 디스플레이 구동 장치를 나타낸 도면이다.
도6은 본 발명에 따른 저항을 이용한 디스플레이 구동 장치의 전체적인 구조를 나타낸 블록도이다.
도6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 저항을 이용한 디스플레이 구동 장치는 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압을 공급하는 감마 기준 전압원(100), 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압의 범위 내에서 서로 인접한 두 기준 전압들의 차이 전압을 K(K는 1이상의 양의 정수)배만큼 증폭시킨 보조 기준 전압으로 공급하는 보조 기준 전압원(200), M(M은 양의 정수)비트의 데이터 신호 중 상위 N(N는 M미만의 양의 정수)비트 데이터 신호에 대응하는 하이 레벨 감마 기준 전압, 로우 레벨 감마 기준 전압 및 보조 기준 전압을 선택하는 패스 트랜지스터 로직(300), 패스 트랜지스터 로직(300)에서 선택된 보조 기준 전압을 전류로 변환하는 전압-전류 변환기(400), 전압-전류 변환기(400)에서 출력된 전류를 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 디지털/아날로그 변환기(500), 패스 트랜지스터 로직(300)에서 선택된 하이 레벨 감마 기준 전압을 입력받는 비반전 단자 및 디지털/아날로그 변환기(500)의 출력 전류를 입력받는 반전 단자를 갖으며, 반전 단자와 연결된 피드백 경로 상에 제1 저항이 설치된 하이 레벨 출력 버퍼 및 패스 트랜지스터 로직(300)에서 선택된 로우 레벨 감마 기준 전압을 입력받는 비반전 단자 및 디지털/아날로그 변환기(500)의 출력 전류를 입력받는 반전 단자를 갖으며, 반전 단자와 연결된 피드백 경로 상에 제2 저항이 설치된 로우 레벨 출력 버퍼를 포함한다.
먼저, 도6에서 도시된 감마 기준 전압원(100)에서 VH REF는 하이 레벨 기준 전압을 의미하며, Vcom 전압과 전원 전압 사이에서 전압 값을 갖는다. 또한, VL REF는 로우 레벨 기준 전압을 의미하며, Vcom 전압과 접지 사이에서 전압 값을 갖는다. 여기서 Vcom 전압은 대략 전원전압과 접지 사이에서 중간 전압 값을 의미한다. 또한, K△V REF는 보조 기준 전압을 의미한다.
여기서, 보조 기준 전압은 Vcom 전압을 기준으로 하이 레벨 기준 전압 및 로우 레벨 기준 전압이 서로 대칭인 모양이기 때문에 두 기준 전압 중 어느 한 기준 전압의 범위 내에서 선택될 수 있다. 또한, 보조 기준 전압은 하이 레벨 기준 전압 및 로우 레벨 기준 전압의 범위 내에서 서로 인접한 두 기준 전압들의 차이 전압에 서 K(K는 1이상의 양의 정수)배 만큼 증폭된 전압 값을 갖는다. 이렇게 생성된 하이 레벨 기준 전압, 로우 레벨 기준 전압 및 보조 기준 전압(K△V)은 저항열을 통해 패스 트랜지스터 로직(300)(Pass transistor logic : PTL)으로 공급된다.
패스 트랜지스터 로직(300)은 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 하이 레벨 감마 기준 전압을 선택하는 2N개의 스위치, 로우 레벨 감마 기준 전압을 선택하는 2N개의 스위치 및 보조 기준 전압을 선택하는 2N개의 스위치를 포함한다.
먼저 홀수 라인의 경우, 도7에서 도시된 패스 트랜지스터 로직(300)은 N 비트 디코더를 통해 래치 단에서 출력된 M비트의 디지털 신호 중 상위 N비트의 디지털 신호를 입력받는다. 여기서, N 비트 디코더는 N개의 디지털 신호에 따라 2N개의 디지털 신호를 패스 트랜지스터 로직(300)으로 출력한다. 이렇게 출력된 2N개의 디지털 신호는 패스 트랜지스터 로직(300)의 2N개의 스위치로 각각 입력된다. 여기서, 2N개의 스위치의 입력 신호 중 하나는 하이(High) 값을 갖고, 나머지는 로우(Low) 값을 갖게 된다. 이에 따라 저항열에 인가된 하이 레벨 감마 기준 전압은 2N개의 스위치에 입력된 디지털 신호에 따라 하나의 하이 레벨 감마 기준 전압이 선택된다. 따라서 하이(High) 값을 갖는 신호에 의해 선택된 하이 레벨 감마 기준 전압은 하이 레벨 출력 버퍼(600)의 비반전 입력 단자로 입력된다.
짝수 라인의 경우, 로우 레벨 감마 기준 전압을 선택하는 2N개의 스위치 및 도7에서 도시된 N 비트 디코더가 사용된다. 홀수 라인의 경우와 동일한 방식을 통해 선택된 하나의 로우 레벨 감마 기준 전압이 로우 레벨 출력 버퍼(700)의 비반전 입력 단자로 인가된다.
한편, 보조 기준 전압은 도7에서 도시된 N 비트 디코더 및 보조 기준 전압을 선택하는 2N개의 스위치를 통해 하나의 보조 기준 전압으로 선택된다. 이렇게 선택된 하나의 보조 기준 전압은 홀수 라인 및 짝수 라인에 모두 사용 할 수 있다. 따라서 한 채널당 패스 트랜지스터 로직(300)의 추가적인 면적은 보조 기준 전압을 선택하기 위한 2N개의 스위치가 차지하는 면적에 불과하다.
이에 따라, 패스 트랜지스터 로직(300)을 구현함에 있어, 회로의 면적은 기존과 동일한 면적을 유지할 수 있다. 또한, 약 0V 내지 1V 이하 정도의 낮은 레벨의 보조 기준 전압을 사용할 경우, 저전압 레벨에서 구동되는 스위치들의 크기를 감소시킬 수 있기 때문에 패스 트랜지스터 로직(300)의 면적을 더욱 감소시킬 수도 있다.
패스 트랜지스터 로직(300)에서 선택된 보조 기준 전압은 전압-전류 변환기(400)에 인가된다. 여기서, 전압-전류 변환기(400)는 홀수 라인의 패스 트랜지스터 로직(300)에서 선택된 보조 기준 전압을 입력 받는 제1 전압-전류 변환기(401) 및 짝수 라인의 패스 트랜지스터 로직(300)에서 선택된 보조 기준 전압을 입력 받는 제2 전압-전류 변환기(402)를 포함한다.
도7에서 도시된 제1 전압-전류 변환기(401)는 패스 트랜지스터 로직(300)에서 선택된 보조 기준 전압을 비반전 단자로 입력받는 제1 전압-전류 앰프(A1) 및 제1 전압-전류 앰프(A1)의 반전 단자와 연결된 피드백 경로 상에 설치된 제1 저항 을 포함한다. 도7 및 도9에서 편의상 제1 전압-전류 변환기(401)의 제1 전압-전류 앰프는 A1, 제3 저항은 R3, M1 트랜지스터는 M1로 표시한다.
또한, 제2 전압-전류 변환기(402)는 패스 트랜지스터 로직(300)에서 선택된 보조 기준 전압을 비반전 단자로 입력받는 제2 전압-전류 앰프(A2) 및 제2 전압-전류 앰프(A2)의 반전 단자와 연결된 피드백 경로 상에 설치된 제2 저항을 포함한다. 도10에서 편의상 제2 전압-전류 변환기(402)의 제2 전압-전류 앰프는 A2, 제4 저항은 R4, M1 트랜지스터는 M1로 표시한다.
여기서, 도7 내지 도10에서 도시된 제1 전압-전류 변환기(401) 및 제2 전압-전류 변환기(402)는 각각 대응되는 구조가 동일하다. 이에 따라, 제1 전압-전류 변환기(401)는 제2 전압-전류 변환기(402)와 동일하게 구동된다.
제1 전압-전류 변환기(401)를 살펴보면, 제1 전압-전류 앰프(A1)의 비반전 입력 단자에 보조 기준 전압이 인가되고, 반전 입력 단자와 제3 저항(R3)과 연결된다. 제1 전압-전류 앰프(A1) 및 M1 트랜지스터에 의해 부귀환 루프가 형성됨에 따라, 제3 저항(R3)의 양단에는 보조 기준 전압(K△V)이 인가된다. 따라서 제3 저항(R3)에는 보조 기준 전압(K△V)에 비례하는 전류(I)가 흐르게 된다. 여기서 제3 저항(R3)에 흐르는 전류(I)는 다음과 같이 계산 할 수 있다.
Figure 112007056373960-pat00001
또한, 수학식 1의 전류(I)는 제2 전압-전류 변환기(402)에 의해서도 동일하게 생성된다.
도9 및 도10은 디지털/아날로그 변환기(500)의 실제 회로 구성을 나타낸 회로도이다.
디지털/아날로그 변환기(500)는 제1 전압-전류 변환기(401)에서 출력된 전류를 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 제1 디지털/아날로그 변환기(501)를 포함하고, 제2 전압-전류 변환기(402)에서 출력된 전류를 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 해당하는 전류로 변환하는 제2 디지털/아날로그 변환기(502)를 포함한다.
여기서, 제1 디지털/아날로그 변환기(501) 및 제2 디지털/아날로그 변환기(502)는 전압-전류 변환기에서 입력받은 전류를 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 전류 변환부(505,506) 및 전압-전류 변환기의 출력 전류 및 바이어스 전압을 입력 받는 복수개의 트랜지스터를 포함한다.
여기서, 1 디지털/아날로그 변환기의 전류 변환부(505)는 전원 전압원 측과 하이 레벨 출력 버퍼 사이에서 캐스코드로 연결된 복수개의 PMOS 트랜지스터인 것이 바람직하다.
또한, 제2 디지털/아날로그 변환기(502)의 전류 변환부(506)는 전원 전압원 측과 후속의 스윙 전류 미러 사이에서 캐스코드로 연결된 복수개의 PMOS 트랜지스터인 것이 바람직하다.
이하에는 전류(I)를 도8의 (M-N)비트 디코더의 출력 신호에 따라 도9 및 도10과 같이 하위 (M-N)비트에 대응하는 전류로 변환하는 제1 디지털/아날로그 변환 기(501) 및 제2 디지털/아날로그 변환기(502)를 설명한다.
먼저, 도8에서 도시된 디코더와 같이 (M-N)비트가 3비트라고 가정하면, 하위 3 비트 데이터 신호인 D0~D2는 3비트 디코더를 통해 d0~d7 신호를 출력하게 된다. d0~d7 신호는 하나는 1이고 나머지는 모두 0인 로직 값을 가진다.
예를 들어, 하위 3비트의 신호인 000이 3비트 디코더에 들어가면 23개인 00000001 이라는 신호가 출력되고, 이렇게 8개의 데이터 신호는 제1 디지털/아날로그 변환기(501)의 전류 변환부(505,506)로 입력된다. 이에 따라, 전류 변환부(505,506)의 PMOS 트랜지스터 중에서 M3 및 M11 트랜지스터는 오프(Off)되고, 나머지 M4 내지 M10 트랜지스터들은 온(On)상태가 된다. 따라서 제1 디지털/아날로그 변환기(501) 및 제2 디지털/아날로그 변환기(502)의 출력 전류(Iout)는 0이 된다.
또한, 하위 3비트 신호가 100 일 경우를 가정하면, 제1 디지털/아날로그 변환기(501)에서 나오는 데이터 신호는 00010000이 출력된다. 이렇게 8개의 데이터 신호는 제1 디지털/아날로그 변환기(501)의 전류 변환부(505)로 입력된다. 이에 따라, 전류 변환부(505,506)의 PMOS 트랜지스터 중에서 M7 트랜지스터는 오프(Off)되고, 나머지 트랜지스터들은 온(On)상태가 된다. 따라서 제1 디지털/아날로그 변환기(501) 및 제2 디지털/아날로그 변환기(502)의 출력 전류(Iout)는 (1/2)I 가 된다.
또한, 도8의 d0~d7 신호가 도9 및 도10의 전류 변환부(505,506)의 M3 내지 M11 트랜지스터에 각각 인가되면, M3 내지 M11 트랜지스터 중 하나 또는 두 개의 PMOS 트랜지스터는 오프(Off)되고, 나머지는 모두 온(On)된다. 제3 저항(R3)을 통해 생성된 전류(I)는 제1 디지털/아날로그 변환기(501)에서 정확히 8등분 되어 각각의 패스(Path)로 흐르게 된다. 이에 따라 꺼지는 한 개의 트랜지스터의 위치에 의해 출력 버퍼 쪽에서부터 흘러들어오는 전류(Iout)의 양이 결정되게 된다. 나머지 전류(I-Iout)은 M2 트랜지스터로 흐르게 된다.
따라서 제3 저항(R3)에서 흐르는 전류(I)로 부터 제1 디지털/아날로그 변환기(501)를 통해 출력된 전류(Iout)는 다음과 같이 계산 할 수 있다.
Figure 112007056373960-pat00002
(N:하위 N bit, n=0, 1, 2...2N-1)
한편, 도9의 제1 디지털/아날로그 변환기(501) 및 도10의 제2 디지털/아날로그 변환기(502)는 작은 전류(I)가 흐를 때 심각해질 수 있는 저항-커패시터 딜레이(RC Delay)에 의한 영향을 최소화 할 수 있다. 예를 들면, M10 트랜지스터도 꺼지면서, 전류(I)의 1/8만큼만 출력 버퍼(600,700)를 통해 흐르게 된다. 이에 따라, (1/8)I의 전류는 2개의 캐스코드 스택만 거치기 때문에, 트랜지스터에 의한 저항-커패시터 딜레이(RC Delay)에 의한 영향이 최소화 된다.
이어서, 제1 디지털/아날로그 변환기(501)에서 출력된 전류(Iout)는 하이 레벨 출력 버퍼(600)의 피드백 경로 상에 있는 제1 저항(R1)에 전압이 인가된다.
이에 따라, 하이 레벨 출력 버퍼(600)는 패스 트랜지스터 로직(300)으로 부터 입력받은 하이 레벨 감마 기준 전압과 제1 저항(R1) 양단의 전압이 가산된 전압을 출력한다.
여기서, 하이 레벨 출력 버퍼(600)에서 출력된 전압을 다음과 같이 계산 할 수 있다.
Figure 112007056373960-pat00003
여기서, 수학식 3은 하이 레벨 출력 버퍼(600)는 하이 레벨 감마 기준 전압을 의미하는 VH 및 제1 저항(R1)의 전압을 의미하는
Figure 112007056373960-pat00004
가 가산출력 됨을 나타낸다. 하이 레벨 출력 버퍼(600)의 비반전 입력 단자에 하이 레벨 감마 기준 전압이 인가되면 반전 입력 단자에도 하이 레벨 기준 전압이 인가되기 때문에, 제1 저항(R1)의 전압과 더해진 전압이 출력되는 것이다.
한편, 도10의 제2 디지털/아날로그 변환기(502)와 로우 레벨 출력 버퍼(700)의 반전 단자 사이에 스윙 전류 미러(530)가 추가적으로 설치된다. 여기서, 제2 디지털/아날로그 변환기(502)에서 출력된 전류는 스윙 전류 미러(530)에 의해 동일한 전류량 및 방향을 갖는 출력전류로 복사된다. 이러한 출력 전류(Iout)는 로우 레벨 출력 버퍼(700)의 피드백 경로 상에 있는 제2 저항(R2)으로 들어가는 방향으로 흐르게 된다. 여기서, 스윙 전류 미러(530)에서 복사된 출력전류(Iout)에 의해 도9의 제1 저항(R1)의 전압과 극성이 반대인 전압이 제2 저항(R2)에 인가된다. 이에 따라, 로우 레벨 출력 버퍼(700)는 로우 레벨 감마 기준 전압에서 제2 저항(R2) 양단의 전압이 감산된 전압을 출력한다.
여기서, 로우 레벨 출력 버퍼(700)에서 출력된 전압을 다음과 같이 계산 할 수 있다.
Figure 112007056373960-pat00005
여기서, 수학식 4는 로우 레벨 감마 기준 전압을 의미하는 VL에서 제4 저항(R4)의 전압을 의미하는
Figure 112007056373960-pat00006
이 감산출력됨을 나타낸다. 로우 레벨 출력 버퍼(700)의 비반전 입력 단자에 로우 레벨 감마 기준 전압이 인가되면 반전 입력 단자에도 로우 레벨 감마 기준 전압이 인가된다. 이에 따라, 로우 레벨 감마 기준 전압은 제2 저항(R2) 양단의 전압만큼 빼진 전압이 채널로 출력되는 것이다.
여기서, 수학식 3에서 제3 저항(R3)은 제1 저항(R1)보다 K배만큼 큰 저항 값을 갖고, 수학식 4에서 제4 저항(R4)은 제2 저항(R2)보다 K배만큼 큰 저항 값을 갖는 것이 바람직하다. 이러한 각각의 비율을 갖는 저항 값으로 설정하면, 하이 레벨 출력 버퍼(600)는 하이 레벨 감마 기준 전압과 1/K배된 보조 기준 전압이 감산된 전압을 출력하고, 로우 레벨 출력 버퍼(700)는 로우 레벨 감마 기준 전압에서 1/K배된 보조 기준 전압이 감산된 전압을 출력 할 수 있다.
여기서, K배만큼 증폭된 보조 기준 전압은 하이 레벨 출력 버퍼(600) 및 로우 레벨 출력 버퍼(700)의 피드백 경로 상에 설치된 각각 저항에 의해 1/K배된 보조 기준전압으로 출력된다. 이에 따라 디스플레이 구동 장치는 회로 상에서 발생하는 여러 가지 오프셋 에러(Offset Error) 및 공정상의 부정합에 의한 오차가 1/K배 만큼 감소됨으로써, 정밀한 출력 특성 및 균일성을 갖게 된다.
또한, 상위 N비트에 대응하는 전압을 기준으로 하위 (M-N)비트를 더해주거나, 빼주는 방식을 사용함으로써, M비트의 디지털/아날로그 변환기의 구현에 따른 회로의 면적의 증가를 최소화 시킬 수 있다.
[커패시터를 이용한 디스플레이 구동 장치]
도11 내지 도14는 본 발명에 따른 커패시터를 이용한 디지털/아날로그 변환기를 나타낸 도면이다.
도11은 본 발명에 따른 커패시터를 이용한 디지털/아날로그 변환기의 전체적인 구조를 나타낸 블록도이다.
도11에서 도시된 바와 같이, 본 발명의 일 실시예에 따른 커패시터를 이용한 디지털/아날로그 변환기는 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압을 공급하는 감마 기준 전압원(150), 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압의 범위 내에서 서로 인접한 두 기준 전압들의 차이 전압을 K(K는 1이상의 양의 정수)배만큼 증폭시킨 보조 기준 전압으로 공급하는 보조 기준 전압원(250), M(M은 양의 정수)비트의 데이터 신호 중 상위 N(N는 M미만의 양의 정수)비트 데이터 신호에 대응하는 하이 레벨 감마 기준 전압, 로우 레벨 감마 기준 전압 및 보조 기준 전압을 선택하는 패스 트랜지스터 로직(350), 패스 트랜지스터 로직(350)에서 선택된 보조 기준 전압을 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 디지털/아날로그 변환기, 패스 트랜지스터 로직(350)에서 선택된 하이 레벨 감마 기준 전압을 입력받는 비반전 단자 및 디지 털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 반전 단자와 연결된 피드백 경로 상에 제1 커패시터(C4)가 설치된 하이 레벨 출력 버퍼 및 패스 트랜지스터 로직(350)에서 선택된 로우 레벨 감마 기준 전압을 입력받는 비반전 단자 및 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 반전 단자와 연결된 피드백 경로 상에 제2 커패시터(C8)가 설치된 로우 레벨 출력 버퍼를 포함한다.
먼저, 도11에서 도시된 감마 기준 전압원(150)에서 VH REF는 하이 레벨 기준 전압을 의미하며, Vcom 전압과 전원 전압 사이에서 전압 값을 갖는다. 또한, VL REF는 로우 레벨 기준 전압을 의미하며, Vcom 전압과 접지 사이에서 전압 값을 갖는다. 여기서 Vcom 전압은 대략 전원전압의 반값을 의미한다. 또한, K△V REF는 보조 기준 전압을 의미한다.
여기서, 보조 기준 전압은 Vcom 전압을 기준으로 하이 레벨 기준 전압 및 로우 레벨 기준 전압이 서로 대칭인 모양이기 때문에 두 기준 전압 중 어느 한 기준 전압의 범위 내에서 선택될 수 있다. 또한, 보조 기준 전압은 하이 레벨 기준 전압 및 로우 레벨 기준 전압의 범위 내에서 서로 인접한 두 기준 전압들의 차이 전압에서 K(K는 1이상의 양의 정수)배 만큼 증폭된 전압 값을 갖는다. 이렇게 생성된 하이 레벨 기준 전압, 로우 레벨 기준 전압 및 보조 기준 전압(K△V)은 저항열을 통해 패스 트랜지스터 로직(350)(Pass transistor logic : PTL)으로 공급된다.
패스 트랜지스터 로직(350)은 M비트의 데이터 신호 중 상위 N비트 데이터 신 호에 따라 하이 레벨 감마 기준 전압을 선택하는 2N개의 스위치, 로우 레벨 감마 기준 전압을 선택하는 2N개의 스위치 및 보조 기준 전압을 선택하는 2N개의 스위치를 포함한다.
먼저 홀수 라인의 경우, 도12에서 도시된 패스 트랜지스터 로직(350)은 N 비트 디코더를 통해 래치 단에서 출력된 M비트의 디지털 신호 중 상위 N비트의 디지털 신호를 입력받는다. 여기서, N 비트 디코더는 N개의 디지털 신호에 따라 2N개의 디지털 신호를 패스 트랜지스터 로직(350)으로 출력한다. 이렇게 출력된 2N개의 디지털 신호는 패스 트랜지스터 로직(350)의 2N개의 스위치로 각각 입력된다. 여기서, 2N개의 스위치의 입력 신호 중 하나는 하이(High) 값을 갖고, 나머지는 로우(Low) 값을 갖게 된다. 이에 따라 저항열에 인가된 하이 레벨 감마 기준 전압은 2N개의 스위치에 입력된 디지털 신호에 따라 하나의 하이 레벨 감마 기준 전압이 선택된다. 따라서 하이(High) 값을 갖는 신호에 의해 선택된 하이 레벨 감마 기준 전압은 하이 레벨 출력 버퍼(600)의 비반전 입력 단자로 입력된다.
짝수 라인의 경우, 로우 레벨 감마 기준 전압을 선택하는 2N개의 스위치 및 도7에서 도시된 N 비트 디코더가 사용된다. 홀수 라인의 경우와 동일한 방식을 통해 선택된 하나의 로우 레벨 감마 기준 전압이 로우 레벨 출력 버퍼(700)의 비반전 입력 단자로 인가된다.
한편, 보조 기준 전압은 도12에서 도시된 N 비트 디코더 및 보조 기준 전압을 선택하는 2N개의 스위치를 통해 하나의 보조 기준 전압으로 선택된다. 이렇게 선택된 하나의 보조 기준 전압은 홀수 라인 및 짝수 라인에 모두 사용 할 수 있다. 따라서 한 채널당 패스 트랜지스터 로직(350)의 추가적인 면적은 보조 기준 전압을 선택하기 위한 2N개의 스위치가 차지하는 면적에 불과하다. 따라서 패스 트랜지스터 로직(350)을 구현함에 있어, 회로의 면적은 기존과 동일한 면적을 유지할 수 있다. 또한, 약 0V 내지 1V 이하 정도의 낮은 레벨의 보조 기준 전압을 사용할 경우, 저전압 레벨에서 구동되는 스위치들의 크기를 감소시킬 수 있기 때문에 패스 트랜지스터 로직(300)의 면적을 더욱 감소시킬 수도 있다.
패스 트랜지스터 로직(350)에서 선택된 보조 기준 전압(K△V)들은 디지털/아날로그 변환기(550)로 인가된다.
여기서, 디지털/아날로그 변환기(550)는 패스 트랜지스터 로직(350)에서 선택된 보조 기준 전압(K△V)을 입력 받고, 하이 레벨 출력 버퍼(650)의 반전 단자와 전기적으로 연결된 제1 디지털/아날로그 변환기(551)를 포함한다. 또한, 패스 트랜지스터 로직(350)에서 선택된 보조 기준 전압(K△V)을 입력 받고, 로우 레벨 출력 버퍼(750)의 반전 단자와 전기적으로 연결된 제2 디지털/아날로그 변환기(552)를 포함한다.
도12는 제1 디지털/아날로그 변환기(551)의 개략적 구성을 나타낸 회로도이다.
도13은 도12의 실제 회로 구성을 나타낸 회로도이다.
도13에서 제1 디지털/아날로그 변환기(551)는 (M-N)개의 제1 단위 충/방전 부(555)를 포함한다.
여기서, 제1 단위 충/방전부(555)는 하이 레벨 출력 버퍼(650)의 반전 단자에 일단이 연결된 제3 커패시터(C1), 제3 커패시터의 타단에 드레인이 연결되고, 패스 트랜지스터 로직(350)에서 출력된 보조 기준 전압을 소스로 인가받고, 제1 클록 신호(
Figure 112007040909979-pat00007
)를 게이트로 입력받는 제1 트랜지스터(M4) 제3 커패시터(C1)의 타단에 드레인이 연결되고, 제1 클록 신호(
Figure 112007040909979-pat00008
)와 반전되고 역위상인 제2 클록 신호(
Figure 112007040909979-pat00009
)를 게이트로 입력받는 제2 트랜지스터 및 제2 트랜지스터(M1)와 캐스코드 연결되고, M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호(bn)를 게이트로 입력받고, 소스가 접지된 제3 트랜지스터(M7)를 포함한다.
여기서, 하위 (M-N)비트에 따라 제1 단위 충/방전부(555)의 개수가 정해지며, 이에 따라 (M-N)개의 커패시터의 정전용량은 각각 다르게 설치된다. 또한, 데이터 신호를 입력 받는 (M-N)개의 트랜지스터는 각 비트의 데이터 값을 입력 받도록 설치될 수 있다.
또한, 하이 레벨 출력 버퍼(650)는 제3 PMOS 트랜지스터(M10)를 더 포함한다. 여기서 제3 PMOS 트랜지스터(M10)의 소스는 제1 커패시터(C4)의 타단에 연결되고, 드레인은 하이 레벨 출력 버퍼의 출력단자에 연결되고, 게이트로 제2 클록 신호(
Figure 112007040909979-pat00010
)를 입력받는다.
또한, 도13에서 도시된 트랜지스터 M11은 제3 PMOS 트랜지스터(M10)에 의한 전하주입(Charge Injection)현상을 감소시키기 위한 더미(Dummy)스위치를 나타낸다. 트랜지스터 M14, M15, M16, 커패시터 C5, C6 및 C7은 제1 트랜지스터(M4), M5 및 M6에 의한 전하주입(Charge Injection)현상을 감소시키기 위한 더미(Dummy)스위치 및 더미(Dummy)커패시터를 각각 나타낸다.
여기서, 트랜지스터 M14, M15 및 M16은 제1 클록 신호(
Figure 112007040909979-pat00011
)와 반전된 데이터 값(
Figure 112007040909979-pat00012
)을 입력 받고, 트랜지스터 M11은 제2 클록 신호(
Figure 112007040909979-pat00013
)와 반전된 데이터 값(
Figure 112007040909979-pat00014
) 입력 받는다.
이하에는 하위 3비트의 데이터 신호를 입력 받는 제1 디지털/아날로그 변환기(551)를 설명한다.
도13을 참조하면, 먼저 제1 클록 신호(
Figure 112007040909979-pat00015
)가 하이(high)인 경우, 제2 트랜지스터(M1), M2 및 M3은 오프(Off)되고, 제1 트랜지스터(M4), M5 및 M6은 온(On) 상태가 된다. 따라서 제3 커패시터(C1), C2 및 C3의 위쪽(하이 레벨 출력 버퍼(AH)의 반전 입력 단자와 연결된 방향)에는 하이 레벨 감마 기준 전압(VH)이 충전되고, 아래쪽에는 보조 기준 전압(K△V)에 의해 충전된다. 제3 PMOS 트랜지스터(M10)는 제2 클록신호(
Figure 112007040909979-pat00016
)가 로우(Low)이므로 온(On) 상태가 되어 제1 커패시터(C4)는 방전된다.
다음, 제1 클록신호(
Figure 112007040909979-pat00017
)가 로우(low)인 경우, 제2 트랜지스터(M1), M2, M3는 온(On) 상태가 되고, 제1 트랜지스터(M4), M5 및 M6은 오프(off)된다. 제3 PMOS 트랜지스터(M10)는 제2 클록신호(
Figure 112007040909979-pat00018
)가 하이(High)인 경우 오프(Off)되어 제1 커패시터(C4)가 충전된다.
여기서, 하위 3 비트 데이터 신호가 111일 경우, 제3 트랜지스터(M7), M8 및 M9는 모두 온(On) 상태가 된다. 이에 따라, 제3 커패시터(C1), C2 및 C3의 전압은 보조 기준 전압(K△V)에서 0으로 방전된다. 이러한 방전에 의해서 제3 커패시터(C1), C2 및 C3를 통해 각각 충전전류가 흐르게 된다. 여기서 충전전류는 도12에서 출력전류(Iout)를 나타낸다. 또한, 출력전류(Iout)는 방전된 상태의 제1 커패시터(C4)를 통해 흐르면서 제3 커패시터(C1), C2 및 C3에서 방전된 전압만큼 충전된다.
이에 따라, 하이 레벨 출력 버퍼(650)는 패스 트랜지스터 로직(350)으로 부터 입력받은 하이 레벨 감마 기준 전압(VH)과 제1 커패시터(C4)에 충전된 전압이 가산된 전압을 출력한다.
여기서 하이 레벨 출력 버퍼(650)에 의해 가산된 전압은 전하량 보존 법칙에 의해 도13을 참조하여 다음과 같이 계산 될 수 있다.
제1 클록신호(
Figure 112007040909979-pat00019
)가 하이(High)인 경우의 총 전하량(Q1),
Figure 112007056373960-pat00060
삭제
제1 클록신호(
Figure 112007040909979-pat00021
)가 로우(Low)인 경우의 총 전하량(Q2),
Figure 112007056373960-pat00061
삭제
전하량 보존 법칙을 이용하여
Figure 112007040909979-pat00023
를 계산하면,
Figure 112007056373960-pat00024
삭제
Figure 112007040909979-pat00025
수학식 7의 각 커패시터의 전하량을 C1=4(C), C2=2(C), C3=1(C), C4=K8(C)로 설정하면, 하이 레벨 출력 버퍼(650)는 다음과 같은 전압을 출력한다.(단, (C)은 전하량 단위인 쿨롱(Coulomb : C))
Figure 112007056373960-pat00026
삭제
여기서, Vchannel은 하이 레벨 출력 버퍼(650)의 출력 단에서 출력된 전압을 의미하며, VH는 하이 레벨 감마 기준 전압을 의미한다. 또한, △V는 1/K배된 보조 기준 전압을 의미한다. 따라서 하이 레벨 감마 기준 전압은 K배로 증폭되기 전의 전압과 가산이 된다.
도14에서 제2 디지털/아날로그 변환기(552)는 (M-N)개의 제2 단위 충/방전부(556)를 포함한다.
여기서, 제2 단위 충/방전부(556)는 로우 레벨 출력 버퍼의 반전 단자에 일단이 연결된 제4 커패시터(C1), 제4 커패시터의 타단에 드레인이 연결되고, 제1 클록 신호(
Figure 112007040909979-pat00027
)를 게이트로 입력받고, 소스가 접지된 제4 트랜지스터(M4), 제4 커패시터(C1)의 타단에 드레인이 연결되고, 제2 클록 신호(
Figure 112007040909979-pat00028
)를 게이트로 입력받는 제5 트랜지스터(M1) 및 제5 트랜지스터와 캐스코드 연결되고, 패스 트랜지스터 로직(350)에서 출력된 보조 기준 전압을 소스로 입력받고, M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호를 게이트로 입력받는 제6 트랜지스터(M7)를 포함한다.
여기서, 하위 (M-N)비트에 따라 제1 단위 충/방전부(555)의 개수가 정해지며, 이에 따라 (M-N)개의 커패시터의 정전용량은 각각 다르게 설치된다. 또한, 데이터 신호를 입력 받는 (M-N)개의 트랜지스터는 각 비트의 데이터 값을 입력 받도록 설치 될 수 있다.
도14의 제2 단위 충/방전부(556)에서 도시된 제4 커패시터(C1)는 도13의 제1 단위 충/방전부(555)에서 도시된 제3 커패시터와 대응된다.
또한, 도14의 제2 단위 충/방전부(556)에서 도시된 제4 트랜지스터(M4), 제5 트랜지스터(M1) 및 제6 트랜지스터(M7)는 도13의 제1 단위 충/방전부(555)에서 도시된 제1 트랜지스터(M4), 제2 트랜지스터(M1) 및 제3 트랜지스터(M7)와 각각 대응된다.
여기서, 제4 트랜지스터(M4)의 소스는 접지되고, 제6 트랜지스터(M7)의 소스는 패스 트랜지스터 로직(350)에서 선택된 보조 기준 전압과 전기적으로 연결된다.
또한, 로우 레벨 출력 버퍼(750)는 제3 NMOS 트랜지스터(M10)를 더 포함한다. 여기서 제3 NMOS 트랜지스터(M10)의 드레인은 제2 커패시터(C8)의 타단에 연결되고, 소스는 로우 레벨 출력 버퍼(750)의 출력단자가 연결되고, 게이트로 제2 클록 신호(
Figure 112007040909979-pat00029
)와 반전된 데이터 값(
Figure 112007040909979-pat00030
)을 입력받는다.
또한, 도14에서 도시된 트랜지스터 M11은 제3 NMOS 트랜지스터(M10)에 의한 전하주입(Charge Injection)현상을 감소시키기 위한 더미(Dummy) 스위치를 나타낸다. 트랜지스터 M14, M15, M16, 커패시터 C5, C6 및 C7은 제1 트랜지스터(M4), M5 및 M6에 의한 전하주입(Charge Injection)현상을 감소시키기 위한 더미(Dummy)트랜지스터 및 더미(Dummy)커패시터를 각각 나타낸다.
여기서, 트랜지스터 M14, M15 및 M16은 제1 클록 신호(
Figure 112007040909979-pat00031
)와 반전된 데이터 값(
Figure 112007040909979-pat00032
)을 입력 받고, 트랜지스터 M11은 제2 클록 신호(
Figure 112007040909979-pat00033
)를 입력 받는다.
이하에는 하위 3비트의 데이터 신호를 입력받는 제2 디지털/아날로그 변환기(552)를 설명한다.
도14를 참조하면, 먼저 제1 클록 신호(
Figure 112007040909979-pat00034
)가 하이(High)인 경우, 제4 커패시터(C1), C2 및 C3은 로우 레벨 출력 버퍼(750)의 반전 단자에 의해 로우 레벨 감마 기준 전압(VL)이 충전된다. 이어서, 제1 클록 신호(
Figure 112007040909979-pat00035
)가 로우(Low)인 경우, 제5 트랜지스터가 온(On)상태가 되고, 제3 NMOS 트랜지스터(M10)가 오프(Off)상태가 되어 제2 커패시터(C8)가 충전된다. 이에 따라, 제4 커패시터(C1), C2 및 C3을 통해 충전전류(Iout)가 흐르게 된다. 여기서, 도14의 충전전류(Iout) 방향은 도13의 충전전류(Iout) 방향과 반대가 된다. 따라서 도14의 제2 커패시터(C8)는 도13의 제1 커패시터(C4)에 충전된 전압의 극성과 반대 극성을 갖는 전압이 충전된다.
이에 따라, 로우 레벨 출력 버퍼(750)는 패스 트랜지스터 로직(350)으로 부터 입력받은 로우 레벨 감마 기준 전압(VL)에서 도14의 제2 커패시터(C1)에 충전된 전압이 감산된 전압을 출력한다.
도13의 하이 레벨 출력 버퍼(650)는 하이 레벨 출력 버퍼의 비반전 단자가 드레인에 연결되고, 제1 커패시터(C4)의 일단이 소스에 연결되고, 제2 클록 신호(
Figure 112007040909979-pat00036
)를 게이트로 입력받는 제1 PMOS 트랜지스터(M12)를 더 포함한다. 또한, 제1 커패시터(C4)의 일단이 소스에 연결되고, 하이 레벨 출력 버퍼(650)의 출력단자가 드레인에 연결되고, 제2 클록 신호(
Figure 112007040909979-pat00037
)와 반전된 데이터 값(
Figure 112007040909979-pat00038
)을 게이트로 입력받는 제2 PMOS 트랜지스터(M13)를 더 포함한다.
먼저, 도13에서 제2 클록 신호(
Figure 112007040909979-pat00039
)가 로우(low)이고 제1 클록 신호(
Figure 112007040909979-pat00040
)가 하이(high)인 경우, 트랜지스터 M11과 제2 PMOS 트랜지스터(M13)가 오프(Off)된다. 이와 동시에, 제3 PMOS 트랜지스터(M10)와 제1 PMOS 트랜지스터(M12)가 온(On)상태가 되면, 제1 커패시터(C4)는 0으로 방전되는 것이 아니라, 하이 레벨 출력 버퍼(650)의 오프셋 에러 전압만큼 충전을 하게 된다.
다음, 제2 클록 신호(
Figure 112007040909979-pat00041
)가 하이(high)이고, 제1 클록 신호(
Figure 112007040909979-pat00042
)가 로우(low)가 되면, 제1 커패시터(C4)에 충전되어 있는 전압은 하이 레벨 출력 버퍼 앰프(650)의 오프셋 에러 전압에 더해지게 된다. 이에 따라, 하이 레벨 출력 버퍼(650)의 출력전압은 오프셋 에러 전압이 보상된 전압이 된다. 따라서 제1 PMOS 트랜지스터(M12) 및 제2 PMOS 트랜지스터(M13)가 설치됨으로써, 하이 레벨 출력 버퍼(650)는 오프셋 에러 전압이 소거된 전압을 출력한다.
도14의 로우 레벨 출력 버퍼(750)는 로우 레벨 출력 버퍼의 비반전 단자가 소스에 연결되고, 제2 커패시터(C8)의 일단이 드레인에 연결되고, 제2 클록 신 호(
Figure 112007040909979-pat00043
)와 반전된 데이터 값(
Figure 112007040909979-pat00044
)을 게이트로 입력받는 제1 NMOS 트랜지스터(M12)를 더 포함한다. 또한, 제2 커패시터(C8)의 일단이 드레인에 연결되고, 로우 레벨 출력 버퍼(750)의 출력 단자가 소스에 연결되고, 제2 클록 신호(
Figure 112007040909979-pat00045
)를 게이트로 입력받는 제2 NMOS 트랜지스터((M13)를 더 포함한다.
도13의 제1 PMOS 트랜지스터(M12) 및 제2 PMOS 트랜지스터(M13)와 대응되는 도14의 제1 NMOS 트랜지스터(M12) 및 제2 NMOS 트랜지스터(M13)가 설치된다. 따라서 도13의 오프셋 소거 방식과 동일한 방식에 의해 로우 레벨 출력 버퍼(750)는 오프셋 에러 전압이 소거된 전압을 출력한다.
따라서 도13의 제1 PMOS 트랜지스터(M12) 및 제2 PMOS 트랜지스터(M13)와, 도14의 제2 NMOS 트랜지스터(M12) 및 제2 NMOS 트랜지스터(M13)가 각각의 디지털/아날로그 변환기에 설치됨으로써, 각각의 출력 버퍼(650,750)에서 발생하는 오프셋 에러(Offset Error)가 소거된 전압이 출력된다. 이에 따라, 디스플레이 구동 장치의 출력에 대한 정밀한 출력 특성을 갖게 된다.
또한, 각각의 출력 버퍼는 수학식 8과 같이 각각의 커패시터의 정전 용량을 설정함으로써, 보조 기준 전압을 1/K배된 보조 기준 전압을 출력한다. 이에 따라, 디스플레이 구동 장치는 회로 상에서 발생하는 여러 가지 오프셋 에러(Offset Error) 및 공정상의 부정합에 의한 오차가 1/K배 만큼 감소됨으로써, 정밀한 출력 특성 및 균일성을 갖게 된다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면 각 출력버퍼의 피드백 경로 상에 설치된 각각 저항에 의해 1/K배된 보조 기준전압으로 출력됨으로서 디스플레이 구동 장치의 회로 상에서 발생하는 여러 가지 오프셋 에러(Offset Error) 및 공정상의 부정합에 의한 오차가 1/K배 만큼 감소되고, 정밀한 출력 특성 및 균일성을 갖게 된다.
또한, 상위 N비트에 대응하는 전압을 기준으로 하위 (M-N)비트를 더해주거나, 빼주는 방식을 사용함으로써, M비트의 디지털/아날로그 변환기의 구현에 따른 회로의 면적의 증가를 최소화 시킬 수 있다.

Claims (19)

  1. 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압을 공급하는 감마 기준 전압원;
    상기 하이 레벨 감마 기준 전압 및 상기 로우 레벨 감마 기준 전압의 범위 내에서 서로 인접한 두 기준 전압의 차이 전압을 K(K는 1이상의 양의 정수)배만큼 증폭시킨 보조 기준 전압으로 공급하는 보조 기준 전압원;
    M(M은 양의 정수)비트의 데이터 신호 중 상위 N(N는 M미만의 양의 정수)비트 데이터 신호에 대응하는 상기 하이 레벨 감마 기준 전압, 로우 레벨 감마 기준 전압 및 보조 기준 전압을 선택하는 패스 트랜지스터 로직;
    상기 패스 트랜지스터 로직에서 선택된 상기 보조 기준 전압을 전류로 변환하는 전압-전류 변환기;
    상기 전압-전류 변환기에서 출력된 전류를 상기 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 디지털/아날로그 변환기;
    상기 패스 트랜지스터 로직에서 선택된 상기 하이 레벨 감마 기준 전압을 입력받는 비반전 단자 및 상기 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 상기 반전 단자와 연결된 피드백 경로 상에 제1 저항이 설치된 하이 레벨 출력 버퍼; 및
    상기 패스 트랜지스터 로직에서 선택된 상기 로우 레벨 감마 기준 전압을 입력받는 비반전 단자 및 상기 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 상기 반전 단자와 연결된 피드백 경로 상에 제2 저항이 설치된 로우 레벨 출력 버퍼;
    를 포함하는 디스플레이 구동 장치.
  2. 제1항에 있어서,
    상기 패스 트랜지스터 로직은
    상기 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 상기 하이 레벨 감마 기준 전압을 선택하는 2N개의 스위치;
    상기 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 상기 로우 레벨 감마 기준 전압을 선택하는 2N개의 스위치; 및
    상기 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 상기 보조 기준 전압을 선택하는 2N개의 스위치;
    를 포함하는, 디스플레이 구동 장치.
  3. 제1항에 있어서,
    상기 전압-전류 변환기는
    상기 패스 트랜지스터 로직에서 선택된 상기 보조 기준 전압을 입력 받는 제1 전압-전류 변환기; 및
    상기 패스 트랜지스터 로직에서 선택된 상기 보조 기준 전압을 입력 받는 제 2 전압-전류 변환기;
    를 포함하는, 디스플레이 구동 장치.
  4. 제3항에 있어서,
    상기 디지털/아날로그 변환기는
    상기 제1 전압-전류 변환기의 출력 전류를 입력받고, 상기 하이 레벨 출력 버퍼의 반전 단자와 연결된 제1 디지털/아날로그 변환기; 및
    상기 제2 전압-전류 변환기의 출력 전류를 입력받고, 상기 로우 레벨 출력 버퍼의 반전 단자와 전기적으로 연결된 제2 디지털/아날로그 변환기;
    를 포함하는, 디스플레이 구동 장치.
  5. 제3항에 있어서,
    상기 제1 전압-전류 변환기는
    상기 패스 트랜지스터 로직에서 선택된 상기 보조 기준 전압을 비반전 단자로 입력받는 제1 전압-전류 앰프; 및
    상기 제1 전압-전류 앰프의 반전 단자와 연결된 피드백 경로 상에 설치된 제3 저항;
    을 포함하고,
    상기 제2 전압-전류 변환기는
    상기 패스 트랜지스터 로직에서 선택된 상기 보조 기준 전압을 비반전 단자 로 입력받는 제2 전압-전류 앰프; 및
    상기 제2 전압-전류 앰프의 반전 단자와 연결된 피드백 경로 상에 설치된 제4 저항;
    을 포함하는, 디스플레이 구동 장치.
  6. 제4항에 있어서,
    상기 제2 디지털/아날로그 변환기와 상기 로우 레벨 출력 버퍼의 반전 단자 사이에 설치된 스윙 전류 미러를 더 포함하는, 디스플레이 구동 장치.
  7. 제4항에 있어서,
    상기 제1 디지털/아날로그 변환기 및 제2 디지털/아날로그 변환기는
    상기 전압-전류 변환기에서 입력받은 전류를 상기 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 전류 변환부; 및
    상기 전압-전류 변환기의 출력 전류 및 바이어스 전압을 입력 받는 복수개의 NMOS 트랜지스터;
    를 각각 포함하는, 디스플레이 구동 장치.
  8. 제7항에 있어서,
    상기 제1 디지털/아날로그 변환기의 전류 변환부는 전원 전압원 측과 상기 하이 레벨 출력 버퍼 사이에서 캐스코드로 연결된 복수개의 PMOS 트랜지스터를 포 함하고,
    상기 제2 디지털/아날로그 변환기의 전류 변환부는 상기 전원 전압원 측과 상기 스윙 전류 미러 사이에서 캐스코드로 연결된 복수개의 PMOS 트랜지스터를 포함하는, 디스플레이 구동 장치.
  9. 제5항에 있어서,
    상기 제3 저항은 상기 제1 저항보다 상기 K배만큼 큰 저항 값을 갖고, 상기 제4 저항은 상기 제2 저항보다 상기 K배만큼 큰 저항 값을 갖는, 디스플레이 구동 장치.
  10. 제1항에 있어서,
    상기 하이 레벨 출력 버퍼는 상기 패스 트랜지스터 로직으로 부터 입력받은 하이 레벨 감마 기준 전압과 상기 제2 저항 양단의 전압이 가산된 전압을 출력하는, 디스플레이 구동 장치.
  11. 제1항에 있어서,
    상기 로우 레벨 출력 버퍼는 상기 패스 트랜지스터 로직으로 부터 입력받은 로우 레벨 감마 기준 전압에서 상기 제4 저항 양단의 전압이 감산된 전압을 출력하는, 디스플레이 구동 장치.
  12. 하이 레벨 감마 기준 전압 및 로우 레벨 감마 기준 전압을 공급하는 감마 기준 전압원;
    상기 하이 레벨 감마 기준 전압 및 상기 로우 레벨 감마 기준 전압의 범위 내에서 서로 인접한 두 기준 전압들의 차이 전압을 K(K는 1이상의 양의 정수)배만큼 증폭시킨 보조 기준 전압으로 공급하는 보조 기준 전압원;
    M(M은 양의 정수)비트의 데이터 신호 중 상위 N(N는 M미만의 양의 정수)비트 데이터 신호에 대응하는 상기 하이 레벨 감마 기준 전압, 로우 레벨 감마 기준 전압 및 보조 기준 전압을 선택하는 패스 트랜지스터 로직;
    상기 패스 트랜지스터 로직에서 선택된 상기 보조 기준 전압을 상기 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호에 대응하는 전류로 변환하는 디지털/아날로그 변환기;
    상기 패스 트랜지스터 로직에서 선택된 상기 하이 레벨 감마 기준 전압을 입력받는 비반전 단자 및 상기 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 상기 반전 단자와 연결된 피드백 경로 상에 제1 커패시터가 설치된 하이 레벨 출력 버퍼; 및
    상기 패스 트랜지스터 로직에서 선택된 상기 로우 레벨 감마 기준 전압을 입력받는 비반전 단자 및 상기 디지털/아날로그 변환기의 출력 전류를 입력받는 반전 단자를 갖으며, 상기 반전 단자와 연결된 피드백 경로 상에 제2 커패시터가 설치된 로우 레벨 출력 버퍼;
    를 포함하는 디스플레이 구동 장치.
  13. 제12항에 있어서,
    상기 패스 트랜지스터 로직은
    상기 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 상기 하이 레벨 감마 기준 전압을 선택하는 2N개의 스위치;
    상기 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 상기 로우 레벨 감마 기준 전압을 선택하는 2N개의 스위치; 및
    상기 M비트의 데이터 신호 중 상위 N비트 데이터 신호에 따라 상기 보조 기준 전압을 선택하는 2N개의 스위치;
    를 포함하는 디스플레이 구동 장치.
  14. 제12항에 있어서,
    상기 디지털/아날로그 변환기는
    상기 패스 트랜지스터 로직에서 선택된 상기 보조 기준 전압을 입력 받고, 상기 하이 레벨 출력 버퍼의 반전 단자와 전기적으로 연결된 제1 디지털/아날로그 변환기; 및
    상기 패스 트랜지스터 로직에서 선택된 상기 보조 기준 전압을 입력 받고, 상기 로우 레벨 출력 버퍼의 반전 단자와 전기적으로 연결된 제2 디지털/아날로그 변환기;
    를 포함하는, 디스플레이 구동 장치.
  15. 제14항에 있어서,
    상기 제1 디지털/아날로그 변환기는 (M-N)개의 제1 단위 충/방전부를 포함하고,
    상기 제1 단위 충/방전부는
    상기 하이 레벨 출력 버퍼의 반전 단자에 일단이 연결된 제3 커패시터;
    상기 제3 커패시터의 타단에 드레인이 연결되고, 상기 패스 트랜지스터 로직에서 출력된 보조 기준 전압을 소스로 인가받고, 제1 클록 신호를 게이트로 입력받는 제1 트랜지스터;
    상기 제3 커패시터의 타단에 드레인이 연결되고, 상기 제1 클록 신호와 반전되고 역위상인 제2 클록 신호를 게이트로 입력받는 제2 트랜지스터; 및
    상기 제2 트랜지스터와 캐스코드 연결되고, 상기 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호를 게이트로 입력받고, 소스가 접지된 제3 트랜지스터;
    를 포함하고,
    상기 제2 디지털/아날로그 변환기는 (M-N)개의 제2 단위 충/방전부를 포함하고,
    상기 제2 단위 충/방전부는
    상기 로우 레벨 출력 버퍼의 반전 단자에 일단이 연결된 제4 커패시터;
    상기 제4 커패시터의 타단에 드레인이 연결되고, 상기 제1 클록 신호를 게이 트로 입력받고, 소스가 접지된 제4 트랜지스터;
    상기 제4 커패시터의 타단에 드레인이 연결되고, 상기 제2 클록 신호를 게이트로 입력받는 제5 트랜지스터; 및
    상기 제5 트랜지스터와 캐스코드 연결되고, 상기 패스 트랜지스터 로직에서 출력된 보조 기준 전압을 소스로 입력받고, 상기 M비트의 데이터 신호 중 하위 (M-N)비트 데이터 신호를 게이트로 입력받는 제6 트랜지스터;
    를 포함하는, 디스플레이 구동 장치.
  16. 제15항에 있어서,
    상기 하이 레벨 출력 버퍼는
    상기 하이 레벨 출력 버퍼의 비반전 단자가 드레인에 연결되고, 상기 제1 커패시터의 일단이 소스에 연결되고, 상기 제2 클록 신호를 게이트로 입력받는 제1 PMOS 트랜지스터;
    상기 제1 커패시터의 일단이 소스에 연결되고, 상기 하이 레벨 출력 버퍼의 출력단자가 드레인에 연결되고, 상기 제2 클록 신호와 반전된 데이터 값을 게이트로 입력받는 제2 PMOS 트랜지스터; 및
    상기 제1 커패시터의 타단이 소스에 연결되고, 상기 하이 레벨 출력 버퍼의 출력단자가 드레인에 연결되고, 상기 제2 클록 신호를 게이트로 입력받는 제3 PMOS 트랜지스터;
    를 더 포함하는 디스플레이 구동 장치.
  17. 제15항에 있어서,
    상기 로우 레벨 출력 버퍼는
    상기 로우 레벨 출력 버퍼의 비반전 단자가 소스에 연결되고, 상기 제2 커패시터의 일단이 드레인에 연결되고, 상기 제2 클록 신호와 반전된 데이터 값을 게이트로 입력받는 제1 NMOS 트랜지스터;
    상기 제2 커패시터의 일단이 드레인에 연결되고, 상기 로우 레벨 출력 버퍼의 출력 단자가 소스에 연결되고, 상기 제2 클록 신호를 게이트로 입력받는 제2 NMOS 트랜지스터; 및
    상기 제2 커패시터의 타단이 드레인에 연결되고, 상기 로우 레벨 출력 버퍼의 출력단자가 소스에 연결되고, 상기 제2 클록 신호와 반전된 데이터 값을 게이트로 입력받는 제3 NMOS 트랜지스터;
    를 더 포함하는 디스플레이 구동 장치.
  18. 제12항에 있어서,
    상기 하이 레벨 출력 버퍼는 상기 패스 트랜지스터 로직으로 부터 입력받은 하이 레벨 감마 기준 전압과 상기 제1 커패시터에 충전된 전압이 가산된 전압을 출력하는, 디스플레이 구동 장치.
  19. 제12항에 있어서,
    상기 로우 레벨 출력 버퍼는 상기 패스 트랜지스터 로직으로 부터 입력받은 로우 레벨 감마 기준 전압에서 상기 제2 커패시터에 충전된 전압이 감산된 전압을 출력하는, 디스플레이 구동 장치.
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