CN112349234B - 源极驱动器及其输出缓冲器 - Google Patents

源极驱动器及其输出缓冲器 Download PDF

Info

Publication number
CN112349234B
CN112349234B CN201910733036.3A CN201910733036A CN112349234B CN 112349234 B CN112349234 B CN 112349234B CN 201910733036 A CN201910733036 A CN 201910733036A CN 112349234 B CN112349234 B CN 112349234B
Authority
CN
China
Prior art keywords
terminal
voltage
coupled
transistor
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910733036.3A
Other languages
English (en)
Other versions
CN112349234A (zh
Inventor
钱佳驹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Himax Technologies Ltd
Original Assignee
Himax Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Himax Technologies Ltd filed Critical Himax Technologies Ltd
Priority to CN201910733036.3A priority Critical patent/CN112349234B/zh
Publication of CN112349234A publication Critical patent/CN112349234A/zh
Application granted granted Critical
Publication of CN112349234B publication Critical patent/CN112349234B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

一种源极驱动器包括输出缓冲器与反馈电路。输出缓冲器包括输入级电路、输出级电路、上升控制电路与下降控制电路。输入级电路依据输入电压与反馈电压以对应产生第一闸控电压与第二闸控电压。输出级电路依据第一闸控电压与第二闸控电压对应产生输出电压。反馈电路产生并输出相关于输出电压的反馈电压至输入级电路。上升控制电路与下降控制电路比较输入电压与反馈电压，以及依据比较结果来拉降(或拉升)第一闸控电压与第二闸控电压。

Description

源极驱动器及其输出缓冲器
技术领域
本发明是有关于一种显示装置，且特别是有关于一种源极驱动器及其输出缓冲器。
背景技术
一般而言，源极驱动器被用来驱动显示面板的多条数据线(或称源极线)。源极驱动器配置有多个驱动通道电路，这些驱动通道电路的每一个经由不同的输出缓冲器去驱动这些数据线中的一条对应数据线。源极驱动器配置有输出缓冲器，输出缓冲器可以将数字模拟转换器的模拟电压增益后输出给显示面板的数据线(或称源极线)。随着显示面板的解析度以及/或是帧率(Frame rate)越来越高，对一条扫描线的充电时间越来越短。为了要在短时间对一个像素(pixel)进行驱动(充电或放电)，输出缓冲器须要足够高的驱动能力。亦即，输出缓冲器须要足够高的回转率(Slew Rate)。为了提升回转率，公知的输出缓冲器的尾电流(tail current)会被加大。尾电流的增加，意味着功耗的增加。
发明内容
本发明提供一种源极驱动器及其输出缓冲器，其可以在对一个像素(pixel)进行驱动的期间内选择性地使输出缓冲器进行过驱动(overdrive)，以提高输出电压的回转率。
本发明的实施例提供一种源极驱动器。源极驱动器包括输出缓冲器与反馈电路。输出缓冲器包括输入级电路、输出级电路、上升控制电路与下降控制电路。输入级电路的第一输入端接收输出缓冲器的输入电压。输入级电路的第二输入端耦接至反馈电路的输出端以接收第一反馈电压。输入级电路经配置依照输入电压与第一反馈电压对应地产生第一闸控电压与第二闸控电压。输出级电路耦接至输入级电路，以接收第一闸控电压与第二闸控电压。输出级电路用以依照第一闸控电压与第二闸控电压对应地产生输出缓冲器的输出电压给显示面板的数据线。输出级电路的输出端耦接至反馈电路的输入端。上升控制电路用以比较输入电压与第一反馈电压而获得第一比较结果。当第一比较结果表示第一反馈电压要被拉升时，上升控制电路于第一暂态期间拉降第一闸控电压与第二闸控电压。下降控制电路用以比较输入电压与第一反馈电压而获得第二比较结果。当第二比较结果表示第一反馈电压要被拉降时，下降控制电路于第二暂态期间拉升第一闸控电压与第二闸控电压。反馈电路用以产生并输出相关于输出电压的第一反馈电压至输入级电路的第二输入端。
本发明的实施例提供一种输出缓冲器，输出缓冲器包括输入级电路、输出级电路、上升控制电路与下降控制电路。输入级电路具有第一输入端与第二输入端，输入级电路的第一输入端接收输出缓冲器的输入电压，输入级电路的第二输入端用以接收输出缓冲器的第一反馈电压。输入级电路依照输入电压与第一反馈电压对应地产生第一闸控电压与第二闸控电压。输出级电路耦接至输入级电路以接收第一闸控电压与第二闸控电压，输出级电路用以依照第一闸控电压与第二闸控电压对应地产生输出缓冲器的输出电压。上升控制电路用以比较输入电压与第一反馈电压而获得第一比较结果。当第一比较结果表示第一反馈电压要被拉升时，上升控制电路于第一暂态期间拉降第一闸控电压与第二闸控电压。下降控制电路用以比较输入电压与第一反馈电压而获得第二比较结果。当第二比较结果表示第一反馈电压要被拉降时，下降控制电路于第二暂态期间拉升第一闸控电压与第二闸控电压。
基于上述，本发明诸实施例所述源极驱动器及其输出缓冲器可以比较输入电压与第一反馈电压。当比较结果表示第一反馈电压将要被拉升时，拉降输出缓冲器的输出级电路的第一闸控电压与第二闸控电压，以提升输出电压的回转率。当比较结果表示第一反馈电压要被拉降时，拉升输出缓冲器的输出级电路的第一闸控电压与第二闸控电压，以提升输出电压的回转率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明实施例说明一种显示装置的电路方块(circuit block)示意图。
图2是依照本发明的一实施例所绘示的一种源极驱动器的电路方块示意图。
图3是依照本发明的一实施例所绘示的一种输出缓冲器的操作方法的流程示意图。
图4是依照本发明的一实施例说明图2所示上升控制电路的电路方块示意图。
图5是依照本发明的另一实施例说明图2所示上升控制电路的电路方块示意图。
图6是依照本发明的一实施例说明图2所示下降控制电路的电路方块示意图。
图7是依照本发明的另一实施例说明图2所示下降控制电路的电路方块示意图。
图8是依照本发明的一实施例所绘示一种源极驱动器的另一电路方块示意图。
图9是依照本发明的另一实施例所绘示的一种源极驱动器的时序示意图。
图10是依照本发明的另一实施例说明图1所示驱动通道电路的电路方块示意图。
图11是依照本发明的另一实施例说明图10所示阻抗电路的电路方块示意图。
图12是依照本发明的又一实施例说明图10所示阻抗电路的电路方块示意图。
图13是依照本发明的再一实施例说明图10所示阻抗电路的电路方块示意图。
图14是依照本发明的另一实施例说明图10所示阻抗电路的电路方块示意图。
【附图标记说明】
10：显示装置
11：闸极驱动器
12：源极驱动器
12_1、12_2、12_m：驱动通道电路
13：显示面板
100：输出缓冲器
110：输入级电路
120：输出级电路
130：上升控制电路
131、132：比较电路
140：下降控制电路
141、142：比较电路
310、510：电流镜
800：反馈电路
810：反馈电压产生电路
811：阻抗电路
1010：闩锁器
1020：转换电路
1021：电平移位器
1022：数字模拟转换器
1050：控制电路
1310：数字模拟转换电路
1311：数字模拟转换器
1312：单元增益缓冲器
DL_1、DL_2、DL_m：数据线
EN、ENB：控制信号
N1～N12、P1～P12：电晶体
NGATE、PGATE：闸控电压
P(1,1)、P(m,1)、P(1,n)、P(m,n)：像素电路
Pc：目前像素数据
Pp：先前像素数据
R1、R2、R3、R4：分压电阻
S1、S2、S3、S4、S5：控制信号
S210～S270：步骤
SL_1、SL_2、SL_n：扫描线
SW1：反馈开关
SW2、SW3、SW4、SW5：开关
T1：过驱动期间
T2：正常驱动期间
VC1、VC2：控制电压
VDDA：系统电压
VFB、VFB1：反馈电压
VIN：输入电压
VOUT：输出电压
VSSA：参考电压
具体实施方式
在本案说明书全文(包括权利要求)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同附图标记的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同附图标记或使用相同用语的元件/构件/步骤可以相互参照相关说明。
图1是依照本发明实施例说明一种显示装置10的电路方块(circuit block)示意图。图1所示显示装置10包括闸极驱动器11、源极驱动器12以及显示面板13。显示面板13可以是任何类型的平面面板显示器，例如液晶显示面板、有机发光二极体显示面板或是其他显示面板。显示面板13包含多条扫描线(或称闸极线)、多条数据线(或称源极线)与多个像素电路。例如图1所示，所述多条扫描线包含n条扫描线SL_1、SL_2、…、SL_n，所述多条数据线包含m条数据线DL_1、DL_2、…、DL_m，以及所述多个像素电路包含m*n个像素电路P(1,1)、…、P(m,1)、…、P(1,n)、…、P(m,n)，其中m与n可以是依照设计需求所决定的任何整数。
闸极驱动器11的多个输出端以一对一方式耦接至显示面板13的不同扫描线。闸极驱动器11可以扫描/驱动显示面板13的每一条扫描线。闸极驱动器11可以是任何类型的闸极驱动器。例如，依照设计需求，闸极驱动器11可以是公知的闸极驱动器或是其他闸极驱动器。
源极驱动器12具有多个驱动通道电路，例如图1所示m个驱动通道电路12_1、12_2、…、12_m。这些驱动通道电路12_1～12_m的输出端以一对一方式耦接至显示面板13的不同数据线。驱动通道电路12_1～12_m可以将数位的像素数据转换为对应的输出电压(像素电压)，以及将这些输出电压分别输出给显示面板13的不同数据线。配合闸极驱动器11的扫描时序，源极驱动器12可以经由数据线DL_1～DL_m将这些输出电压写入显示面板13的对应像素电路中以显示影像。
图2是依照本发明的一实施例说明图1所示驱动通道电路12_1的电路方块示意图。图1所示其他驱动通道电路12_2～12_m可以参照图2所示驱动通道电路12_1的相关说明而类推，故不再赘述。图2所示驱动通道电路12_1包括输出缓冲器100与反馈电路800。输出缓冲器100的第一输入端从前级电路(未绘示)接收输入电压VIN，而输出缓冲器100的输出端将输出电压VOUT输出至后级电路(例如显示面板13的数据线DL_1)，并将输出电压VOUT反馈至反馈电路800的输入端。依据输出电压VOUT，反馈电路800可以产生并输出相关于输出电压VOUT的反馈电压VFB至输出缓冲器100的第二输入端。
于图2所示实施例中，输出缓冲器100包括输入级电路110、输出级电路120、上升控制电路130以及下降控制电路140。依照设计需求，输入级电路110可以包括差动输入对、增益电路以及/或是其他输入级电路。举例来说，输入级电路110可以是公知运算放大器的输入级电路或是其他放大器的输入级电路以及/或是增益级电路。输入级电路110的第一输入端耦接至输出缓冲器100的第一输入端，以便接收输入电压VIN。输入级电路110的第二输入端经由输出缓冲器100的第二输入端耦接至反馈电路800的输出端，以便接收反馈电压VFB。输入级电路110可以依照输入电压VIN与反馈电压VFB对应地产生闸控电压PGATE与闸控电压NGATE。
输出级电路120的第一输入端耦接至输入级电路110的第一输出端，以接收闸控电压PGATE。输出级电路120的第二输入端耦接至输入级电路110的第二输出端，以接收闸控电压NGATE。输出级电路120的输出端耦接至输出缓冲器100的输出端。输出级电路120可以依照闸控电压PGATE与闸控电压NGATE而对应地产生输出缓冲器100的输出电压VOUT。在一实施例中，该输出电压VOUT可以被提供给显示面板13的数据线DL_1。输出级电路120的输出端耦接至反馈电路800的输入端，以提供输出电压VOUT。
于图2所示实施例中，输出级电路120包括电晶体P1与电晶体N1。电晶体P1的控制端(例如闸极)耦接至输入级电路110的第一输出端，以接收闸控电压PGATE。电晶体P1的第一端(例如源极)耦接至系统电压VDDA。系统电压VDDA的电平可以依照设计需求来决定。电晶体P1的第二端(例如漏极)耦接至输出级电路120的输出端，其中输出级电路120的输出端输出所述输出电压VOUT。电晶体N1的控制端(例如闸极)耦接至输入级电路110的第二输出端，以接收闸控电压NGATE。电晶体N1的第一端(例如源极)耦接至参考电压VSSA。参考电压VSSA的电平可以依照设计需求来决定。电晶体N1的第二端(例如漏极)耦接至输出级电路120的输出端与电晶体P1的第二端。
图2所示输出级电路120是一个范例。无论如何，输出级电路120的实施方式不应受限于图2所示实施例。依照设计需求，输出级电路120可以包括任何类型的输出电路。举例来说，在其他实施例中，输出级电路120可以是公知运算放大器的输出级电路或是其他放大器的输出级电路。
图3是依照本发明的一实施例所绘示的一种输出缓冲器的操作方法的流程示意图。请参照图2与图3。于步骤S210中，输入级电路110依照输出缓冲器100的输入电压VIN与反馈电压VFB而对应地产生第一闸控电压(例如闸控电压PGATE)与第二闸控电压(例如闸控电压NGATE)。于步骤S220中，输出级电路120依照闸控电压PGATE与闸控电压NGATE而对应地产生输出缓冲器100的输出电压VOUT。于步骤S230中，上升控制电路130比较输入电压VIN与反馈电压VFB而获得第一比较结果，以及下降控制电路140比较输入电压VIN与反馈电压VFB而获得第二比较结果。
当所述第一比较结果表示反馈电压VFB要被拉升时(步骤S240为“要被拉升”)，上升控制电路130可以于暂态期间拉降闸控电压PGATE与闸控电压NGATE(步骤S250)。当上升控制电路130拉降闸控电压NGATE时，电晶体N1的截止(turn off)状态可以被确保，以避免出现短路电流。当上升控制电路130拉降闸控电压PGATE时，流经电晶体P1的电流可以暂时性地被增加，以便加速拉升输出电压VOUT。因此，输出电压VOUT的回转率(Slew Rate)可以被提升。
依照设计需求，在一些实施例中，步骤S250可能包括下述操作。当输入电压VIN大于反馈电压VFB时，上升控制电路130可以拉降闸控电压PGATE与闸控电压NGATE。当输入电压VIN小于或等于反馈电压VFB时，上升控制电路130可以不调整闸控电压PGATE与闸控电压NGATE。
当所述第一比较结果与所述第二比较结果均表示反馈电压VFB不会被改变时(步骤S240为“没改变”)，上升控制电路130以及下降控制电路140可以不调整闸控电压PGATE与闸控电压NGATE(步骤S260)。在上升控制电路130以及下降控制电路140没有干涉闸控电压PGATE与闸控电压NGATE的情况下，闸控电压PGATE的电平与闸控电压NGATE的电平是由输入级电路110来决定。
当所述第二比较结果表示反馈电压VFB要被拉降时(步骤S240为“要被拉降”)，下降控制电路140可以于暂态期间拉升闸控电压PGATE与闸控电压NGATE(步骤S270)。当下降控制电路140拉升闸控电压PGATE时，电晶体P1的截止(turn off)状态可以被确保，以避免出现短路电流。当下降控制电路140拉升闸控电压NGATE时，流经电晶体N1的电流可以暂时性地被增加，以便加速拉降输出电压VOUT。因此，输出电压VOUT的回转率可以被提升。
依照设计需求，在一些实施例中，步骤S270可能包括下述操作。当输入电压VIN小于反馈电压VFB时，下降控制电路140可以拉升闸控电压PGATE与闸控电压NGATE。当输入电压VIN大于或等于反馈电压VFB时，下降控制电路140可以不调整闸控电压PGATE与闸控电压NGATE。
依照不同的设计需求，上述上升控制电路130以及/或是下降控制电路140的方块的实现方式可以是硬件(hardware)、固件(firmware)、软件(software，即程序)或是前述三者中的多者的组合形式。以硬件形式而言，上述上升控制电路130以及/或是下降控制电路140的方块可以实现于集成电路(integrated circuit)上的逻辑电路。上述上升控制电路130以及/或是下降控制电路140的相关功能可以利用硬件描述语言(hardwaredescription languages，例如Verilog HDL或VHDL)或其他合适的编程语言来实现为硬件。举例来说，上述上升控制电路130以及/或是下降控制电路140的相关功能可以被实现于一或多个控制器、微控制器、微处理器、专用集成电路(Application-specific integratedcircuit,ASIC)、数字信号处理器(digital signal processor,DSP)、现场可编程门阵列(Field Programmable Gate Array,FPGA)及/或其他处理单元中的各种逻辑区块、模块和电路。
于图2所示实施例中，反馈电路800的输入端耦接至输出级电路120的输出端，以接收输出电压VOUT。反馈电路800的输出端耦接至输入级电路110的第二输入端。反馈电路800依照输出电压VOUT产生并输出相关于输出电压VOUT的反馈电压VFB至输入级电路110的第二输入端。
图4是依照本发明的一实施例说明图2所示上升控制电路130的电路方块示意图。于图4所示实施例中，上升控制电路130包括比较电路131、电晶体N2以及电晶体N3。比较电路131可以比较输入电压VIN与反馈电压VFB而产生控制电压VC1作为所述第一比较结果。电晶体N2的控制端(例如闸极)耦接至比较电路131的输出端，以接收控制电压VC1。电晶体N2的第一端(例如源极)耦接至参考电压VSSA。电晶体N2的第二端(例如漏极)耦接至输出级电路120的第一输入端，以接收闸控电压PGATE。电晶体N3的控制端(例如闸极)耦接至比较电路131的输出端，以接收控制电压VC1。电晶体N3的第一端(例如源极)耦接至参考电压VSSA。电晶体N3的第二端(例如漏极)耦接至输出级电路120的第二输入端，以接收闸控电压NGATE。
当输入电压VIN大于反馈电压VFB时，比较电路131可以借由控制电压VC1去导通(turn on)电晶体N2以及电晶体N3，以拉降闸控电压PGATE与闸控电压NGATE。当输入电压VIN小于或等于反馈电压VFB时，比较电路131可以借由控制电压VC1去截止(turn off)电晶体N2以及电晶体N3，因此上升控制电路130可以不干涉(不调整)闸控电压PGATE与闸控电压NGATE。
在图4所示实施例中，比较电路131包括电晶体N4、电晶体N5以及电流镜310。电晶体N4的控制端(例如闸极)耦接至输入电压VIN。电晶体N4的第一端(例如源极)耦接至反馈电压VFB。电流镜310的主电流端耦接至电晶体N4的第二端(例如漏极)。电流镜310的仆电流端耦接至比较电路131的输出端，其中比较电路131的所述输出端可以提供控制电压VC1给电晶体N2以及电晶体N3。电晶体N5的控制端(例如闸极)耦接至比较电路131的所述输出端。电晶体N5的第一端(例如源极)耦接至参考电压VSSA。电晶体N5的第二端(例如漏极)耦接至电流镜310的仆电流端与电晶体N5的控制端。
于图4所示实施例中，电流镜310包括电晶体P2以及电晶体P3。电晶体P2的第一端(例如源极)耦接至系统电压VDDA。电晶体P2的第二端(例如漏极)与控制端(例如闸极)耦接至电流镜310的所述主电流端。电晶体P3的第一端(例如源极)耦接至系统电压VDDA。电晶体P3的第二端(例如漏极)耦接至电流镜310的所述仆电流端。电晶体P3的控制端(例如闸极)耦接至电晶体P2的控制端。
图5是依照本发明的另一实施例说明图2所示上升控制电路130的电路方块示意图。于图5所示实施例中，上升控制电路130包括比较电路132、电晶体N2以及电晶体N3。图5所示比较电路132、电晶体N2以及电晶体N3可以参照图4所示比较电路131、电晶体N2以及电晶体N3的相关说明来类推，故不再赘述。
于图5所示实施例中，比较电路132包括电晶体N6、电晶体N7、电晶体N8、电晶体N9、电晶体P4以及电流镜310。电晶体N6的控制端(例如闸极)耦接至输入电压VIN。电晶体N6的第一端(例如源极)耦接至反馈电压VFB。电晶体N7的控制端(例如闸极)受控于控制信号EN。电晶体N7的第一端(例如源极)耦接至电晶体N6的第二端(例如漏极)。
电流镜310的主电流端耦接至电晶体N7的第二端(例如漏极)。电流镜310的仆电流端耦接至比较电路132的输出端，其中比较电路132的所述输出端可以提供控制电压VC1给电晶体N2以及电晶体N3。图5所示电流镜310可以参照图4所示电流镜310的相关说明来类推，故不再赘述。
电晶体P4的控制端(例如闸极)受控于控制信号EN。电晶体P4的第一端(例如源极)耦接至系统电压VDDA。电晶体P4的第二端(例如漏极)耦接至电流镜310的致能端。亦即，电晶体P4的第二端耦接至电晶体P2的控制端以及电晶体P3的控制端。电晶体N8的控制端(例如闸极)耦接至比较电路132的所述输出端。电晶体N8的第一端(例如源极)耦接至参考电压VSSA。电晶体N8的第二端(例如漏极)耦接至电流镜310的仆电流端与电晶体N8的控制端。电晶体N9的控制端(例如闸极)受控于控制信号ENB。控制信号ENB是控制信号EN的反相信号。电晶体N9的第一端(例如源极)耦接至参考电压VSSA。电晶体N9的第二端(例如漏极)耦接至电晶体N8的控制端。
当控制信号EN为高电压电平(例如系统电压VDDA的电平或其他电平)时，亦即当控制信号ENB为低电压电平(例如参考电压VSSA的电平或其他电平)时，电晶体N7为导通(turnon)，而电晶体P4与电晶体N9为截止(turn off)，此时图5所示比较电路132的操作相似于图4所示比较电路131的操作。当控制信号EN为低电压电平(亦即控制信号ENB为高电压电平)时，电晶体N7为截止，而电晶体P4与电晶体N9为导通，此时图5所示比较电路132被禁能(disable)，而且控制电压VC1被下拉至低电压电平。当控制电压VC1被下拉至低电压电平时，电晶体N2以及电晶体N3会被截止(turn off)。因此，当控制信号EN(控制信号ENB)禁能上升控制电路130时，上升控制电路130可以不干涉(不调整)闸控电压PGATE与闸控电压NGATE。
在一些应用情境中，在反馈电压VFB被拉降后，反馈电压VFB可能会在特定期间低于(小于)输入电压VIN，然后在所述特定期间结束后反馈电压VFB的电平回归至与输入电压VIN一致。一般而言，所述特定期间是很短的。借由控制信号EN(控制信号ENB)的控制，上升控制电路130可以在所述特定期间内被禁能，以及在所述特定期间外被致能(enable)。因此，上升控制电路130在所述特定期间中的误动作可以被避免。
图6是依照本发明的一实施例说明图2所示下降控制电路140的电路方块示意图。于图6所示实施例中，下降控制电路140包括比较电路141、电晶体P5以及电晶体P6。比较电路141可以比较输入电压VIN与反馈电压VFB而产生控制电压VC2作为所述第二比较结果。电晶体P5的控制端(例如闸极)耦接至比较电路141的输出端，以接收控制电压VC2。电晶体P5的第一端(例如源极)耦接至系统电压VDDA。电晶体P5的第二端(例如漏极)耦接至输出级电路120的第一输入端，以接收闸控电压PGATE。电晶体P6的控制端(例如闸极)耦接至比较电路141的输出端，以接收控制电压VC2。电晶体P6的第一端(例如源极)耦接至系统电压VDDA。电晶体P6的第二端(例如漏极)耦接至输出级电路120的第二输入端，以接收闸控电压NGATE。
当输入电压VIN小于反馈电压VFB时，比较电路141可以借由控制电压VC2去导通(turn on)电晶体P5以及电晶体P6，以拉升闸控电压PGATE与闸控电压NGATE。当输入电压VIN大于或等于反馈电压VFB时，比较电路141可以借由控制电压VC2去截止(turn off)电晶体P5以及电晶体P6，因此下降控制电路140可以不干涉(不调整)闸控电压PGATE与闸控电压NGATE。
在图6所示实施例中，比较电路141包括电晶体P7、电晶体P8以及电流镜510。电晶体P7的控制端(例如闸极)耦接至输入电压VIN。电晶体P7的第一端(例如源极)耦接至反馈电压VFB。电流镜510的主电流端耦接至电晶体P7的第二端(例如漏极)。电流镜510的仆电流端耦接至比较电路141的输出端，其中比较电路141的所述输出端可以提供控制电压VC2给电晶体P5以及电晶体P6。电晶体P8的控制端(例如闸极)耦接至比较电路141的所述输出端。电晶体P8的第一端(例如源极)耦接至系统电压VDDA。电晶体P8的第二端(例如漏极)耦接至电流镜510的仆电流端与电晶体P8的控制端。
于图6所示实施例中，电流镜510包括电晶体N10以及电晶体N11。电晶体N10的第一端(例如源极)耦接至参考电压VSSA。电晶体N10的第二端(例如漏极)与控制端(例如闸极)耦接至电流镜510的所述主电流端。电晶体N11的第一端(例如源极)耦接至参考电压VSSA。电晶体N11的第二端(例如漏极)耦接至电流镜510的所述仆电流端。电晶体N11的控制端(例如闸极)耦接至电晶体N10的控制端。
图7是依照本发明的另一实施例说明图2所示下降控制电路140的电路方块示意图。于图7所示实施例中，下降控制电路140包括比较电路142、电晶体P5以及电晶体P6。图7所示比较电路142、电晶体P5以及电晶体P6可以参照图6所示比较电路141、电晶体P5以及电晶体P6的相关说明来类推，故不再赘述。
于图7所示实施例中，比较电路142包括电晶体P9、电晶体P10、电晶体P11、电晶体P12、电晶体N12以及电流镜510。电晶体P9的控制端(例如闸极)耦接至输入电压VIN。电晶体P9的第一端(例如源极)耦接至反馈电压VFB。电晶体P10的控制端(例如闸极)受控于控制信号ENB。电晶体P10的第一端(例如源极)耦接至电晶体P9的第二端(例如漏极)。
电流镜510的主电流端耦接至电晶体P10的第二端(例如漏极)。电流镜510的仆电流端耦接至比较电路142的输出端，其中比较电路142的所述输出端可以提供控制电压VC2给电晶体P5以及电晶体P6。图7所示电流镜510可以参照图6所示电流镜510的相关说明来类推，故不再赘述。
电晶体N12的控制端(例如闸极)受控于控制信号ENB。电晶体N12的第一端(例如源极)耦接至参考电压VSSA。电晶体N12的第二端(例如漏极)耦接至电流镜510的致能端。亦即，电晶体N12的第二端耦接至电晶体N10的控制端以及电晶体N11的控制端。电晶体P11的控制端(例如闸极)耦接至比较电路142的所述输出端。电晶体P11的第一端(例如源极)耦接至系统电压VDDA。电晶体P11的第二端(例如漏极)耦接至电流镜510的仆电流端与电晶体P11的控制端。电晶体P12的控制端(例如闸极)受控于控制信号EN。控制信号EN是控制信号ENB的反相信号。电晶体P12的第一端(例如源极)耦接至系统电压VDDA。电晶体P12的第二端(例如漏极)耦接至电晶体P11的控制端。
当控制信号EN为高电压电平(例如系统电压VDDA的电平或其他电平)时，亦即当控制信号ENB为低电压电平(例如参考电压VSSA的电平或其他电平)时，电晶体P10为导通(turn on)，而电晶体N12与电晶体P12为截止(turn off)，此时图7所示比较电路142的操作相似于图6所示比较电路141的操作。当控制信号EN为低电压电平(亦即控制信号ENB为高电压电平)时，电晶体P10为截止，而电晶体N12与电晶体P12为导通，此时图7所示比较电路142被禁能(disable)，而且控制电压VC2被上拉至高电压电平。当控制电压VC2被上拉至高电压电平时，电晶体P5以及电晶体P6会被截止(turn off)。因此，当控制信号EN(控制信号ENB)禁能下降控制电路140时，下降控制电路140可以不干涉(不调整)闸控电压PGATE与闸控电压NGATE。
在一些应用情境中，在反馈电压VFB被拉升后，反馈电压VFB可能会在特定期间超出(大于)输入电压VIN，然后在所述特定期间结束后反馈电压VFB的电平回归至与输入电压VIN一致。一般而言，所述特定期间是很短的。借由控制信号EN(控制信号ENB)的控制，下降控制电路140可以在所述特定期间内被禁能，以及在所述特定期间外被致能(enable)。因此，下降控制电路140在所述特定期间中的误动作可以被避免。
图8是依照本发明的一实施例说明图2所示反馈电路800的电路方块示意图。在图8所示实施例中，反馈电路800包括反馈开关SW1以及反馈电压产生电路810。反馈开关SW1的第一端耦接至输出缓冲器100的输入级电路110的第二输入端。反馈开关SW1的第二端耦接至输出缓冲器100的输出级电路120的输出端。反馈开关SW1受控于控制信号S1。反馈开关SW1于过驱动(overdrive)期间为截止(turn off)，以及于正常驱动期间为导通(turn on)。当反馈开关SW1为导通时，输出缓冲器100相当于一个单元增益缓冲器(unity gainbuffer)。此时，输出电压VOUT被用来作为反馈电压VFB而被回馈至输出缓冲器100的输入级电路110的第二输入端。因此，输出电压VOUT可以追随输入电压VIN。
反馈电压产生电路810的输出端耦接至输出缓冲器100的输入级电路110的第二输入端。反馈电压产生电路810的输入端耦接至输出缓冲器100的输出级电路120的输出端，以接收输出电压VOUT。在过驱动期间，反馈电压产生电路810可以产生并输出相关于输出电压VOUT的反馈电压VFB至输出缓冲器100的输入级电路110的第二输入端。当输入电压VIN处于“上升模式”时，反馈电压VFB低于输出电压VOUT。当输入电压VIN处于“下降模式”时，反馈电压VFB高于输出电压VOUT。因此，输出缓冲器100可以在过驱动期间内进行过驱动，以提高输出电压VOUT的回转率。在正常驱动期间，反馈电压产生电路810可以不输出反馈电压VFB至输出缓冲器100的第二输入端。亦即，反馈电压产生电路810在正常驱动期间可以不干涉输出缓冲器100的第二输入端。
于图8所示实施例中，反馈电压产生电路810包括开关SW2、开关SW3、分压电阻R1以及阻抗电路811。开关SW2受控于控制信号S2，而开关SW3受控于控制信号S3。于过驱动期间，开关SW2以及开关SW3为导通。于正常驱动期间，开关SW2以及开关SW3为截止。开关SW2的第一端耦接至输出缓冲器100的输出级电路120的输出端。开关SW3的第一端耦接至输出缓冲器100的输入级电路110的第二输入端。
分压电阻R1的第一端耦接至开关SW2的第二端。分压电阻R1的第二端耦接至开关SW3的第二端。阻抗电路811耦接至分压电阻R1的第二端，以提供阻抗。分压电阻R1与阻抗电路811可以进行分压操作，以产生相关于输出电压VOUT的反馈电压VFB1。其中，当开关SW3导通时，反馈电压VFB1被传输至输入级电路110的第二输入端作为反馈电压VFB。当开关SW3截止时，反馈电压产生电路810可以不干涉输入级电路110的第二输入端。
图9是依照本发明的另一实施例所绘示的一种源极驱动器的时序示意图。图9所示横轴表示时间，纵轴表示信号电平。请同时参考图5、图7、图8与图9。当输入电压VIN处于上升模式时，阻抗电路811输出低于输出电压VOUT的反馈电压VFB1。在过驱动期间T1，控制信号S2与控制信号S3为高逻辑电平，而控制信号S1为低逻辑电平，因此开关SW2以及开关SW3被导通，而开关SW1不导通，低于输出电压VOUT的反馈电压VFB1会经过开关SW3被提供至输出缓冲器100的输入级电路110的第二输入端。因此，在过驱动期间T1输出电压VOUT可以高于目标电平。当输入电压VIN处于下降模式时，阻抗电路811输出高于输出电压VOUT的反馈电压VFB1。亦即，高于输出电压VOUT的反馈电压VFB1在过驱动期间T1会经过开关SW3被提供至输出缓冲器100的输入级电路110的第二输入端(此时反馈开关SW1为截止)。因此，在过驱动期间T1输出电压VOUT可以低于目标电平。
在正常驱动期间T2，控制信号S2与控制信号S3为低逻辑电平，而控制信号S1为高逻辑电平，因此开关SW2以及开关SW3不导通，而开关SW1被导通，反馈电压VFB1不会被提供至输出缓冲器100的输入级电路110的第二输入端。因此，在正常驱动期间T2输出电压VOUT可以回复至目标电平(例如输入电压VIN的电平)。关于控制信号EN对于上升控制电路130与下降控制电路140的操作时序，已于前述图5、图7进行说明，不再赘述。
图10是依照本发明的另一实施例说明图1所示驱动通道电路12_1的电路方块示意图。图1所示其他驱动通道电路12_2～12_m可以参照图10所示驱动通道电路12_1的相关说明而类推，故不再赘述。图10所示驱动通道电路12_1包括闩锁器1010、转换电路1020、输出缓冲器100以及反馈电路800。闩锁器1010可以提供目前像素数据Pc给转换电路1020。闩锁器1010可以是任何类型的闩锁器。例如，依照设计需求，闩锁器1010可以是公知的线闩锁器或是其他闩锁器。
转换电路1020可以将目前像素数据Pc转换为模拟电压(以下称为输入电压VIN)，以及将输入电压VIN输出给输出缓冲器100。于图10所示实施例中，转换电路1020可以包括电平移位器(level shifter)1021以及数字模拟转换器(digital to analog converter,DAC)1022。电平移位器1021可以调大目前像素数据Pc的电压摆幅(voltage swing)，而数字模拟转换器1022可以将目前像素数据转换为输入电压VIN。数字模拟转换器1022可以将输入电压VIN输出给输出缓冲器100。在其他实施例中，电平移位器1021可能会因为设计需求而被省略，使得数字模拟转换器1022可以直接接收目前像素数据Pc。
图10所示输出缓冲器100可以参照图2至图9的相关说明来类推，故不再赘述。输出缓冲器100的第一输入端(例如是非反相输入端)耦接至数字模拟转换器1022的输出端，以接收输入电压VINT。输出缓冲器100的输出端可以产生输出电压VOUT给显示面板13的数据线DL_1以及反馈电路800的输入端。依据输出电压VOUT，反馈电路800可以产生并输出相关于输出电压VOUT的反馈电压VFB至输出缓冲器100的第二输入端(例如是反相输入端)。图10所示反馈电路800可以参照图2至图9的相关说明来类推，故不再赘述。
依照应用环境的需求，控制电路1050可以选择性地将一个扫描线期间(一个像素电路被开启(turn on)的期间)切分为过驱动(overdrive)期间与正常驱动期间。基于控制电路1050对反馈开关SW1以及反馈电压产生电路810的控制，输出缓冲器100可以在过驱动期间对数据线DL_1进行过驱动，而在正常驱动期间对数据线DL_1进行正常驱动。输出缓冲器100可以在过驱动期间内对显示面板13的数据线DL_1进行过驱动，以提高输出电压VOUT的回转率(slew rate)。基此，输出缓冲器100内部的电性参数，例如尾电流(tail current)等，不需要为了提高回转率而调整/改变。
依照应用环境的需求，控制电路1050也可以选择性地将一个扫描线期间(一个像素电路被开启的期间)全部作为正常驱动期间。亦即，输出缓冲器100对数据线DL_1进行的过驱动操作可以选择性地被禁能(disable)。
关于过驱动期间的时间长度，其可以依照应用环境的需求而选择性地被设置。于图1所示实施例中，数据线DL_1耦接显示面板13的近像素电路(例如像素电路P(1,1))与远像素电路(例如像素电路P(1,n))。所述近像素电路至源极驱动器12的距离小于所述远像素电路至源极驱动器12的距离。一般而言，所述远像素电路的时间常数大于所述近像素电路的时间常数。基于设计需求，控制电路1050可以依照像素电路在显示面板13中的位置(像素电路至源极驱动器12的距离)而动态地调整所述过驱动期间的时间长度。举例来说，与近像素电路相关的过驱动期间的时间长度小于与远像素电路相关的过驱动期间的时间长度。
反馈开关SW1受控于控制电路1050的控制信号S1。控制电路1050于过驱动期间截止反馈开关SW1，以及于正常驱动期间导通反馈开关SW1。当反馈开关SW1为导通时，输出电压VOUT被用来作为反馈电压VFB而被回馈至输出缓冲器100的第二输入端。因此，输出电压VOUT可以追随输入电压VIN。
在过驱动期间，反馈电压产生电路810可以产生并输出相关于输出电压VOUT的反馈电压VFB至输出缓冲器100的第二输入端。当输入电压VIN处于“上升模式”时，反馈电压VFB低于输出电压VOUT。当输入电压VIN处于“下降模式”时，反馈电压VFB高于输出电压VOUT。因此，输出缓冲器100可以在过驱动期间内对显示面板13的数据线DL_1进行过驱动，以提高输出电压VOUT的回转率。在正常驱动期间，反馈电压产生电路810可以不输出反馈电压VFB1至输出缓冲器100的第二输入端。亦即，反馈电压产生电路810在正常驱动期间可以不干涉输出缓冲器100的第二输入端。
于图10所示实施例中，“输入电压VIN处于上升模式”可以被定义为“目前像素数据Pc所对应的输入电压VIN大于先前像素数据所对应的输入电压VIN”，以及“输入电压VIN处于下降模式”可以被定义为“目前像素数据Pc所对应的输入电压VIN小于先前像素数据所对应的输入电压VIN”。所述先前像素数据可以被理解为，在前一个扫描线期间中的目前像素数据Pc。相对地，目前像素数据Pc是在目前扫描线期间中的像素数据。控制电路1050可以检查目前像素数据Pc与先前像素数据，以判定输入电压VIN要被拉升或是要被拉降。
当目前像素数据Pc大于先前像素数据并且驱动通道电路121_1操作于正极性(positive polarity)时，控制电路1050可以判定“输入电压VIN要被拉升”。或者，当目前像素数据Pc小于先前像素数据并且驱动通道电路121_1操作于负极性(negative polarity)时，控制电路1050可以判定“输入电压VIN要被拉升”。亦即，输入电压VIN处于上升模式。当输入电压VIN处于上升模式时，控制电路1050控制反馈电压产生电路810，使得反馈电压VFB1低于输出电压VOUT。反馈电压VFB1在过驱动期间会被提供至输出缓冲器100的第二输入端作为反馈电压VFB(此时反馈开关SW1为截止)。因此，在过驱动期间输出电压VOUT1可以高于目标电平。所述目标电平可以符合输入电压VIN的电平。反馈电压VFB1在正常驱动期间不会被提供至输出缓冲器100的第二输入端(此时反馈开关SW1为导通)。因此，在正常驱动期间输出电压VOUT可以回复至目标电平(例如输入电压VIN的电平)。
当目前像素数据Pc小于先前像素数据并且驱动通道电路12_1操作于正极性时，控制电路1050可以判定“输入电压VIN要被拉降”。或者，当目前像素数据Pc大于先前像素数据并且驱动通道电路12_1操作于负极性时，控制电路1050可以判定“输入电压VIN要被拉降”。亦即，输入电压VIN处于下降模式。当输入电压VIN处于下降模式时，控制电路1050控制反馈电压产生电路810，使得反馈电压VFB1高于输出电压VOUT。反馈电压VFB1在过驱动期间会被提供至输出缓冲器100的第二输入端作为反馈电压VFB(此时反馈开关SW1为截止)。因此，在过驱动期间输出电压VOUT可以低于目标电平。所述目标电平可以符合输入电压VIN的电平。反馈电压VFB1在正常驱动期间不会被提供至输出缓冲器100的第二输入端(此时反馈开关SW1为导通)。因此，在正常驱动期间输出电压VOUT可以回复至目标电平(例如输入电压VIN的电平)。
在其他实施例中，依照设计需求(针对一些特殊显示面板)，当目前像素数据Pc小于先前像素数据并且驱动通道电路121_1操作于正极性时，控制电路1050可以判定“输入电压VIN要被拉升”。或者，当目前像素数据Pc大于先前像素数据并且驱动通道电路121_1操作于负极性时，控制电路1050可以判定“输入电压VIN要被拉升”。亦即，输入电压VIN处于上升模式。
在其他实施例中，依照不同的设计需求(针对一些特殊显示面板)，当目前像素数据Pc大于先前像素数据并且驱动通道电路12_1操作于正极性时，控制电路1050可以判定“输入电压VIN要被拉降”。或者，当目前像素数据Pc小于先前像素数据并且驱动通道电路12_1操作于负极性时，控制电路1050可以判定“输入电压VIN要被拉降”。亦即，输入电压VIN处于下降模式。
图11是依照本发明的一实施例说明图10所示阻抗电路811的电路方块示意图。于图11所示实施例中，阻抗电路811包括分压电阻R2、开关SW4以及开关SW5。分压电阻R2的第一端耦接至分压电阻R1的第二端。分压电阻R1与分压电阻R2的阻值比例可以依照设计需求来决定。分压电阻R1与分压电阻R2可以进行分压操作，以产生相关于输出电压VOUT的反馈电压VFB1。
开关SW4的第一端与开关SW5的第一端共同耦接至分压电阻R2的第二端。开关SW4的第二端耦接至参考电压VSSA。依照设计需求，参考电压VSSA可以是低于输出电压VOUT的任何电压，例如接地电压或是其他固定电压。开关SW5的第二端耦接至系统电压VDDA。依照设计需求，系统电压VDDA可以是高于输出电压VIN的任何电压。开关SW4受控于控制电路1050的控制信号S4，而开关SW5受控于控制电路1050的控制信号S5。当输入电压VIN处于上升模式时，控制电路1050导通开关SW4并且截止开关SW5。当输入电压VIN处于下降模式时，控制电路1050截止开关SW4并且导通开关SW5。
图12是依照本发明的又一实施例说明图10所示阻抗电路811的电路方块示意图。于图12所示实施例中，阻抗电路811包括分压电阻R3、分压电阻R4、开关SW4以及开关SW5。开关SW4的第一端耦接至分压电阻R1的第二端。分压电阻R3的第一端耦接至开关SW4的第二端。分压电阻R3的第二端耦接至参考电压VSSA。依照设计需求，参考电压VSSA可以是低于输出电压VOUT的任何电压，例如接地电压或是其他固定电压。开关SW4受控于控制电路1050的控制信号S4。当输入电压VIN处于上升模式时，控制电路1050导通开关SW4。当输入电压VIN处于下降模式时，控制电路1050截止开关SW4。
开关SW5的第一端耦接至分压电阻R1的第二端。分压电阻R4的第一端耦接至开关SW5的第二端。分压电阻R4的第二端耦接至系统电压VDDA。依照设计需求，系统电压VDDA可以是高于输出电压VOUT的任何电压。开关SW5受控于控制电路1050的控制信号S5。当输入电压VIN处于上升模式时，控制电路1050截止开关SW5。当输入电压VIN处于下降模式时，控制电路1050导通开关SW5。
分压电阻R3的阻值与分压电阻R4的阻值可以依照设计需求来决定。举例来说，分压电阻R3的阻值可以不同于分压电阻R4的阻值。因此，当输入电压VIN处于上升模式时，分压电阻R1与分压电阻R3可以提供第一阻值比例。当输入电压VIN处于下降模式时，分压电阻R1与分压电阻R4可以提供第二阻值比例，其中第二阻值比例不同于第一阻值比例。
图13是依照本发明的再一实施例说明图10所示阻抗电路811的电路方块示意图。于图13所示实施例中，阻抗电路811包括分压电阻R2以及数字模拟转换电路1310。分压电阻R2的第一端耦接至分压电阻R1的第二端。图13所示分压电阻R2可以参照图11所示分压电阻R2的相关说明来类推，故不再赘述。
控制电路1050可以记录在前一个扫描线期间中的目前像素数据Pc，作为先前像素数据Pp。数字模拟转换电路1310的输入端耦接至控制电路1050，以接收先前像素数据Pp。数字模拟转换电路1310的输出端耦接至分压电阻R2的第二端。数字模拟转换电路1310可以将先前像素数据Pp转换为先前电压Vp。数字模拟转换电路1310可以将先前电压Vp输出给分压电阻R2的第二端。当目前像素数据Pc大于先前像素数据Pp并且驱动通道电路121_1操作于正极性时，相关于目前像素数据Pc的输入电压VIN大于相关于先前像素数据Pp的先前电压Vp，使得反馈电压VFB1低于输出电压VOUT。当目前像素数据Pc小于先前像素数据Pp并且驱动通道电路121_1操作于正极性时，相关于目前像素数据Pc的输入电压VIN小于相关于先前像素数据Pp的先前电压Vp，使得反馈电压VFB1高于输出电压VOUT。
当目前像素数据Pc小于先前像素数据Pp并且驱动通道电路12_1操作于负极性时，相关于目前像素数据Pc的输入电压VIN大于相关于先前像素数据Pp的先前电压Vp，使得反馈电压VFB1低于输出电压VOUT。当目前像素数据Pc大于先前像素数据Pp并且驱动通道电路12_1操作于负极性时，相关于目前像素数据Pc的输入电压Vi小于相关于先前像素数据Pp的先前电压Vp，使得反馈电压VFB1高于输出电压VOUT。
在其他实施例中，依照不同的设计需求(针对一些特殊显示面板)，当目前像素数据Pc小于先前像素数据Pp并且驱动通道电路12_1操作于正极性时，相关于目前像素数据Pc的输入电压VIN大于相关于先前像素数据Pp的先前电压Vp，使得反馈电压VFB1低于输出电压VOUT。当目前像素数据Pc大于先前像素数据Pp并且驱动通道电路12_1操作于正极性时，相关于目前像素数据Pc的输入电压Vi小于相关于先前像素数据Pp的先前电压Vp，使得反馈电压VFB1高于输出电压VOUT。
在其他实施例中，依照不同的设计需求(针对一些特殊显示面板)，当目前像素数据Pc大于先前像素数据Pp并且驱动通道电路12_1操作于负极性时，相关于目前像素数据Pc的输入电压VIN大于相关于先前像素数据Pp的先前电压Vp，使得反馈电压VFB1低于输出电压VOUT。当目前像素数据Pc小于先前像素数据Pp并且驱动通道电路12_1操作于负极性时，相关于目前像素数据Pc的输入电压Vi小于相关于先前像素数据Pp的先前电压Vp，使得反馈电压VFB1高于输出电压VOUT。
于图13所示实施例中，数字模拟转换电路1310包括数字模拟转换器1311以及单元增益缓冲器1312。数字模拟转换器1311的输入端耦接至控制电路1050，以接收先前像素数据Pp。单元增益缓冲器1312的输入端耦接至数字模拟转换器1311的输出端。单元增益缓冲器1312的输出端耦接至分压电阻R2的第二端，以提供先前电压Vp。数字模拟转换电路1310可以根据先前像素数据Pp动态地改变为先前电压Vp。在其他实施例中，数字模拟转换电路1310可以自由地将先前电压Vp设置为系统电压VDDA、参考电压VSSA或任何其他电压。
图14是依照本发明的另一实施例说明图10所示阻抗电路811的电路方块示意图。于图14所示实施例中，阻抗电路811包括分压电阻R3、分压电阻R4、开关SW4、开关SW5以及数字模拟转换电路1310。图6所示分压电阻R3、分压电阻R4、开关SW4以及开关SW5可以参照图4所示分压电阻R3、分压电阻R4、开关SW4以及开关SW5的相关说明来类推，故不再赘述。
分压电阻R3的第一端耦接至开关SW34的第二端。分压电阻R4的第一端耦接至开关SW5的第二端。数字模拟转换电路1310的输出端耦接至分压电阻R3的第二端与分压电阻R4的第二端。数字模拟转换电路1310可以将先前像素数据Pp转换为先前电压Vp。数字模拟转换电路1310可以将先前电压Vp输出给分压电阻R3的第二端与分压电阻R4的第二端。图14所示数字模拟转换电路1310可以参照图13所示数字模拟转换电路1310的相关说明来类推，故不再赘述。
依照不同的设计需求，上述控制电路1050的方块的实现方式可以是硬件、固件、软件(即程序)或是前述三者中的多者的组合形式。以硬件形式而言，上述控制电路1050的方块可以实现于集成电路上的逻辑电路。上述控制电路1050的相关功能可以利用硬件描述语言(例如Verilog HDL或VHDL)或其他合适的编程语言来实现为硬件。举例来说，上述控制电路1050的相关功能可以被实现于一或多个控制器、微控制器、微处理器、专用集成电路(ASIC)、数字信号处理器(DSP)、现场可编程门阵列(FPGA)及/或其他处理单元中的各种逻辑区块、模块和电路。
综上所述，本发明诸实施例所述源极驱动器12及其输出缓冲器100可以选择性地改变输出缓冲器100的反馈电压VFB。在对一个像素进行驱动的期间可以包括过驱动期间与正常驱动期间。所述源极驱动器12中的反馈电路800可以在过驱动期间内调高(或调低)输出缓冲器100的反馈电压VFB，并且输出缓冲器100可以比较输入电压VIN与反馈电压VFB。当比较结果表示当反馈电压VFB要被拉升时，输出缓冲器100的输出级电路120的闸控电压PGATE与闸控电压NGATE被拉降，以提升输出电压VOUT的回转率。当反馈电压VFB要被拉降时，输出缓冲器100的输出级电路120的闸控电压PGATE与闸控电压NGATE被拉升，以提升输出电压VOUT的回转率。因此，本发明的源极驱动器12可在短时间内对输出电压VOUT进行过驱动。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的所界定者为准。

Claims (33)

1.一种源极驱动器，包括一输出缓冲器与一反馈电路，其中所述输出缓冲器包括：
一输入级电路，具有一第一输入端与一第二输入端，其中所述输入级电路的所述第一输入端接收所述输出缓冲器的一输入电压，所述输入级电路的所述第二输入端耦接至所述反馈电路的一输出端以接收一第一反馈电压，且所述输入级电路经配置以依照所述输入电压与所述第一反馈电压对应地产生一第一闸控电压与一第二闸控电压；
一输出级电路，耦接至所述输入级电路以接收所述第一闸控电压与所述第二闸控电压，经配置用以依照所述第一闸控电压与所述第二闸控电压对应地产生所述输出缓冲器的一输出电压给一显示面板的一数据线，其中所述输出级电路的一输出端耦接至所述反馈电路的一输入端；
一上升控制电路，经配置用以比较所述输入电压与所述第一反馈电压而获得一第一比较结果，其中当所述第一比较结果表示所述输入电压大于所述第一反馈电压时，所述上升控制电路于一第一暂态期间拉降所述第一闸控电压与所述第二闸控电压；以及
一下降控制电路，经配置用以比较所述输入电压与所述第一反馈电压而获得一第二比较结果，其中当所述第二比较结果表示所述输入电压小于所述第一反馈电压时，所述下降控制电路于一第二暂态期间拉升所述第一闸控电压与所述第二闸控电压，
其中所述反馈电路用以产生并输出相关于所述输出电压的所述第一反馈电压至所述输入级电路的所述第二输入端。
2.如权利要求1所述的源极驱动器，其中所述输出级电路包括：
一第一电晶体，具有一控制端耦接至所述输入级电路以接收所述第一闸控电压，其中所述第一电晶体的一第一端耦接至一系统电压，所述第一电晶体的一第二端耦接至所述输出级电路的所述输出端；以及
一第二电晶体，具有一控制端耦接至所述输入级电路以接收所述第二闸控电压，其中所述第二电晶体的一第一端耦接至一参考电压，所述第二电晶体的一第二端耦接至所述输出级电路的所述输出端。
3.如权利要求1所述的源极驱动器，其中
当所述输入电压小于或等于所述第一反馈电压时，所述上升控制电路不调整所述第一闸控电压与所述第二闸控电压。
4.如权利要求1所述的源极驱动器，其中所述上升控制电路包括：
一比较电路，经配置用以比较所述输入电压与所述第一反馈电压而产生一控制电压作为所述第一比较结果；
一第一电晶体，具有一控制端耦接至所述比较电路的一输出端以接收所述控制电压，其中所述第一电晶体的一第一端耦接至一参考电压，所述第一电晶体的一第二端耦接至所述输出级电路的一第一输入端以接收所述第一闸控电压；以及
一第二电晶体，具有一控制端耦接至所述比较电路的所述输出端以接收所述控制电压，其中所述第二电晶体的一第一端耦接至所述参考电压，所述第二电晶体的一第二端耦接至所述输出级电路的一第二输入端以接收所述第二闸控电压。
5.如权利要求4所述的源极驱动器，其中所述比较电路包括：
一第三电晶体，具有一控制端耦接至所述输入电压，其中所述第三电晶体的一第一端耦接至所述第一反馈电压；
一电流镜，具有一主电流端耦接至所述第三电晶体的一第二端，其中所述电流镜的一仆电流端耦接至所述比较电路的所述输出端；以及
一第四电晶体，具有一控制端耦接至所述比较电路的所述输出端，其中所述第四电晶体的一第一端耦接至所述参考电压，所述第四电晶体的一第二端耦接至所述电流镜的所述仆电流端。
6.如权利要求4所述的源极驱动器，其中所述比较电路包括：
一第三电晶体，具有一控制端耦接至所述输入电压，其中所述第三电晶体的一第一端耦接至所述第一反馈电压；
一第四电晶体，具有一控制端受控于一第一控制信号，其中所述第四电晶体的一第一端耦接至所述第三电晶体的一第二端；
一电流镜，具有一主电流端耦接至所述第四电晶体的一第二端，其中所述电流镜的一仆电流端耦接至所述比较电路的所述输出端；
一第五电晶体，具有一控制端受控于所述第一控制信号，其中所述第五电晶体的一第一端耦接至一系统电压，所述第五电晶体的第二端耦接至所述电流镜的一致能端；以及
一第六电晶体，具有一控制端耦接至所述比较电路的所述输出端，其中所述第六电晶体的一第一端耦接至所述参考电压，所述第六电晶体的一第二端耦接至所述电流镜的所述仆电流端。
7.如权利要求6所述的源极驱动器，其中所述比较电路还包括：
一第七电晶体，具有一控制端受控于一第二控制信号，其中所述第七电晶体的一第一端耦接至所述参考电压，所述第七电晶体的一第二端耦接至所述第六电晶体的所述控制端。
8.如权利要求1所述的源极驱动器，其中
当所述输入电压大于或等于所述第一反馈电压时，所述下降控制电路不调整所述第一闸控电压与所述第二闸控电压。
9.如权利要求1所述的源极驱动器，其中所述下降控制电路包括：
一比较电路，经配置用以比较所述输入电压与所述第一反馈电压而产生一控制电压作为所述第二比较结果；
一第一电晶体，具有一控制端耦接至所述比较电路的一输出端以接收所述控制电压，其中所述第一电晶体的一第一端耦接至一系统电压，所述第一电晶体的一第二端耦接至所述输出级电路的一第一输入端以接收所述第一闸控电压；以及
一第二电晶体，具有一控制端耦接至所述比较电路的所述输出端以接收所述控制电压，其中所述第二电晶体的一第一端耦接至所述系统电压，所述第二电晶体的一第二端耦接至所述输出级电路的一第二输入端以接收所述第二闸控电压。
10.如权利要求9所述的源极驱动器，其中所述比较电路包括：
一第三电晶体，具有一控制端耦接至所述输入电压，其中所述第三电晶体的一第一端耦接至所述第一反馈电压；
一电流镜，具有一主电流端耦接至所述第三电晶体的一第二端，其中所述电流镜的一仆电流端耦接至所述比较电路的所述输出端；以及
一第四电晶体，具有一控制端耦接至所述比较电路的所述输出端，其中所述第四电晶体的一第一端耦接至所述系统电压，所述第四电晶体的一第二端耦接至所述电流镜的所述仆电流端。
11.如权利要求9所述的源极驱动器，其中所述比较电路包括：
一第三电晶体，具有一控制端耦接至所述输入电压，其中所述第三电晶体的一第一端耦接至所述第一反馈电压；
一第四电晶体，具有一控制端受控于一第一控制信号，其中所述第四电晶体的一第一端耦接至所述第三电晶体的一第二端；
一电流镜，具有一主电流端耦接至所述第四电晶体的一第二端，其中所述电流镜的一仆电流端耦接至所述比较电路的所述输出端；
一第五电晶体，具有一控制端受控于所述第一控制信号，其中所述第五电晶体的一第一端耦接至一参考电压，所述第五电晶体的第二端耦接至所述电流镜的一致能端；以及
一第六电晶体，具有一控制端耦接至所述比较电路的所述输出端，其中所述第六电晶体的一第一端耦接至所述系统电压，所述第六电晶体的一第二端耦接至所述电流镜的所述仆电流端。
12.如权利要求11所述的源极驱动器，其中所述比较电路还包括：
一第七电晶体，具有一控制端受控于一第二控制信号，其中所述第七电晶体的一第一端耦接至所述系统电压，所述第七电晶体的一第二端耦接至所述第六电晶体的所述控制端。
13.如权利要求1所述的源极驱动器，其中所述反馈电路包括：
一反馈开关，具有一第一端与一第二端分别耦接至所述输入级电路的所述第二输入端与所述输出级电路的所述输出端，其中所述反馈开关于一过驱动期间为截止，以及所述反馈开关于一正常驱动期间为导通以传送所述输出电压作为所述第一反馈电压至所述输入级电路的所述第二输入端；以及
一反馈电压产生电路，用以在所述过驱动期间产生并输出相关于所述输出电压的一第二反馈电压作为所述第一反馈电压至所述输入级电路的所述第二输入端，以及在所述正常驱动期间不输出所述第二反馈电压至所述输入级电路的所述第二输入端，其中当所述输入电压处于一上升模式时，所述第二反馈电压低于所述输出电压，以及当所述输入电压处于一下降模式时，所述第二反馈电压高于所述输出电压。
14.如权利要求13所述的源极驱动器，还包括：
一数字模拟转换器，耦接至所述输入级电路的所述第一输入端，用以将一目前像素数据转换为所述输入电压，以及将所述输入电压输出给所述输入级电路的所述第一输入端；
其中“所述输入电压处于所述上升模式”被定义为“所述目前像素数据所对应的所述输入电压大于一先前像素数据所对应的所述输入电压”，以及“所述输入电压处于所述下降模式”被定义为“所述目前像素数据所对应的所述输入电压小于所述先前像素数据所对应的所述输入电压”。
15.如权利要求13所述的源极驱动器，其中所述数据线耦接所述显示面板的一近像素电路与一远像素电路，所述近像素电路至所述源极驱动器的距离小于所述远像素电路至所述源极驱动器的距离，以及与所述近像素电路相关的所述过驱动期间小于与所述远像素电路相关的所述过驱动期间。
16.如权利要求13所述的源极驱动器，其中所述反馈电压产生电路包括：
一第一开关，具有一第一端耦接至所述输出级电路的所述输出端，其中所述第一开关于所述过驱动期间为导通，以及所述第一开关于所述正常驱动期间为截止；
一第二开关，具有一第一端耦接至所述输入级电路的所述第二输入端，其中所述第二开关于所述过驱动期间为导通，以及所述第二开关于所述正常驱动期间为截止；
一第一分压电阻，具有一第一端耦接至所述第一开关的一第二端，其中所述第一分压电阻的一第二端耦接至所述第二开关的一第二端；以及
一阻抗电路，耦接至所述第一分压电阻的所述第二端。
17.如权利要求16所述的源极驱动器，其中所述阻抗电路包括：
一第二分压电阻，具有一第一端耦接至所述第一分压电阻的所述第二端；
一第三开关，具有一第一端耦接至所述第二分压电阻的一第二端，其中所述第三开关的一第二端耦接至一参考电压，所述参考电压低于所述输出电压，当所述输入电压处于所述上升模式时所述第三开关为导通，以及当所述输入电压处于所述下降模式时所述第三开关为截止；以及
一第四开关，具有一第一端耦接至所述第二分压电阻的所述第二端，其中所述第四开关的一第二端耦接至一系统电压，所述系统电压高于所述输出电压，当所述输入电压处于所述上升模式时所述第四开关为截止，以及当所述输入电压处于所述下降模式时所述第四开关为导通。
18.如权利要求16所述的源极驱动器，其中所述阻抗电路包括：
一第三开关，具有一第一端耦接至所述第一分压电阻的所述第二端，其中当所述输入电压处于所述上升模式时所述第三开关为导通，以及当所述输入电压处于所述下降模式时所述第三开关为截止；
一第二分压电阻，具有一第一端耦接至所述第三开关的一第二端，其中所述第二分压电阻的一第二端耦接至一参考电压，所述参考电压低于所述输出电压；
一第四开关，具有一第一端耦接至所述第一分压电阻的所述第二端，其中当所述输入电压处于所述上升模式时所述第四开关为截止，以及当所述输入电压处于所述下降模式时所述第四开关为导通；以及
一第三分压电阻，具有一第一端耦接至所述第四开关的一第二端，其中所述第三分压电阻的一第二端耦接至一系统电压，所述系统电压高于所述输出电压。
19.如权利要求16所述的源极驱动器，其中所述阻抗电路包括：
一第二分压电阻，具有一第一端耦接至所述第一分压电阻的所述第二端；以及
一数字模拟转换电路，具有一输出端耦接至所述第二分压电阻的一第二端，用以将一先前像素数据转换为一先前电压，以及将所述先前电压输出给所述第二分压电阻的所述第二端。
20.如权利要求19所述的源极驱动器，其中所述数字模拟转换电路包括：
一数字模拟转换器，具有一输入端用以接收所述先前像素数据；以及
一单元增益缓冲器，具有一输入端耦接至所述数字模拟转换器的一输出端，其中所述单元增益缓冲器的一输出端耦接至所述第二分压电阻的所述第二端以供应所述先前电压。
21.如权利要求16所述的源极驱动器，其中所述阻抗电路包括：
一第三开关，具有一第一端耦接至所述第一分压电阻的所述第二端，其中当所述输入电压处于所述上升模式时所述第三开关为导通，以及当所述输入电压处于所述下降模式时所述第三开关为截止；
一第二分压电阻，具有一第一端耦接至所述第三开关的一第二端；
一第四开关，具有一第一端耦接至所述第一分压电阻的所述第二端，其中当所述输入电压处于所述上升模式时所述第四开关为截止，以及当所述输入电压处于所述下降模式时所述第四开关为导通；
一第三分压电阻，具有一第一端耦接至所述第四开关的一第二端；以及
一数字模拟转换电路，具有一输出端耦接至所述第二分压电阻的一第二端与所述第三分压电阻的一第二端，用以将一先前像素数据转换为一先前电压，以及将所述先前电压输出给所述第二分压电阻的所述第二端与所述第三分压电阻的所述第二端。
22.一种输出缓冲器，包括：
一输入级电路，具有一第一输入端与一第二输入端，其中所述输入级电路的所述第一输入端经配置用以接收所述输出缓冲器的一输入电压，所述输入级电路的所述第二输入端经配置用以接收所述输出缓冲器的一第一反馈电压，以及所述输入级电路依照所述输入电压与所述第一反馈电压对应地产生一第一闸控电压与一第二闸控电压；
一输出级电路，耦接至所述输入级电路以接收所述第一闸控电压与所述第二闸控电压，经配置用以依照所述第一闸控电压与所述第二闸控电压对应地产生所述输出缓冲器的一输出电压；
一上升控制电路，经配置用以比较所述输入电压与所述第一反馈电压而获得一第一比较结果，其中当所述第一比较结果表示所述输入电压大于所述第一反馈电压时，所述上升控制电路于一第一暂态期间拉降所述第一闸控电压与所述第二闸控电压；以及
一下降控制电路，经配置用以比较所述输入电压与所述第一反馈电压而获得一第二比较结果，其中当所述第二比较结果表示所述输入电压小于所述第一反馈电压时，所述下降控制电路于一第二暂态期间拉升所述第一闸控电压与所述第二闸控电压。
23.如权利要求22所述的输出缓冲器，其中所述输出级电路包括：
一第一电晶体，具有一控制端耦接至所述输入级电路以接收所述第一闸控电压，其中所述第一电晶体的一第一端耦接至一系统电压，所述第一电晶体的一第二端耦接至所述输出级电路的一输出端，而所述输出级电路的所述输出端输出所述输出缓冲器的所述输出电压；以及
一第二电晶体，具有一控制端耦接至所述输入级电路以接收所述第二闸控电压，其中所述第二电晶体的一第一端耦接至一参考电压，所述第二电晶体的一第二端耦接至所述输出级电路的所述输出端。
24.如权利要求22所述的输出缓冲器，其中
当所述输入电压小于或等于所述第一反馈电压时，所述上升控制电路不调整所述第一闸控电压与所述第二闸控电压。
25.如权利要求22所述的输出缓冲器，其中所述上升控制电路包括：
一比较电路，经配置用以比较所述输入电压与所述第一反馈电压而产生一控制电压作为所述第一比较结果；
一第一电晶体，具有一控制端耦接至所述比较电路的一输出端以接收所述控制电压，其中所述第一电晶体的一第一端耦接至一参考电压，所述第一电晶体的一第二端耦接至所述输出级电路的一第一输入端以接收所述第一闸控电压；以及
一第二电晶体，具有一控制端耦接至所述比较电路的所述输出端以接收所述控制电压，其中所述第二电晶体的一第一端耦接至所述参考电压，所述第二电晶体的一第二端耦接至所述输出级电路的一第二输入端以接收所述第二闸控电压。
26.如权利要求25所述的输出缓冲器，其中所述比较电路包括：
一第三电晶体，具有一控制端耦接至所述输入电压，其中所述第三电晶体的一第一端耦接至所述第一反馈电压；
一电流镜，具有一主电流端耦接至所述第三电晶体的一第二端，其中所述电流镜的一仆电流端耦接至所述比较电路的所述输出端；以及
一第四电晶体，具有一控制端耦接至所述比较电路的所述输出端，其中所述第四电晶体的一第一端耦接至所述参考电压，所述第四电晶体的一第二端耦接至所述电流镜的所述仆电流端。
27.如权利要求25所述的输出缓冲器，其中所述比较电路包括：
一第三电晶体，具有一控制端耦接至所述输入电压，其中所述第三电晶体的一第一端耦接至所述第一反馈电压；
一第四电晶体，具有一控制端受控于一第一控制信号，其中所述第四电晶体的一第一端耦接至所述第三电晶体的一第二端；
一电流镜，具有一主电流端耦接至所述第四电晶体的一第二端，其中所述电流镜的一仆电流端耦接至所述比较电路的所述输出端；
一第五电晶体，具有一控制端受控于所述第一控制信号，其中所述第五电晶体的一第一端耦接至一系统电压，所述第五电晶体的第二端耦接至所述电流镜的一致能端；以及
一第六电晶体，具有一控制端耦接至所述比较电路的所述输出端，其中所述第六电晶体的一第一端耦接至所述参考电压，所述第六电晶体的一第二端耦接至所述电流镜的所述仆电流端。
28.如权利要求27所述的输出缓冲器，其中所述比较电路还包括：
一第七电晶体，具有一控制端受控于一第二控制信号，其中所述第七电晶体的一第一端耦接至所述参考电压，所述第七电晶体的一第二端耦接至所述第六电晶体的所述控制端。
29.如权利要求22所述的输出缓冲器，其中
当所述输入电压大于或等于所述第一反馈电压时，所述下降控制电路不调整所述第一闸控电压与所述第二闸控电压。
30.如权利要求22所述的输出缓冲器，其中所述下降控制电路包括：
一比较电路，经配置用以比较所述输入电压与所述第一反馈电压而产生一控制电压作为所述第二比较结果；
一第一电晶体，具有一控制端耦接至所述比较电路的一输出端以接收所述控制电压，其中所述第一电晶体的一第一端耦接至一系统电压，所述第一电晶体的一第二端耦接至所述输出级电路的一第一输入端以接收所述第一闸控电压；以及
一第二电晶体，具有一控制端耦接至所述比较电路的所述输出端以接收所述控制电压，其中所述第二电晶体的一第一端耦接至所述系统电压，所述第二电晶体的一第二端耦接至所述输出级电路的一第二输入端以接收所述第二闸控电压。
31.如权利要求30所述的输出缓冲器，其中所述比较电路包括：
一第三电晶体，具有一控制端耦接至所述输入电压，其中所述第三电晶体的一第一端耦接至所述第一反馈电压；
一电流镜，具有一主电流端耦接至所述第三电晶体的一第二端，其中所述电流镜的一仆电流端耦接至所述比较电路的所述输出端；以及
一第四电晶体，具有一控制端耦接至所述比较电路的所述输出端，其中所述第四电晶体的一第一端耦接至所述系统电压，所述第四电晶体的一第二端耦接至所述电流镜的所述仆电流端。
32.如权利要求30所述的输出缓冲器，其中所述比较电路包括：
一第三电晶体，具有一控制端耦接至所述输入电压，其中所述第三电晶体的一第一端耦接至所述第一反馈电压；
一第四电晶体，具有一控制端受控于一第一控制信号，其中所述第四电晶体的一第一端耦接至所述第三电晶体的一第二端；
一电流镜，具有一主电流端耦接至所述第四电晶体的一第二端，其中所述电流镜的一仆电流端耦接至所述比较电路的所述输出端；
一第五电晶体，具有一控制端受控于所述第一控制信号，其中所述第五电晶体的一第一端耦接至一参考电压，所述第五电晶体的第二端耦接至所述电流镜的一致能端；以及
一第六电晶体，具有一控制端耦接至所述比较电路的所述输出端，其中所述第六电晶体的一第一端耦接至所述系统电压，所述第六电晶体的一第二端耦接至所述电流镜的所述仆电流端。
33.如权利要求32所述的输出缓冲器，其中所述比较电路还包括：
一第七电晶体，具有一控制端受控于一第二控制信号，其中所述第七电晶体的一第一端耦接至所述系统电压，所述第七电晶体的一第二端耦接至所述第六电晶体的所述控制端。
CN201910733036.3A 2019-08-09 2019-08-09 源极驱动器及其输出缓冲器 Active CN112349234B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910733036.3A CN112349234B (zh) 2019-08-09 2019-08-09 源极驱动器及其输出缓冲器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910733036.3A CN112349234B (zh) 2019-08-09 2019-08-09 源极驱动器及其输出缓冲器

Publications (2)

Publication Number Publication Date
CN112349234A CN112349234A (zh) 2021-02-09
CN112349234B true CN112349234B (zh) 2024-04-26

Family

ID=74367642

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910733036.3A Active CN112349234B (zh) 2019-08-09 2019-08-09 源极驱动器及其输出缓冲器

Country Status (1)

Country Link
CN (1) CN112349234B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2016684A1 (en) * 1989-05-18 1990-11-18 Compaq Computer Corporation Negative feedback circuit to control the duty cycle of a logic system clock
JPH08315573A (ja) * 1995-03-31 1996-11-29 Sgs Thomson Microelectron Inc 出力インピーダンスを減少させた出力ドライバ用電圧調整器
CN1383123A (zh) * 2001-04-26 2002-12-04 凌阳科技股份有限公司 液晶显示器的源驱动放大器
KR100819427B1 (ko) * 2007-06-05 2008-04-04 한국과학기술원 디스플레이 구동 장치
CN101170299A (zh) * 2006-10-27 2008-04-30 恩益禧电子股份有限公司 运算放大器和显示器件
WO2009125617A1 (ja) * 2008-04-11 2009-10-15 シャープ株式会社 表示装置の駆動回路および表示装置
CN101714868A (zh) * 2008-09-30 2010-05-26 奇景光电股份有限公司 输出缓冲器及使用该输出缓冲器的源极驱动器
KR20150073545A (ko) * 2013-12-23 2015-07-01 엘지디스플레이 주식회사 유기발광표시장치 및 그 구동방법
CN107102673A (zh) * 2017-06-22 2017-08-29 中国电子科技集团公司第五十八研究所 具有迟滞功能的欠压锁定电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7218148B2 (en) * 2004-11-30 2007-05-15 Intel Corporation Tracking unity gain for edge rate and timing control
US7348809B2 (en) * 2006-03-23 2008-03-25 Silicon Laboratories Inc. Input buffer

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2016684A1 (en) * 1989-05-18 1990-11-18 Compaq Computer Corporation Negative feedback circuit to control the duty cycle of a logic system clock
JPH08315573A (ja) * 1995-03-31 1996-11-29 Sgs Thomson Microelectron Inc 出力インピーダンスを減少させた出力ドライバ用電圧調整器
CN1383123A (zh) * 2001-04-26 2002-12-04 凌阳科技股份有限公司 液晶显示器的源驱动放大器
CN101170299A (zh) * 2006-10-27 2008-04-30 恩益禧电子股份有限公司 运算放大器和显示器件
KR100819427B1 (ko) * 2007-06-05 2008-04-04 한국과학기술원 디스플레이 구동 장치
WO2009125617A1 (ja) * 2008-04-11 2009-10-15 シャープ株式会社 表示装置の駆動回路および表示装置
CN101714868A (zh) * 2008-09-30 2010-05-26 奇景光电股份有限公司 输出缓冲器及使用该输出缓冲器的源极驱动器
KR20150073545A (ko) * 2013-12-23 2015-07-01 엘지디스플레이 주식회사 유기발광표시장치 및 그 구동방법
CN107102673A (zh) * 2017-06-22 2017-08-29 中国电子科技集团公司第五十八研究所 具有迟滞功能的欠压锁定电路

Also Published As

Publication number Publication date
CN112349234A (zh) 2021-02-09

Similar Documents

Publication Publication Date Title
US11054849B2 (en) Source driver and output buffer thereof
US9275595B2 (en) Output buffer circuit and source driving circuit including the same
KR101127580B1 (ko) 전원 드라이버, 소스 드라이버 및 디스플레이 장치
US20180254004A1 (en) Integrated circuit for driving display panel and fan-out compensation method thereof
CN108694899B (zh) 显示面板的驱动集成电路及其扇出补偿方法
CN111696462B (zh) 输出缓冲器及其操作方法
US20060176200A1 (en) Signal driving circuits
TW202046284A (zh) 用於伽瑪電壓產生器的驅動電路及其伽瑪電壓產生器
US20230377521A1 (en) Drive circuit, display device, and drive method
US10037731B2 (en) Driver, electro-optical apparatus, and electronic device
US10452088B1 (en) Source driver and operation method thereof
US11837132B2 (en) Output buffer, data driver, and display device having the same
CN111009206A (zh) 显示装置、用于显示装置的电源器件和显示装置的驱动方法
CN112349234B (zh) 源极驱动器及其输出缓冲器
US8384641B2 (en) Amplifier circuit and display device including same
WO2020143398A1 (zh) 数模转换电路及数模转换方法、显示装置
CN111862893B (zh) 源极驱动器
TWI741326B (zh) 源極驅動器及其輸出緩衝器
US10505532B1 (en) Output buffer and operation method thereof
TWI699743B (zh) 源極驅動器
US20220122507A1 (en) Power management device and display device
US11356113B2 (en) Digital-to-analog conversion circuit and data driver
KR100592220B1 (ko) 디지털/아날로그 컨버터 및 그를 이용한 액정표시장치의 소스 구동 회로
TWI686784B (zh) 輸出緩衝器及其操作方法
US11527193B2 (en) Display driving apparatus

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant