JP2005094221A - ソースフォロワ回路およびそれを備える表示装置 - Google Patents

Abstract

【課題】 低消費電力でかつ出力電圧精度の高いソースフォロワ回路およびそれを出力バッファとして備えた表示装置を提供する。
【解決手段】 ソースフォロワ回路１００は、ソースフォロアトランジスタとして設けられるトランジスタＴ１と、ソースフォロアトランジスタとカスコード接続されるトランジスタＴ２と、電流源１２０と、オフセット補償回路１３０と、電圧設定回路１４０とを備える。オフセット補償回路１３０は、トランジスタＴ１のしきい値電圧をオフセット電圧として蓄積するためのキャパシタＣ１を含み、オフセット電圧が出力電圧ＶＯに及ぼす影響をキャンセルするようにトランジスタＴ１のゲート電圧を設定する。電圧設定回路１４０は、トランジスタＴ１のゲート電圧とは独立にトランジスタＴ２のゲート電圧を設定する。トランジスタＴ１のゲートとトランジスタＴ２のゲートとの間に容量結合が存在しないので、オフセット電圧のキャンセルを正確に行なって、出力電圧ＶＯを入力電圧ＶＩに応じて正確に生成可能である。
【選択図】 図２

Description

この発明は、ソースフォロワ回路およびこれを用いた表示装置に関し、より特定的には、薄膜トランジスタ（ＴＦＴ）で構成されたソースフォロワ回路およびこれを出力バッファとして用いた液晶表示装置等の表示装置に関する。

フラットパネルディスプレイの代表例である液晶表示装置では、液晶表示素子を備えた画素を行列状に配列し、画素の行（ライン）ごとに走査のためのゲート線を配置し、画素の列ごとにデータ線を配置する構成が一般的である。データ線には、走査された画素の表示輝度に対応した電圧（以下、「表示電圧」と称する）が伝達される。

各画素の液晶表示素子は、データ線を介して伝達された表示電圧に応じた輝度を発するので、表示品位を確保するには、データ線の電圧を表示電圧に応じて正確に設定する必要がある。

したがって、データ線電圧を駆動するための出力バッファの出力精度が重要となる。しかし、このような出力バッファは、各データ線、すなわち画素の列ごとに配置されるので、その回路構成はより簡易なものとすることが望ましい。したがって、演算増幅器（オペアンプ）によって構成されるボルテージフォロワ回路は、出力精度は高いものの採用が困難である。

このため、回路構成の簡単なソースフォロワ回路の出力精度を高めて液晶表示装置の出力バッファを構成する技術が、たとえば特開平１１−７３１６５号公報に開示されている。

特に、液晶表示装置で一般的に用いられるポリシリコンＴＦＴは、しきい値電圧の製造ばらつきが大きいため、上記特許文献に開示されたソースフォロワ回路では、しきい値電圧ばらつきによって生じるオフセットの解消を目的としている。
特開平１１−７３１６５号公報

しかしながら、上記特許文献１の図１に開示されたソースフォロワ回路では、当該特許文献１にも記載されるように、ソースフォロワトランジスタ（特許文献１の図１でのトランジスタ１１）の動作点が準備期間と出力期間とで異なってしまうため、この影響により出力電圧に誤差が生じてしまう可能性がある。

このため、当該特許文献１の図７、図８および図１０等に示されるように、ソースフォロワトランジスタである第１のトランジスタのドレイン側に、第２のトランジスタをさらにカスコード接続することにより、第１のトランジスタのドレイン・ソース間電圧が上記準備期間と出力期間とで大きく変化しないようにすることで、出力電圧の高精度化を図っている。

しかしながら、特許文献１の図７に示されたソースフォロア回路では、第２のトランジスタ５８を適切に動作させるために、電流源６０によってトランジスタ５８のゲートを充電するので、当該電流源による消費電力が増大してしまう。

また、特許文献１の図８および図１０に開示されたソースフォロア回路では、準備期間にキャパシタ５３，６３によって蓄積されたオフセット電圧分だけ、第１のトランジスタ５１，６１のゲート電圧を上昇させるオフセットキャンセル動作時において、容量結合によって第２のトランジスタ５８，６８のゲート電圧も変動してしまう。

このため、キャパシタに蓄積されたオフセット電圧は、第１および第２のトランジスタのゲート容量比に応じて分配されて、それぞれのゲート電圧を上昇させることになる。この結果、第１のトランジスタのゲート電圧変化は、所望のレベル、すなわちオフセット電圧よりも小さくなるので、これにより出力電圧精度が低下するおそれがある。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、低消費電力でかつ出力電圧精度の高いソースフォロワ回路およびそれを出力バッファとして備えた表示装置を提供することである。

この発明に従うソースフォロア回路は、入力電圧に応じた出力電圧を出力するソースフォロア回路であって、入力電圧を入力する入力ノードと、出力電圧を出力する出力ノードと、第１および第２の電圧をそれぞれ供給する第１および第２の電源ノードと、第１の電源ノードおよび出力ノードの間に接続された電流源と、出力ノードと第１のノードとの間に電気的に接続された第１の電界効果トランジスタと、第１のノードと第２の電源ノードとの間に電気的に接続された第２の電界効果トランジスタと、第１の電界効果トランジスタのしきい値電圧が出力電圧に及ぼす影響をキャンセルするように、第１の電界効果トランジスタのゲート電圧を設定するオフセット補償回路と、第１の電界効果トランジスタのゲート電圧とは独立に、第２の電界効果トランジスタのゲート電圧を設定する電圧設定回路とを備える。オフセット補償回路は、その一端が第１の電界効果トランジスタのゲートと接続される第１のキャパシタを含む。第１のキャパシタの他端は、準備期間においては第１の電界効果トランジスタのソースと接続される一方で、準備期間よりも後の出力期間においては入力電圧が印加された状態の入力ノードと接続される。電圧設定回路は、準備期間および出力期間のそれぞれにおいて第１の電界効果トランジスタが飽和領域で動作可能となるように、第２の電界効果トランジスタのゲート電圧を入力電圧に応じて設定する。

この発明に従う表示装置は、行列状に配置され各々が書込まれた表示電圧に応じた輝度を発する複数の画素と、画素の行ごとに設けられそれぞれが周期的に選択される複数のゲート線と、画素の列ごとに設けられる複数のデータ線と、複数の画素のそれぞれでの表示輝度を示す表示信号に応じて表示電圧を順次生成して、複数のデータ線へ出力するデータ線駆動回路とを備える。データ線駆動回路は、表示信号のデコード結果に応じた階調電圧を生成するデコード回路と、複数のデータ線ごとに出力バッファとして設けられる請求項１から１２のいずれか１項に記載のソースフォロア回路とを含む。ソースフォロア回路の入力ノードは、デコード回路からの階調電圧を入力電圧として受け、かつ、ソースフォロア回路の出力ノードは、複数のデータ線のうちの対応する１本と接続されて、出力電圧として表示電圧を出力する。複数の画素は、複数のゲート線のうちの対応する１本が選択されたときに、複数のデータ線のうちの対応する１本と電気的に接続されて、表示電圧を書込まれる。

したがって、本発明に従うソースフォロア回路では、準備期間で第１のキャパシタに蓄積されたオフセット電圧分、出力期間にソースフォロア動作を行なう第１の電界効果トランジスタのゲート電圧を変化させるオフセットキャンセル動作によって、電界効果トランジスタのしきい値電圧が出力電圧に及ぼす影響をキャンセルできる。特に、第１の電界効果トランジスタとカスコード接続された第２の電界効果トランジスタのゲート電圧を、第１の電界効果トランジスタのゲート電圧とは独立に設定するので、上記オフセットキャンセル動作を正確に行なって、出力電圧を入力電圧に応じて正確に生成することができる。

さらに、複数の画素を備える表示装置において、このようなソースフォロア回路をデータ線の出力バッファとして用いることにより、周辺回路を画素部分と一体的に形成するために、ソースフォロア回路がしきい値電圧ばらつきの大きいポリシリコンＴＦＴで構成された場合にも、ソースフォロワ回路間で入力電圧−出力電圧特性を均一化して、表示品位を向上できる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお以下では、同一または相当部分には同一符号を付しその説明は省略する。

［実施の形態１］
図１は、本発明の実施の形態に従う表示装置の代表例として示される液晶表示装置１０の全体構成を示すブロック図である。以下の説明で明らかになるように、液晶表示装置１０は、本発明に従うソースフォロア回路を出力バッファとして備える。

図１を参照して、本発明の実施の形態に従う液晶表示装置１０は、画素アレイ部２０と、ゲート線駆動回路３０と、データ線駆動回路４０とを備える。

画素アレイ部２０は、行列状に配された複数の画素２５を含む。画素の行（「画素ライン」とも以下称する）にそれぞれ対応して、ゲート線ＧＬが配置され、画素の列（「画素列」とも以下称する）にそれぞれ対応して、データ線ＤＬがそれぞれ設けられる。図１には、第１行の第１列および第２列の画素ならびにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有する。画素ノードＮｐおよび共通電極ノードＮＣの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ書込まれる表示電圧に応じて、各画素の輝度をコントロールすることが可能となる。画素スイッチ素子２６は、代表的には、ｎ型のポリシリコンＴＦＴで構成される。

すなわち、最大輝度に対応する電圧差と、最小輝度に対応する電圧差との間の中間的な電圧差を画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。すなわち、画素２５に書き込まれる表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づいて、ゲート線ＧＬを順に選択する。画素スイッチ素子２６のゲート電極は対応するゲート線ＧＬと接続される。対応するゲート線ＧＬの選択期間中において、画素ノードＮｐは対応するデータ線ＤＬと接続される。これにより、データ線駆動回路４０によって各データ線ＤＬ上に出力された表示電圧が、選択されたラインの各画素２５へ書き込まれる。

画素スイッチ素子２６は、一般的には、液晶表示素子２８と同一の絶縁体基板（ガラス基板・樹脂基板等）上に形成されるＴＦＴで構成される。画素ノードＮｐへ伝達された表示電圧は、キャパシタ２７によって保持される。

データ線駆動回路４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧をデータ線ＤＬへ出力する。ここでは、一例として、表示信号ＳＩＧは６ビットの信号である、表示信号ビットＤ０〜Ｄ５から構成されるものとする。

６ビットの表示信号ＳＩＧに基づいて、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画素から１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

データ線駆動回路４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、出力バッファ回路８０とを含む。

表示信号ＳＩＧは、画素２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、画素アレイ部２０中の１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切換えられる所定周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。データラッチ回路５２は、シリアルに生成される１つの画素行分の表示信号ＳＩＧを、順に取込んで保持する。

１つの画素行分の表示信号ＳＩＧがデータラッチ回路５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路５２にラッチされた表示信号群は、データラッチ回路５４に伝達される。

階調電圧生成回路６０は、６４段階の階調電圧Ｖ１〜Ｖ６４を生成する。階調電圧生成回路６０は、たとえば、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成される。

デコード回路７０は、データラッチ回路５４にラッチされた表示信号をデコードして、当該デコードに基づいて、階調電圧生成回路６０によって生成された階調電圧Ｖ１〜Ｖ６４のうちの１つを選択する。デコード回路７０は、選択された階調電圧（Ｖ１〜Ｖ６４のうちの１つ）を表示電圧として各デコード出力ノードＮｄへ出力する。

本実施の形態においては、デコード回路７０は、データラッチ回路５４にラッチされた表示信号に基づいて、１行分の表示電圧を並列に出力するものとする。すなわち、例示された液晶表示装置１０では、各画素２５への表示電圧の書込みは、１ラインごとに、すなわち線順次駆動によって行なわれる。

なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。

出力バッファ回路８０は、デコード出力ノードＮｄ１，Ｎｄ２，…へ出力された表示電圧にそれぞれ対応したアナログ電圧でデータ線ＤＬ１，ＤＬ２，…を駆動する。すなわち、表示電圧は、出力バッファ回路８０によって各データ線ＤＬに出力される。

なお、図１には、ゲート線駆動回路３０およびデータ線駆動回路４０が画素アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびデータ線駆動回路４０については、画素アレイ部２０の外部回路として設けることも可能である。

あるいは、図２に示されたＥＬ素子を含む画素によって、図１中の画素２５を置換することも可能である。

図２を参照して、画素２５♯は、画素スイッチ素子２６と、保持容量２７♯と、ＥＬ表示素子２８♯と、電流駆動トランジスタ２９とを含む。画素スイッチ素子２６は、画素２５中のと同様であり、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられ、そのゲートは、対応するゲート線ＧＬと接続される。保持容量２７♯は、画素ノードＮｐおよび電圧Ｖｄｄの間に接続される。ＥＬ表示素子２８♯および電流駆動トランジスタ２９は、電圧Ｖｄｄおよび電圧Ｖｓｓの間に直列に接続される。電流駆動トランジスタ２９は、たとえば、ｐ型のポリシリコンＴＦＴで構成される。画素スイッチ素子２６および電流駆動トランジスタ２９は、一般的には、ＥＬ表示素子２８♯と同一の絶縁体基板上に形成される。

画素スイッチ素子２６は、対応するゲート線ＧＬの選択期間（Ｈレベル期間）中において、画素ノードＮｐをデータ線ＤＬと接続する。これにより、画素ノードＮｐには、データ線ＤＬ上の表示電圧が伝達される。画素ノードＮｐの電圧は、保持容量２７♯によって保持される。

電流駆動トランジスタ２９は、画素ノードＮｐと接続されたゲート電極を有し、画素ノードＮｐの電圧に応じた電流ＩｅｌをＥＬ表示素子２８♯へ供給する。ＥＬ表示素子２８♯の表示輝度は、供給された通過電流Ｉｅｌに応じて変化する。したがって、画素２５♯においても、画素へ印加される表示電圧を段階的に設定することによって、ＥＬ表示素子の輝度を階調的に設定できる。

以下の説明で明らかになるように、本願発明は、各画素が印加された表示電圧に応じた輝度を表示可能な表示装置における周辺回路、特に出力バッファを構成するソースフォロア回路に向けられている。したがって、本発明が適用される表示装置において各画素の構成は特に限定されず、各画素での表示輝度に対応した表示電圧をデータ線へ駆動する出力バッファを備えた表示装置に対して、本発明を共通に適用可能である。

次に、本発明に従うソースフォロワ回路が適用される出力バッファ回路８０の構成の詳細について説明していく。

図３は、本発明の実施の形態１に従うソースフォロワ回路の構成を示す回路図である。

図１に示した出力バッファ回路８０では、各データ線ＤＬに対応して、図３に示したソースフォロア回路１００が出力バッファとして設けられるものとする。

ソースフォロワ回路１００は、入力ノードＮ１に入力された入力電圧ＶＩに応じた出力電圧ＶＯを出力ノードＮ２に生成する。ソースフォロワ回路１００における入力ノードＮ１は、図１におけるデコード出力ノードＮｄと接続され、出力ノードＮ２は対応のデータ線ＤＬと接続される。

ソースフォロワ回路１００は、ソースフォロワトランジスタとして動作するトランジスタＴ１と、トランジスタＴ１にカスコード接続されるトランジスタＴ２と、電流源１２０と、トランジスタＴ１のしきい値電圧が出力電圧ＶＯに及ぼす影響をキャンセルするようにトランジスタＴ１のゲート電圧を設定するオフセット補償回路１３０と、トランジスタＴ１のゲート電圧とは独立にトランジスタＴ２のゲート電圧を設定する電圧設定回路１４０とを備える。

トランジスタＴ１は、ノードＮ０および出力ノードＮ２の間に電気的に接続され、そのゲートはノードＮ５と接続される。トランジスタＴ２は、高電圧ＶＨを供給する電源ノード１１０およびノードＮ０の間に電気的に接続され、そのゲートはノードＮ４と接続される。トランジスタＴ１およびＴ２は、ｎ型の電界効果トランジスタ、代表的にはｎ型のポリシリコンＴＦＴで構成される。なお、以下に説明する各ｎ型ＴＦＴ（電界効果トランジスタ）のしきい電圧は、同様の値Ｖｔｎに設計されているものとする。

電流源１２０は、低電圧ＶＬを供給する電源ノード１１２と出力ノードＮ２の間に設けられ、一定電流Ｉｃを出力ノードＮ２から電源ノード１１２へ向かう方向へ供給する。

オフセット補償回路１３０は、入力ノードＮ１およびノードＮ５の間に設けられるスイッチ素子Ｓ１と、ノードＮ５およびＮ６の間に接続されるキャパシタＣ１と、ノードＮ６および出力ノードＮ２の間に接続されるスイッチ素子Ｓ２と、入力ノードＮ１およびノードＮ６の間に接続されたスイッチ素子Ｓ３とを含む。スイッチ素子Ｓ１およびＳ２は、共通にオン・オフされる。

キャパシタＣ１の一端は、トランジスタＴ１のゲートと接続される。キャパシタＣ１の他端は、スイッチ素子Ｓ２のオンに応答して出力ノードＮ２と接続され、スイッチ素子Ｓ３のオンに応答して入力ノードＮ１と接続される。

電圧設定回路１４０は、所定電圧Ｖｐが供給される電源ノード１１４とノードＮ４との間に接続されるスイッチ素子Ｓ４と、ノードＮ３およびＮ４の間に接続されるキャパシタＣ２と、ノードＮ３および入力ノードＮ１の間に接続されるスイッチ素子Ｓ５と、ノードＮ３および電源ノード１１３の間に接続されるスイッチ素子Ｓ６とを含む。スイッチ素子Ｓ４およびＳ６は共通にオン・オフされ、スイッチ素子Ｓ５は、スイッチ素子Ｓ４，Ｓ６と相補的にオン・オフされる。

電源ノード１１４が供給する所定電圧Ｖｐは、トランジスタＴ２が飽和領域で動作可能な電圧、すなわち、少なくともｎ型トランジスタＴ１，Ｔ２のしきい値電圧Ｖｔｎ以上の電圧に設定される。電源ノード１１３は、入力電圧ＶＩの下限電圧ＶＩｍｉｎに相当する電圧、あるいはそれ以下の電圧を供給する。以下、本実施の形態では、ＶＩｍｉｎ＝ＧＮＤとする。これに対応して、電源ノード１１３は、接地電圧ＧＮＤを供給するものとする。

入力ノードＮ１へ入力される入力電圧ＶＩは、下限電圧ＶＩｍｉｎおよび上限電圧ＶＩｍａｘの範囲内で設定される。入力電圧ＶＩは、デコード回路７０によって生成される表示電圧、すなわち図１に示した階調電圧Ｖ１〜Ｖ６４のうちのいずれかに対応する。図４では一例として、時刻ｔ３〜ｔ７の１ライン期間ではＶＩ＝ＶＩＨに設定され、その前後の１ライン期間の各々ではＶＩ＝ＶＩＬに設定されている。したがって、以下では、例示された入力電圧ＶＩＨ，ＶＩＬを表示電圧ＶＩＨ，ＶＩＬとも称する。

次に図３および図４を用いて、実施の形態１に従うソースフォロワ回路の動作につい説明する。

図４を参照して、スイッチ素子Ｓ１およびＳ２は、所定周期に従って所定期間（図４における時刻ｔ３〜ｔ４間）オンされる。

スイッチ素子Ｓ１およびＳ２がオンする時刻ｔ３に先だって、時刻ｔ１からｔ３の間スイッチ素子Ｓ４およびＳ６がオンされる。スイッチ素子Ｓ５は、スイッチ素子Ｓ４およびＳ６と相補的にオンされるので、時刻ｔ１〜ｔ３の間オフされている。

これにより、電圧設定回路１４０において、ノードＮ３の電圧ＶＮ３は接地電圧ＧＮＤにプリチャージされ、ノードＮ４の電圧ＶＮ４は所定電圧Ｖｐにプリチャージされる。この結果、ノードＮ０の電圧ＶＮ０は、トランジスタＴ２のゲート電圧がＶｐとなることから、ＶＮ０＝Ｖｐ−Ｖｔｎとなる。ここで、ＶｔｎはトランジスタＴ２のしきい値電圧を示す。

時刻ｔ２において、入力電圧ＶＩが、前の１ライン期間の表示電圧ＶＩＬからこの１ライン期間の表示電圧ＶＩＨへ変化する。しかし、このタイミングではスイッチ素子Ｓ１，Ｓ３，Ｓ５の各々がオフされているので、ソースフォロア回路１００内に電圧変化は生じない。

時刻ｔ３において、スイッチ素子Ｓ１，Ｓ２，Ｓ５がターンオンされ、スイッチ素子Ｓ４およびＳ５はターンオフされる。スイッチ素子Ｓ３は、オフ状態を維持する。

これにより、オフセット補償回路１３０では、スイッチ素子Ｓ１およびＳ２のターンオンに応答して、表示電圧ＶＩＨがノードＮ５（すなわちトランジスタＴ１のゲート）に印加され、かつキャパシタＣ１がノードＮ５および出力ノードＮ２の間に接続される。これにより、キャパシタＣ１には、トランジスタＴ１のしきい値電圧Ｖｔｎに相当するオフセット電圧Ｖｏｓ（すなわち、Ｖｏｓ＝Ｖｔｎ）が蓄えられる。この結果、出力ノードＮ２の出力電圧ＶＯ＝ＶＩＨ−Ｖｏｓとなる。

一方、電圧設定回路１４０において、ノードＮ３およびＮ４は、スイッチ素子Ｓ４，Ｓ６のオフに応答して電源ノード１１３および１１４からそれぞれ切離される。さらに、スイッチ素子Ｓ５のオンに応答してノードＮ３が入力ノードＮ１と接続されて、電圧ノードＮ３の電圧はＶＮ３＝ＶＩＨとなる。これにより、ノードＮ４には、容量結合によってΔＶＩの電圧上昇が生じ、ＶＮ４＝ＶＩＨ＋Ｖｐに設定される。ここで、ΔＶＩ＝ＶＩＨ−ＶＩＬである。

このように、トランジスタＴ２のゲート電圧を設定することにより、トランジスタＴ２が飽和領域で動作する。したがって、トランジスタＴ２の電流駆動能力を電流源１２０の電流よりも十分大きく設計することにより、ノードＮ０の電圧ＶＮ０＝ＶＩＨ＋Ｖｐ−Ｖｔｎとなる。これにより、入力電圧ＶＩの変化やスイッチ素子のオン・オフの入換えが起こる時刻ｔ２〜ｔ４の期間とその前後との間で、トランジスタＴ１のドレイン・ソース間電圧が大きく変化せず、トランジスタＴ１の動作点は変化しない。

さらに、時刻ｔ４において、入力電圧ＶＩ＝ＶＩＨの状態で、スイッチ素子Ｓ１およびＳ２がターンオフされ、スイッチ素子Ｓ３がターンオンされる。これにより、オフセット補償回路１３０において、ノードＮ５およびＮ６が入力ノードＮ１および出力ノードＮ２とそれぞれ切離され、キャパシタＣ１は入力ノードＮ１およびノードＮ５の間に接続される。これにより、ノードＮ５には、「準備期間」に相当する時刻ｔ３〜ｔ４でキャパシタＣ１に蓄えられたオフセット電圧Ｖｏｓ分の電圧上昇が生じる。

これに伴い、トランジスタＴ１のゲート電圧、すなわちノードＮ５の電圧ＶＮ５＝ＶＩＨ＋Ｖｏｓに上昇し、出力ノードＮ２の出力電圧ＶＯ＝ＶＩＨに正確に設定されることになる。このようにして、オフセットキャンセル動作が行なわれる。

さらに、入力電圧ＶＩが次の１ライン期間の表示電圧ＶＩＬへ切換わる時刻ｔ６よりも前の時刻ｔ５において、スイッチ素子Ｓ４，Ｓ６とスイッチ素子Ｓ５とのオン・オフが再び入れ替わる。すなわち、スイッチ素子Ｓ４およびＳ６がターンオフする一方で、スイッチ素子Ｓ５がターンオンする。これにより、ノードＮ３は再び接地電圧ＧＮＤにプリチャージされ、ノードＮ４は、所定電圧Ｖｐにプリチャージされる。また、時刻ｔ６以前の時刻ｔ５♯において、にスイッチ素子Ｓ３もオフ状態に移行する。これらの時刻ｔ５およびｔ５♯の先後は特に限定されない、あるいは両者を同一時刻としてもよい。

次の１ライン期間が開始される時刻ｔ７において、時刻ｔ３と同様の初期状態が再現されて、スイッチ素子Ｓ１およびＳ２がオンする。さらに、スイッチ素子Ｓ５がオンし、スイッチ素子Ｓ４およびＳ６がオフする。時刻ｔ３〜ｔ７の期間、すなわちスイッチ素子Ｓ１，Ｓ２のオン周期は、１水平期間、すなわち、線順次駆動では１ラインごとの選択期間に相当し、点順次駆動では１画素ごとの選択期間に相当する。

時刻ｔ７において、電圧設定回路１４０では、ノードＮ３およびＮ４は、電源ノード１１３および１１４と再び切離される。さらに、オフセット補償回路１３０では、スイッチ素子Ｓ１およびＳ２のオンに応答して、トランジスタＴ１のゲート電圧に相当する電圧ＶＮ５が表示電圧ＶＩＬに変化する。これにより、出力電圧ＶＯも、ＶＯ＝ＶＩＬ−Ｖｏｓに低下し、これに伴いノードＮ０の電圧ＶＮ０も、ＶＮ０＝Ｖｐ−Ｖｔｎへ低下する。

以降同様の動作が周期的に繰り返されて、各画素ラインの選択期間において、各データ線ＤＬがデコード回路７０によって生成された表示電圧へ駆動される。

なお、出力電圧ＶＯが表示電圧ＶＩＨに確実に設定されているスイッチ素子Ｓ３のオン期間の少なくとも一部を用いて、「出力期間」に相当する、画素への書込期間が設けられる。図４の例では、画素への書込期間は、時刻ｔ３〜ｔ５♯に設定される。当該書込期間において、選択された画素ラインのゲート線ＧＬを選択状態に駆動する。これにより、画素スイッチ素子２６のターンオンに応答してデータ線ＤＬと画素ノードＮｐとを電気的に接続することにより、選択された画素ラインに属する画素２５に対して正確な表示電圧を書込むことができる。

あるいは、スイッチＳ３のオン・オフをスイッチＳ１，Ｓ２と完全に相補的に設定して、時刻ｔ３，ｔ７をスイッチＳ３のオフタイミングとすることもできる。ただし、この場合には、時刻ｔ２，ｔ６における入力電圧ＶＩの変化に応答して、ノードＮ５，Ｎ６の電圧および出力電圧ＶＯも変化する。このため、時刻ｔ６以後を「出力期間」とすることはできず、画素への書込期間は、スイッチＳ３のオン期間（時刻ｔ３〜ｔ７）よりも短くなる。

以上説明したように、実施の形態１に従うソースフォロワ回路１００では、ソースフォロワ動作を行なうトランジスタＴ１のしきい値電圧に相当するオフセット電圧Ｖｏｓを補償して出力電圧ＶＯを生成することができる。したがって、トランジスタＴ１のしきい値電圧にばらつきが生じても、ソースフォロワ回路１００の入力電圧ＶＩ−出力電圧ＶＯ特性をオフセットキャンセル動作によって一定にできる。

特に、ソースフォロワ回路１００では、トランジスタＴ２のゲート（ノードＮ４）とトランジスタＴ１のゲート（ノードＮ５）との間に容量結合が存在しないので、これらのゲート電圧は、オフセット補償回路１３０および電圧設定回路１４０によってそれぞれ独立に制御される。したがって、準備期間（図４の時刻ｔ３〜ｔ４）でキャパシタＣ１に蓄積されたオフセット電圧Ｖｏｓによって、画素への書込可能期間におけるトランジスタＴ１のゲート電圧は、損失なくオフセット電圧Ｖｏｓ分上昇する。このため、オフセットキャンセル動作を正確に行なって、出力電圧ＶＯを入力電圧ＶＩに応じて正確に生成することができる。

このようなソースフォロア回路１００をデータ線ＤＬの出力バッファとして用いることにより、周辺回路を画素部分と一体的に形成するために、ソースフォロア回路がしきい値電圧ばらつきの大きいポリシリコンＴＦＴで構成された場合にも、ソースフォロワ回路１００間で入力電圧ＶＩ−出力電圧ＶＯ特性を均一化して、表示品位を向上できる。

［実施の形態２］
実施の形態２においては、図３に示したソースフォロワ回路１００の電源ノード１１４が供給する所定電圧Ｖｐを生成するための構成について説明する。

既に説明したように、図３に示したソースフォロワ回路１００において正確なソースフォロワ動作が行なわれるには、トランジスタＴ１が飽和領域で動作する必要がある。したがって、トランジスタＴ１のドレイン・ソース間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓ、しきい値電圧Ｖｔｎとすると、トランジスタＴ１が飽和領域で動作するための条件は、下記（１）式で示される。

Ｖｄｓ≧Ｖｇｓ−Ｖｔｎ
ＶＮ０−ＶＯ≧ＶＮ５−ＶＯ−Ｖｔｎ
ＶＮ０≧ＶＮ５−Ｖｔｎ…（１）
オフセットキャンセル動作時のトランジスタＴ１のゲート電圧、すなわち電圧ＶＮ５は、以下の（２）式で表わされる。

ＶＮ５≒ＶＩＨ＋Ｖｔｎ…（２）
（２）式を（１）式に代入すると、トランジスタＴ１が飽和領域で動作するための条件として、最終的に下記（３）式が得られる。

ＶＮ０≧ＶＩＨ…（３）
つまり、ソースフォロワ回路１００を正常に動作させるためには、ノードＮ０の電圧ＶＮ０を入力電圧ＶＩＨ以上に設定する必要がある。一方、ノードＮ４の電圧ＶＮ４は下記（４）式で示される。

ＶＮ４＝ＶＮ０＋Ｖｔｎ…（４）
ここで、電圧設定回路１４０によって、ノードＮ４の電圧についてＶＮ４＝Ｖｐ＋ＶＩＨが成立するので、（５）式が導かれる。

ＶＮ０＝ＶＩＨ＋Ｖｐ−Ｖｔｎ…（５）
（５）式より、Ｖｐ≧Ｖｔｎであれば（３）式が満足できるが、所定電圧Ｖｐを大きくするほど消費電力は大きくなってしまう。逆に言えば、Ｖｐ＝Ｖｔｎと設定すれば、消費電力を最小とできる。このとき、ＶＮ４＝ＶＩＨ＋ＶｔｎとなってトランジスタＴ１が飽和領域で動作する。

図５は、このような所定電圧Ｖｐを発生するための実施の形態２に従う電圧発生回路の構成を示す回路図である。

図５を参照して、実施の形態２に従う電圧発生回路２００は、ｎ型ＴＦＴのしきい値電圧Ｖｔｎに相当する所定電圧Ｖｐを出力ノードＮ８に生成する。すなわちＶｐ＝Ｖｔｎであり、出力ノードＮ８は、図１に示した電源ノード１１４に相当する。

電圧発生回路２００は、抵抗素子Ｒ１と、ｎ型ＴＦＴで構成されるトランジスタＴ３〜Ｔ６と、キャパシタＣ３とを含む。

抵抗素子Ｒ１は、電源電圧ＶＤＤを供給する電源ノード１１６とノードＮ７との間に電気的に接続される。トランジスタＴ３およびＴ４は、ノードＮ７と接地ノード（接地電圧ＧＮＤ）との間に直列に電気的に接続される。

トランジスタＴ３およびＴ４は、各々ダイオード接続される。すなわち、トランジスタＴ３のゲートはノードＮ７と接続され、トランジスタＴ４のゲートおよびドレインは互いに接続される。これによりトランジスタＴ３およびＴ４は、ノードＮ７から接地ノードへ向かう方向を順方向とするダイオードとして作用する。

トランジスタＴ５は、電源ノード１１６および出力ノードＮ８の間に電気的に接続される。トランジスタＴ５のゲートは、ノードＮ７に接続される。トランジスタＴ６は、ノードＮ８および接地ノードの間にダイオード接続される。すなわち、トランジスタＴ６のゲートは、ノードＮ８と接続される。キャパシタＣ３は、ノードＮ８および接地ノードの間に接続される。

トランジスタＴ３，Ｔ４のオン抵抗を抵抗素子Ｒ１よりも十分小さく設計することにより、ノードＮ７の電圧は２・Ｖｔｎとなる。ノードＮ７の電圧によってトランジスタＴ５のゲートが駆動されるので、出力ノードＮ８の電圧は、２・Ｖｔｎ−Ｖｔｎ＝Ｖｔｎとなる。

一方、トランジスタＴ６は、出力ノードＮ８に生成される所定電圧Ｖｐがしきい値電圧Ｖｔｎよりも大きくなると導通して、ノードＮ８から接地ノード（接地電圧ＧＮＤ）への放電経路を形成する。

キャパシタＣ３は、所定電圧Ｖｐを安定化させるために設けられる。すなわち、所定電圧Ｖｐの電圧が瞬時的に変化した場合でも、キャパシタＣ３での保持電荷の充放電動作により、所定電圧ＶｐはＶｔｎに近づくように安定化される。なお、所定電圧Ｖｐの変動が小さい場合には、キャパシタＣ３の配置は省略可能である。

したがって、実施の形態２に従う電圧発生回路２００の出力ノードＮ８に生成される所定電圧Ｖｐを、図３に示したソースフォロワ回路１００の電源ノード１１４に入力すれば、ＶＮ４＝ＶＩＨ＋Ｖｔｎを満足して、低消費電力でソースフォロワ回路１００を動作させることができる。

［実施の形態２の変形例］
実施の形態２では、電力消費面で理想的な状態とするために、所定電圧Ｖｐ＝Ｖｔｎに設定する電圧発生回路の構成を説明した。しかしながら、一般的にポリシリコンＴＦＴのしきい値電圧の製造ばらつきは大きいため、これに合わせて所定電圧Ｖｐにもマージン値を持たせる必要が出てくる。

実施の形態２の変形例では、しきい値電圧Ｖｔｎに対してマージンを有するように所定電圧Ｖｐを設定可能な電圧発生回路の構成について説明する。

図６は、所定電圧Ｖｐを発生するための実施の形態２の変形例に従う電圧発生回路の構成例を示す回路図である。

図６を参照して、実施の形態２の変形例に従う電圧発生回路２０２は、電圧発生回路２００と同様の抵抗素子Ｒ１、トランジスタＴ３〜Ｔ６およびキャパシタＣ３に加えて、トランジスタＴ８およびＴ９をさらに備える。

トランジスタＴ８は、トランジスタＴ３およびＴ４と同様にダイオード接続されて、ノードＮ７および接地ノード（接地電圧ＧＮＤ）の間に、トランジスタＴ３およびＴ４と直列に電気的に接続される。同様に、トランジスタＴ９は、ダイオード接続されて、出力ノードＮ８および接地ノードの間に、トランジスタＴ６と直列に電気的に接続される。

このような構成とすることにより、電圧発生回路２０２では、ノードＮ７，Ｎ８の電圧が図５の電圧発生回路２００と比較して、Ｖｔｎずつ高くなる。この結果、電圧発生回路２０２によって生成される所定電圧Ｖｐは、ｎ型ＴＦＴ２個分のしきい値電圧の和、すなわち２・Ｖｔｎとなる。

これにより、実施の形態２に従う電圧発生回路と比較して、所定電圧Ｖｐをしきい値電圧Ｖｔｎ分だけ高く設定できる。したがって、図１に示したソースフォロワ回路１００におけるトランジスタＴ１をさらに確実に飽和領域で動作させることができる。

なお、しきい値電圧の製造ばらつきが比較的大きいポリシリコンＴＦＴにおいても、製造実績のばらつき（σ）が平均値（中心値）よりも大きくなることは稀である。したがって、図６に示した電圧発生回路２０２を用いて所定電圧Ｖｐ＝２・Ｖｔｎと設定すれば、より確実にトランジスタＴ１を飽和領域で動作させることが可能である。

図７は、実施の形態２の変形例に従う電圧発生回路の他の構成例を示す回路図である。

図７を参照して、電圧発生回路２０４は、抵抗素子Ｒ１〜Ｒ３と、ｎ型ＴＦＴで構成されるトランジスタＴ３〜Ｔ５，Ｔ７と、ｐ型ＴＦＴで構成されるトランジスタＴ６♯，Ｔ８♯と、キャパシタＣ３とを含む。

抵抗素子Ｒ１は、電源ノード１１６およびノードＮ９の間に接続される。抵抗素子Ｒ２は、ノードＮ１４および接地ノード（接地電圧ＧＮＤ）の間に接続され、抵抗素子Ｒ３は、ノードＮ９およびＮ７の間に接続される。トランジスタＴ３およびＴ４は、それぞれダイオード接続されて、ノードＮ７および接地ノードの間に直列に電気的に接続される。トランジスタＴ３およびＴ４の各々は、ノードＮ７から接地ノードへ向かう方向を順方向とするダイオードとして作用する。

トランジスタＴ７およびＴ８♯は、電源ノード１１６およびノードＮ１０の間に直列に電気的に接続される。トランジスタＴ７のゲートはノードＮ９と接続され、トランジスタＴ８♯のゲートはノードＮ１０と接続される。

トランジスタＴ５は、電源ノード１１６および出力ノードＮ８の間に電気的に接続され、そのゲートはノードＮ９と接続される。トランジスタＴ６♯は、出力ノードＮ８および接地ノードの間に電気的に接続され、そのゲートはノードＮ１０と接続される。キャパシタＣ３は、ノードＮ８および接地ノードの間に接続される。

このように、電源ノード１１６およびノードＮ７の間に２個の抵抗素子Ｒ１およびＲ３を直列に接続することにより、これらの接続ノードＮ９の電圧ＶＮ９は、トランジスタＴ３およびＴ４のしきい値電圧の和２・Ｖｔｎよりも抵抗素子Ｒ３で生じる電圧ＶＭだけ高くなる。すなわち、ＶＮ９＝２・Ｖｔｎ＋ＶＭとすることができる。ここで電圧ＶＭは、抵抗素子Ｒ１およびＲ３の抵抗比に応じて調整できる。

ノードＮ９の電圧によってトランジスタＴ５のゲートが駆動されるので、出力ノードＮ８の所定電圧Ｖｐ＝Ｖｔｎ＋ＶＭに設定される。すなわち、図５に示した電圧発生回路２００と比較して、トランジスタＴ１を飽和領域で動作させるための、所定電圧Ｖｐのマージンが電圧ＶＭだけさらに大きくなる。

また、電源ノード１１６および接地ノードの間に接続された、トランジスタＴ７、ダイオード接続されたｐ型トランジスタＴ８および抵抗素子Ｒ２について、トランジスタＴ７およびＴ８のオン抵抗値は抵抗素子Ｒ２の抵抗値よりも十分小さい値に設定される。これにより、トランジスタＴ７のゲート電圧が２・Ｖｔｎ＋ＶＭであるの対して、ノードＮ１０の電圧は、Ｖｔｎ−｜Ｖｔｐ｜＋ＶＭとなる。ここで、Ｖｔｐは、ｐ型ＴＦＴのしきい値電圧であり、｜Ｖｔｐ｜＝Ｖｔｎに設計されるのが一般的である。

このようにトランジスタＴ６♯のゲート電圧がＶｔｎ−｜Ｖｔｐ｜＋ＶＭとなるので、トランジスタＴ６♯は、出力ノードＮ８の電圧がＶｔｎ＋ＶＭ以上のときに導通する。すなわち、所定電圧ＶｐがＶｔｎ＋ＶＭよりも高くなったときはトランジスタＴ６♯が、低くなったときはトランジスタＴ５が導通し、所定電圧ＶｐをＶｐ＝Ｖｔｎ＋ＶＭに維持するように動作する。

キャパシタＣ３は、図６に示した回路と同様に、瞬時的な負荷変動に対応して所定電圧Ｖｐを安定化するために設けられる。

このように、実施の形態２の変形例に従う構成によれば、ソースフォロワ回路１１４の電源ノード１１４に供給される、トランジスタＴ１を飽和領域で動作させるための所定電圧Ｖｐを、低消費電力化あるいは動作マージン確保の観点から適切なレベルへ精度よく設定することが可能となる。

［実施の形態３］
以下の実施の形態では、ソースフォロワ回路の他の構成例を説明する。すなわち、以下の実施の形態で説明するソースフォロワ回路は、図１に示した表示装置において、各データ線ＤＬに対応して配置される出力バッファとして用いることができる。すなわち、表示装置の全体構成については、実施の形態１と同様であるので、以下では詳細な説明は繰返さない。

図８は、実施の形態３に従うソースフォロワ回路の構成を示す回路図である。

図８を参照して、実施の形態３に従うソースフォロワ回路１０２は、図３に示したソースフォロワ回路１００と比較して、電圧設定回路１４０に代えて電圧設定回路１４１を備える点で異なる。なお、ソースフォロワ回路１０２における、トランジスタＴ１，Ｔ２、電流源１２０およびオフセット補償回路１３０の配置および構成は、図３に示したソースフォロワ回路１００の場合と同様であるので詳細な説明は繰り返さない。

電圧設定回路１４１は、図３に示した電圧設定回路１４０と異なり、キャパシタＣ２を有することなく、スイッチ素子Ｓ４，Ｓ５およびトランジスタＴ１０を有する。スイッチ素子Ｓ４は電源ノード１１４およびノードＮ４の間に接続され、スイッチ素子Ｓ５は、入力ノードＮ１およびノードＮ３の間に設けられる。スイッチ素子Ｓ４およびＳ５は、図３の場合と同様に相補的にオン・オフする。

トランジスタＴ１０は、たとえばｎ型ＴＦＴで構成され、ノードＮ３およびＮ４の間に電気的に接続される。さらにトランジスタＴ１０のゲートは、ノードＮ４と接続される。

さらに、実施の形態３に従う構成においては、電源ノード１１４には、所定電圧ＶＨ♯が供給される。所定電圧ＶＨ♯は、入力電圧ＶＩの上限値よりもしきい値電圧Ｖｔｎだけ高い電圧以上に、すなわち下記（６）式を満足するように設定する必要がある。

ＶＨ♯≧ＶＩｍａｘ＋Ｖｔｎ…（６）
次に実施の形態３に従うソースフォロワ回路１０２の動作について、図９を用いて説明する。

図９を参照して、スイッチ素子Ｓ１〜Ｓ５のオン・オフおよび入力電圧ＶＩの設定については、図４で説明したのと同様であるので、詳細な説明は繰返さない。

したがって、電圧設定回路１４１では、時刻ｔ１でのスイッチ素子Ｓ４のオンに応答して、ノードＮ４の電圧ＶＮ４＝ＶＨ♯にプリチャージされる。これに伴い、ノードＮ３の電圧ＶＮ３は、トランジスタＴ１０でのしきい値電圧分の電圧降下により、ＶＮ３＝ＶＨ♯−Ｖｔｎに設定される。また、ノードＮ０の電圧ＶＮ０＝ＶＨ♯−Ｖｔｎとなる。

時刻ｔ３において、スイッチ素子Ｓ１，Ｓ２，Ｓ５がオンされると、ノードＮ３の電圧ＶＮ３＝ＶＩＨとなり、ノードＮ４に充電された電荷がトランジスタＴ１０およびノードＮ３を通じて、入力ノードＮ１へ放電される。トランジスタＴ１０はダイオード接続されているので、ノードＮ４の電圧ＶＮ４＝ＶＩＨ＋Ｖｔｎに達した時点で放電が停止され、ＶＮ４＝ＶＩＨ＋Ｖｔｎに固定される。これに伴い、ノードＮ０の電圧ＶＮ０＝ＶＩＨとなる。

なお、図８の構成において、ノードＮ４の電圧を安定化するために、ノードＮ４および接地ノードの間にキャパシタを設ける構成としてもよい。

一方、オフセット補償回路１３０は、図３および図４で説明したのと同様に動作し、準備期間である時刻ｔ３〜ｔ４においてキャパシタＣ１にオフセット電圧Ｖｏｓを蓄積し、かつ、少なくとも画素への書込期間（時刻ｔ４〜ｔ５♯）において、オフセットキャンセル動作によって出力電圧ＶＯを表示電圧ＶＩＨ（入力電圧）に正確に設定する。これにより、図４で説明したのと同様に、画素への書込期間において、選択されたラインの画素２５へ表示電圧を書込むことができる。

なお、図９においても、図４で説明したのと同様に、スイッチＳ３のオン・オフをスイッチＳ１，Ｓ２と完全に相補的に設定して、時刻ｔ３，ｔ７をスイッチＳ３のオフタイミングとすることもできる。既に説明したように、この場合には、画素への書込期間は、スイッチＳ３のオン期間（時刻ｔ３〜ｔ７）よりも短くなる。

このように、実施の形態３に従うソースフォロワ回路１０２も、実施の形態１に従うソースフォロワ回路１００と同様に、トランジスタＴ１のしきい値電圧のばらつきを解消して、出力電圧ＶＯを正確に設定することができる。

さらに、実施の形態３に従うソースフォロワ回路１０２においては、充放電が必要なキャパシタＣ２を含む電圧設定回路１４０（図３）とは異なり、電圧設定回路１４２ではトランジスタＴ２のゲート容量の充放電のみを行なえばよい。したがって、トランジスタＴ２のゲート電圧設定に要される消費電力が低減されるので、実施の形態３に従うソースフォロワ回路１０２は、実施の形態１に従うソースフォロワ回路１００よりも低消費電力化される。

［実施の形態３の変形例１］
図１０は、実施の形態３の変形例１に従うソースフォロワ回路１０５の構成を示す回路図である。

図１０を参照して、実施の形態３の変形例１に従うソースフォロワ回路１０５は、図８に示した実施の形態３に従うソースフォロワ回路１０２と比較して、電圧設定回路１４１に代えて電圧設定回路１４２を備える点で異なる。トランジスタＴ１，Ｔ２、電流源１２０およびオフセット補償回路１３０の配置および構成については、図８に示したソースフォロワ回路１０２と同様であるので詳細な説明は繰返さない。

電圧設定回路１４２は、図８に示した電圧設定回路１４１と比較して、ノードＮ３およびＮ１２の間に、ダイオード接続されたトランジスタＴ１１をさらに含む点で異なる。トランジスタＴ１１は、たとえばｎ型ＴＦＴで形成され、ノードＮ３およびＮ１２の間に電気的に接続される。トランジスタＴ１１のゲートは、ノードＮ１２と接続されている。

なお、実施の形態３の変形例１に従う構成においては、電源ノード１１４が供給する所定電圧ＶＨ♯は、下記（７）式を満足するように設定する必要がある。

ＶＨ♯≧ＶＩｍａｘ＋２・Ｖｔｎ…（７）
トランジスタＴ１１をさらに設けることにより、図９における時刻ｔ３〜ｔ４間でのノードＮ４の電圧ＶＮ４、すなわちトランジスタＴ２のゲート電圧をＶＮ４＝ＶＩＨ＋２・Ｖｔｎに設定できる。これにより、ｎ型ＴＦＴであるトランジスタＴ１，Ｔ２，Ｔ１０，Ｔ１１間にしきい値電圧の製造ばらつきが存在しても、より確実にトランジスタＴ１を飽和領域で動作させることができる。

すなわち、実施の形態３の変形例１に従うソースフォロワ回路１０５では、実施の形態３に従うソースフォロア回路１０２での効果に加えて、トランジスタＴ１の飽和領域での動作についてマージン電圧がＶｔｎ得られたことになる。

また、一般にｐ型トランジスタとｎ型トランジスタのしきい値電圧の絶対値はほぼ等しく設計されるので、トランジスタＴ１１は、ダイオード接続されたｐ型トランジスタで構成してもよい。この場合には、トランジスタＴ２が飽和領域で動作するためのマージン電圧は｜Ｖｔｐ｜となる。

［実施の形態３の変形例２］
図１１は、実施の形態３の変形例２に従うソースフォロワ回路１０６の構成を示す回路図である。

図１１を参照して、実施の形態３の変形例２に従うソースフォロワ回路１０６は、図８に示した実施の形態３に従うソースフォロワ回路１０２と比較して、電圧発生回路１４１に代えて電圧発生回路１４３を備える点で異なる。トランジスタＴ１，Ｔ２、電流源１２０およびオフセット補償回路１３０の配置および構成については、図８に示したソースフォロワ回路１０２と同様であるので詳細な説明は繰返さない。

電圧設定回路１４３は、電圧設定回路１４１と比較して、ノードＮ３およびトランジスタＴ１０の間に電気的に接続されたトランジスタＴ１２をさらに含む点と、スイッチ素子Ｓ５が、入力ノードＮ１およびノードＮ３の間ではなく、ノードＮ３および接地ノードの間に設けられる点とが異なる。トランジスタＴ１２は、ｐ型ＴＦＴで構成され、そのゲートは入力ノードＮ１と接続される。

なお、実施の形態３の変形例１に従う構成においては、電源ノード１１４が供給する所定電圧ＶＨ♯は、下記（８）式を満足するように設定する必要がある。

ＶＨ♯≧ＶＩｍａｘ＋Ｖｔｎ＋｜Ｖｔｐ｜…（８）
なお、トランジスタＴ１０と接地ノードとの間に直列に接続される限り、スイッチ素子Ｓ５およびトランジスタＴ１２の接続位置を入れ替えることも可能である。

実施の形態３の変形例２に従うソースフォロワ回路１０６では、スイッチ素子Ｓ１，Ｓ５のオン期間の前に設定されるスイッチ素子Ｓ４のオン期間において、ノードＮ４は電圧ＶＨ♯に充電される。この状態から、入力電圧ＶＩが表示電圧ＶＩＨに設定され、スイッチ素子Ｓ５がオンされることにより、表示電圧ＶＩＨに応じた電流が、トランジスタＴ１０，Ｔ１２およびスイッチ素子Ｓ５を通じて、ノードＮ４から接地ノードへ流される。

この結果、ノードＮ１２の電圧はＶＩＨ＋｜Ｖｔｐ｜となり、ノードＮ４の電圧はＶＩＨ＋｜Ｖｔｐ｜＋Ｖｔｎとなる。これにより、ノードＮ０の電圧ＶＮ０＝ＶＩＨ＋｜Ｖｔｐ｜となる。すなわち、トランジスタＴ１の飽和領域での動作に対し、｜Ｖｔｐ｜分のマージンを持たせることができる。

したがって、実施の形態３の変形例２に従うソースフォロワ回路１０６についても、トランジスタＴ１を確実に飽和領域で動作させて、出力電圧ＶＯを入力電圧ＶＩに応じて正確に生成できる。さらに、図１１に示したソースフォロワ回路１０６においては、スイッチ素子Ｓ５のオン期間に入力ノードＮ１へ電流が流れ込まないので、入力ノードＮ１に印加される入力電圧ＶＩの負荷が軽くなる。

この結果、入力電圧ＶＩを発生する回路（図１におけるデコード回路７０）の出力インピーダンスを低くする必要がなくなるので、実施の形態３の変形例１に従うソースフォロア回路１０５での効果に加えて、当該回路の簡易化が容易となり装置の小型化に寄与できる。

［実施の形態４］
実施の形態１から実施の形態３およびその変形例においては、ソースフォロワ動作のためのトランジスタＴ１，Ｔ２として、ｎ型電界効果トランジスタを用いたプッシュ型のソースフォロワ回路の例を示した。実施の形態４では、ｐ型電界効果トランジスタ（ポリシリコンＴＦＴ）を用いたプル型のソースフォロワ回路の構成例を示す。

図１２には、実施の形態４の第１の構成例に従うソースフォロワ回路１００♯の構成が示される。図１２に示されるソースフォロワ回路１００♯は、図３に示された実施の形態１に従うソースフォロワ回路１００に対応するものであり、各トランジスタの導電型および電圧の極性が反対に設定されている。

すなわち、ソースフォロワ回路１００♯においては、電流源１２０は、高電圧ＶＨを供給する電源ノード１１０から出力ノードＮ２へ向かう方向に一定電流Ｉｃを供給するように設けられる。また、ｎ型のトランジスタＴ１およびＴ２に代えて、ｐ型のトランジスタＴ１♯およびＴ２♯が配置される。トランジスタＴ１♯は、出力ノードＮ２およびノードＮ０の間に接続され、トランジスタＴ２♯はノードＮ０および低電圧を供給する電源ノード１１２の間に接続される。

トランジスタＴ２♯のゲートは電圧設定回路１４０のノードＮ４と接続され、トランジスタＴ１♯のゲートはオフセット補償回路１３０のノードＮ５と接続される。

また、ソースフォロワ回路１００♯においては、電源ノード１１４に入力される所定電圧Ｖｐ♯は、下記（９）式を満足するように設定する必要がある。ＶＩｍｉｎ＝ＧＮＤとする本実施の形態では、所定電圧Ｖｐ♯は、−｜Ｖｔｐ｜より低い負電圧に設定される必要がある。

Ｖｐ♯≦ＶＩｍｉｎ−｜Ｖｔｐ｜…（９）
このような構成とすることにより、ｐ型トランジスタによってソースフォロア動作を行なっても、実施の形態１に従うソースフォロア回路１０２と同様に、トランジスタＴ１♯のしきい値電圧ばらつきの影響をオフセット電圧として除去して、出力電圧ＶＯを入力電圧ＶＩに応じて正確に設定することができる。

図１３は、実施の形態４の第２の構成例に従うソースフォロワ回路１０２♯の構成を示す回路図である。ソースフォロワ回路１０２♯は、図４に示したソースフォロワ回路１０２に対応し、同様の機能をプル型の回路構成によって実現するものである。

図１３を参照して、ソースフォロワ回路１０２♯は、図１２に示したソースフォロワ回路１００♯と比較して、電圧設定回路１４０に代えて電圧設定回路１４１♯を備える。

電圧設定回路１４１♯は、図８に示した電圧設定回路１４１と比較して、ｎ型のトランジスタＴ１０に代えて、ｐ型のトランジスタＴ１０♯を有する。

また、ソースフォロワ回路１０２♯においては、電源ノード１１４が供給する所定電圧ＶＬ♯は、下記（１０）式を満足するように設定する必要がある。ＶＩｍｉｎ＝ＧＮＤとする本実施の形態では、所定電圧ＶＬ♯は、−｜Ｖｔｐ｜より低い負電圧に設定される必要がある。

ＶＬ♯≦ＶＩｍｉｎ−｜Ｖｔｐ｜…（１０）
トランジスタＴ１０♯は、ノードＮ３およびＮ４の間に電気的に接続され、そのゲートはノードＮ４と接続されている。すなわち、トランジスタＴ１０♯は、ノードＮ３からノードＮ４へ向かう方向を順方向としてダイオード接続される。

このような構成のソースフォロワ回路１０２♯としても、ソースフォロワ回路１０２と同様の動作を実現できる。

図１４は、実施の形態４の第３の構成例に従うソースフォロワ回路１０５♯の構成を示す回路図である。ソースフォロワ回路１０５♯は、図１０に示したソースフォロワ回路１０５に対応し、同様の機能をプル型の回路構成によって実現するものである。

図１４を参照して、ソースフォロワ回路１０５♯は、図１２に示したソースフォロワ回路１００♯と比較して、電圧設定回路１４０に代えて電圧設定回路１４２♯を備える。

電圧設定回路１４２♯は、図１０に示した電圧設定回路１４２と比較して、ｎ型のトランジスタＴ１０およびＴ１１に代えて、ｐ型のトランジスタＴ１０♯およびＴ１１♯を有する。また、スイッチ素子Ｓ４は、電源ノード１１８とノードＮ４の間に設けられている。

トランジスタＴ１０♯のゲートはノードＮ４と接続され、トランジスタＴ１１♯のゲートはノードＮ１２と接続されている。これにより、トランジスタＴ１０♯およびＴ１１♯は、入力ノードＮ１からノードＮ４に充電経路を形成するようにダイオード接続されている。

なお、ソースフォロワ回路１０５♯では、電源ノード１１４が供給する所定電圧ＶＬ♯は、所定電圧ＶＬ♯は、下記（１１）式を満足するように設定する必要がある。すなわち、本実施の形態では、所定電圧ＶＬ♯は−２・｜Ｖｔｐ｜よりも低い負電圧に設定される必要がある。

ＶＬ♯≦ＶＩｍｉｎ−２・｜Ｖｔｐ｜…（１１）
このような構成のソースフォロワ回路１０５♯としても、ソースフォロワ回路１０５と同様の動作を実現できる。

図１５は、実施の形態４の第４の構成例に従うソースフォロワ回路１０６♯の構成を示す回路図である。ソースフォロワ回路１０６♯は、図１１に示したソースフォロワ回路１０６に対応し、同様の機能をプル型の回路構成によって実現するものである。

図１５を参照して、ソースフォロワ回路１０６♯は、図１２に示したソースフォロワ回路１００♯と比較して、電圧設定回路１４０に代えて電圧設定回路１４３♯を備える。

電圧設定回路１４３♯は、図１１に示した電圧設定回路１４３と比較して、ｎ型のトランジスタＴ１０に代えてｐ型のトランジスタＴ１０♯を有する点と、ｐ型のトランジスタＴ１２に代えてｎ型のトランジスタＴ１２♯を有する点とで異なる。

さらに、スイッチ素子Ｓ４によってノードＮ４と接続される電源ノード１１４は、下記（１２）式を満足するような所定電圧ＶＬ♯を供給する。すなわち、本実施の形態では、所定電圧ＶＬ♯は−Ｖｔｎ−｜Ｖｔｐ｜よりも低い負電圧に設定される必要がある。

ＶＬ♯≦ＶＩｍｉｎ−Ｖｔｎ−｜Ｖｔｐ｜…（１２）
また、スイッチ素子Ｓ５は、電源ノード（電源電圧ＶＤＤ）とトランジスタＴ１２♯との間に接続される。トランジスタＴ１２♯のゲートは入力ノードＮ１と接続されている。なお、ソースフォロワ回路１０６♯においても、電源ノード（電源電圧ＶＤＤ）およびトランジスタＴ１０♯の間に直列に接続される限り、スイッチ素子Ｓ５およびトランジスタＴ１２♯の配置を入れ替えることが可能である。

このような構成のソースフォロワ回路１０６♯としても、ソースフォロワ回路１０６と同様の動作を実現できる。

［実施の形態５］
図１６は、本発明の実施の形態５に従うソースフォロワ回路３００の構成を示す回路図である。

図１６を参照して、実施の形態５に従うソースフォロワ回路３００は、図３に示した実施の形態１に従うソースフォロワ回路１００と比較して、オフセット補償回路１３０に代えてオフセット補償回路１３１を備える点で異なる。トランジスタＴ１，Ｔ２、電流源１２０および電圧発生回路１４０の配置および構成については、図１に示したソースフォロワ回路１００と同様であるので詳細な説明は繰返さない。

オフセット補償回路１３１は、図３に示したオフセット補償回路１３０と比較して、スイッチ素子Ｓ１が、入力ノードＮ１およびノードＮ５の間ではなく、一定電圧ＶＲを供給する電源ノード１１９とノードＮ５との間に接続される点で異なる。一定電圧ＶＲは、トランジスタＴ１が飽和領域で動作可能な電圧に設定される。

実施の形態５に従うソースフォロワ回路３００において、オフセット補償回路１３１におけるスイッチ素子Ｓ１〜Ｓ３のオン・オフを始めとする、その他の構成および動作は、実施の形態１に従うソースフォロワ回路１００と同様であるので詳細な説明は繰り返さない。

このような構成としても、図１に示したソースフォロワ回路１００と同様に、トランジスタＴ１を飽和領域で動作させて、オフセットキャンセル動作により出力電圧ＶＯを正確に設定できる。

特に、実施の形態５に従うソースフォロワ回路３００では、入力電圧ＶＩによって、オフセット補償回路１３０内のキャパシタＣ１およびトランジスタＴ１のゲート容量を、オフセット動作開始時に充電する必要がなくなる。したがって、入力電圧ＶＩを駆動する回路（液晶表示装置１０ではデコード回路７０）の負荷が軽減され、高速動作が可能となる。

なお、詳細は図示しないが、実施の形態３および４およびそれらの変形例に従うソースフォロワ回路においても、スイッチ素子Ｓ１を、電源ノード１１９およびノードＮ５（トランジスタＴ１のゲート）の間に接続する構成として、同様に高速動作化を図ることが可能である。

また、本発明の実施の形態では、表示装置において、出力バッファとしてのソースフォロア回路を画素部分と一体的に形成することを考慮して、ソースフォロア回路を構成するｎ型およびｐ型の電界効果トランジスタとしてポリシリコンＴＦＴが適用される例を示した。しかしながら、本願発明の適用はこのような場合に限定されるものではなく、任意の種類の電界効果トランジスタを用いて、本願発明に従うソースフォロア回路および当該ソースフォロア回路を出力バッファとして備える表示装置を構成することが可能である。

なお、上記では本発明に従うソースフォロア回路を表示装置の出力バッファとして用いる構成例を説明したが、本発明に従うソースフォロア回路は、任意の用途に用いることが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従う表示装置の代表例として示される液晶表示装置１０の全体構成を示すブロック図である。 図１に示された画素の他の構成例を示す回路図である。 本発明の実施の形態１に従うソースフォロワ回路の構成を示す回路図である。 図２に示したソースフォロワ回路の動作を説明する動作波形図である。 所定電圧Ｖｐを発生する実施の形態２に従う電圧発生回路の構成を示す回路図である。 実施の形態２の変形例に従う電圧発生回路の構成例を示す回路図である。 実施の形態２の変形例に従う電圧発生回路の他の構成例を示す回路図である。 実施の形態３に従うソースフォロワ回路の構成を示す回路図である。 図８に示したソースフォロワ回路の動作を説明する動作波形図である。 実施の形態３の変形例１に従うソースフォロワ回路の構成を示す回路図である。 実施の形態３の変形例２に従うソースフォロワ回路の構成を示す回路図である。 実施の形態４に従うソースフォロワ回路の第１の構成例を示す回路図である。 実施の形態４に従うソースフォロワ回路の第２の構成例を示す回路図である。 実施の形態４に従うソースフォロワ回路の第３の構成例を示す回路図である。 実施の形態４に従うソースフォロワ回路の第４の構成例を示す回路図である。 実施の形態５に従うソースフォロワ回路の構成を示す回路図である。

符号の説明

１０ 液晶表示装置、２０ 画素アレイ部、２５ 画素（液晶素子）、２５ 画素（ＥＬ素子）、２６ 画素スイッチ素子、２８ 液晶表示素子、２８♯ ＥＬ表示素子、３０ ゲート線駆動回路、４０ データ線駆動回路、６０ 階調電圧生成回路、７０ デコード回路、８０ 出力バッファ回路、１００，１０２，１０５，１０６，１００♯，１０２♯，１０５♯，１０６♯，３００ ソースフォロア回路、１１０，１１２，１１３，１１４，１１６，１１８，１１９ 電源ノード、１２０ 電流源、１３０ オフセット補償回路、１４０，１４１，１４２，１４３，１４１♯，１４２♯，１４３♯ 電圧設定回路、２００，２０２，２０４ 電圧発生回路，Ｃ１〜Ｃ３ キャパシタ，ＤＬ，ＤＬ１，ＤＬ２ データ線，ＧＬ，ＧＬ１ ゲート線，Ｎ１ 入力ノード（ソースフォロア回路），Ｎ２ 出力ノード（ソースフォロア回路）
Ｓ１〜Ｓ６ スイッチ素子，ＳＩＧ 表示信号，Ｔ１〜Ｔ１１，Ｔ１２♯ ｎ型トランジスタ（ｎ型ＴＦＴ），Ｔ１♯，Ｔ２♯，Ｔ６♯，Ｔ８♯，Ｔ１０♯，Ｔ１１♯，Ｔ１２ ｐ型トランジスタ（ｐ型ＴＦＴ）、ＶＩ 入力電圧、ＶＩＨ，ＶＩＬ 表示電圧（入力電圧）、ＶＯ 出力電圧、Ｖｏｓ オフセット電圧、Ｖｔｎ，Ｖｔｐ しきい値電圧。

Claims (15)

1. 入力電圧に応じた出力電圧を出力するソースフォロア回路であって、
   前記入力電圧を入力する入力ノードと、
   前記出力電圧を出力する出力ノードと、
   第１および第２の電圧をそれぞれ供給する第１および第２の電源ノードと、
   前記第１の電源ノードおよび前記出力ノードの間に接続された電流源と、
   前記出力ノードと第１のノードとの間に電気的に接続された第１の電界効果トランジスタと、
   前記第１のノードと前記第２の電源ノードとの間に電気的に接続された第２の電界効果トランジスタと、
   前記第１の電界効果トランジスタのしきい値電圧が前記出力電圧に及ぼす影響をキャンセルするように、前記第１の電界効果トランジスタのゲート電圧を設定するオフセット補償回路と、
   前記第１の電界効果トランジスタのゲート電圧とは独立に、前記第２の電界効果トランジスタのゲート電圧を設定する電圧設定回路とを備え、
   前記オフセット補償回路は、その一端が前記第１の電界効果トランジスタのゲートと接続される第１のキャパシタを含み、
   前記第１のキャパシタの他端は、準備期間においては前記第１の電界効果トランジスタのソースと接続される一方で、前記準備期間よりも後の出力期間においては前記入力電圧が印加された状態の前記入力ノードと接続され、
   前記電圧設定回路は、前記準備期間および前記出力期間のそれぞれにおいて前記第１の電界効果トランジスタが飽和領域で動作可能となるように、前記第２の電界効果トランジスタのゲート電圧を前記入力電圧に応じて設定する、ソースフォロア回路。
2. 前記オフセット補償回路は、
   前記入力ノードおよび前記第１の電界効果トランジスタのゲート間に接続される第１のスイッチ素子と、
   前記第１のキャパシタの他端と前記出力ノードの間に接続される第２のスイッチ素子と、
   前記第１のキャパシタの他端と前記入力ノードの間に接続される第３のスイッチ素子とをさらに含み、
   前記準備期間において、前記第１および第２のスイッチ素子がオンする一方で、前記第３のスイッチ素子はオフし、
   前記出力期間において、前記第３のスイッチ素子がオンする一方で、前記第１および第２のスイッチ素子はオフする、請求項１記載のソースフォロア回路。
3. 前記オフセット補償回路は、
   前記第１の電界効果トランジスタを飽和領域で動作させることが可能な所定電圧を供給するノードと前記第１の電界効果トランジスタのゲートとの間に接続される第１のスイッチ素子と、
   前記第１のキャパシタの他端と前記出力ノードの間に接続される第２のスイッチ素子と、
   前記第１のキャパシタの他端と前記入力ノードの間に接続される第３のスイッチ素子とをさらに含み、
   前記準備期間において、前記第１および第２のスイッチ素子がオンする一方で、前記第３のスイッチ素子はオフし、
   前記出力期間において、前記第３のスイッチ素子がオンする一方で、前記第１および第２のスイッチ素子はオフする、請求項１記載のソースフォロア回路。
4. 前記電圧設定回路は、
   所定電圧を供給する第３の電源ノードを前記第２の電界効果トランジスタのゲートと接続するための第１のスイッチ素子と、
   その一端が前記第２の電界効果トランジスタのゲートと接続された第２のキャパシタと、
   前記入力電圧の下限値より低い電圧を供給する第４の電源ノードを前記第２のキャパシタの他端と接続するための第２のスイッチ素子と、
   前記第２のキャパシタの他端を前記入力電圧が印加された状態の前記入力ノードと接続するための第３のスイッチ素子とを含み、
   前記第１および第２のスイッチ素子は、前記準備期間に先立って所定期間オンされ、
   前記第３のスイッチ素子は、前記第１および第２のスイッチ素子と相補的にオンする、請求項１記載のソースフォロア回路。
5. 前記第３の電源ノードは、前記第１および第２の電界効果トランジスタのしきい値電圧に相当する電圧を供給する、請求項４記載のソースフォロア回路。
6. 前記第３の電源ノードは、前記第１および第２の電界効果トランジスタのしきい値電圧の２倍の電圧に相当する電圧を供給する、請求項４記載のソースフォロア回路。
7. 前記第３の電源ノードは、前記第１および第２の電界効果トランジスタのしきい値電圧に相当する電圧に、所定のマージン電圧を加えた電圧を供給する、請求項４記載のソースフォロア回路。
8. 前記電圧設定回路は、
   第３の電源ノードと前記第２の電界効果トランジスタのゲートとの間に設けられた第１のスイッチ素子と、
   第２のノードと前記入力ノードとの間に設けられた第２のスイッチ素子と、
   前記第２の電界効果トランジスタのゲートと前記第２のノードとの間に電気的に接続される第３の電界効果トランジスタとを含み、
   前記第２および第３の電界効果トランジスタのゲート同士は接続され、
   前記第３の電源ノードは、前記第１および第２の電界効果トランジスタを飽和領域で動作させるための所定電圧を供給し、
   前記第１のスイッチ素子は、前記準備期間に先立って所定期間オンされ、
   前記第２のスイッチ素子は、前記第１のスイッチ素子と相補的にオンする、請求項１記載のソースフォロア回路。
9. 前記電圧設定回路は、
   前記第３の電界効果トランジスタと前記第２のノードとの間に電気的に接続される第４の電界効果トランジスタをさらに含み、
   前記第４の電界効果トランジスタのゲートおよびドレインは互いに接続される、請求項６記載のソースフォロア回路。
10. 前記電圧設定回路は、
    所定電圧を供給する第３の電源ノードと前記第２の電界効果トランジスタのゲートとの間に設けられた第１のスイッチ素子と、
    前記第２の電界効果トランジスタのゲートと第２のノードとの間に電気的に接続される第３の電界効果トランジスタと、
    前記第３の電源ノードとは異なる電圧を供給する第４の電源ノードと前記第２のノードとの間に直列に接続される、第４の電界効果トランジスタおよび第２のスイッチ素子とを含み、
    前記第２および第３の電界効果トランジスタのゲート同士は接続され、
    前記第４の電界効果トランジスタは、前記第３の電界効果トランジスタと反対導電型であり、かつ、そのゲートは前記入力ノードと接続され、
    前記第３の電源ノードは、前記第１および第２の電界効果トランジスタを飽和領域で動作させるための所定電圧を供給し、
    前記第１のスイッチ素子は、前記準備期間に先立って所定期間オンされ、
    前記第２のスイッチ素子は、前記第１のスイッチ素子と相補的にオンする、請求項１記載のソースフォロア回路。
11. 前記第１および第２の電界効果トランジスタはｎ型の薄膜トランジスタである、請求項１記載のソースフォロア回路。
12. 前記第１および第２の電界効果トランジスタはｐ型の薄膜トランジスタである、請求項１記載のソースフォロア回路。
13. 行列状に配置され、各々が書込まれた表示電圧に応じた輝度を発する複数の画素と、
    前記画素の行ごとに設けられ、それぞれが周期的に選択される複数のゲート線と、
    前記画素の列ごとに設けられる複数のデータ線と、
    前記複数の画素のそれぞれでの表示輝度を示す表示信号に応じて前記表示電圧を順次生成して、前記複数のデータ線へ出力するデータ線駆動回路とを備え、
    前記データ線駆動回路は、
    前記表示信号のデコード結果に応じた階調電圧を生成するデコード回路と、
    前記複数のデータ線ごとに出力バッファとして設けられる、請求項１から１２のいずれか１項に記載のソースフォロア回路とを含み
    前記ソースフォロア回路の前記入力ノードは、前記デコード回路からの前記階調電圧を前記入力電圧として受け、かつ、前記ソースフォロア回路の前記出力ノードは、前記複数のデータ線のうちの対応する１本と接続されて、前記出力電圧として前記表示電圧を出力し、
    前記複数の画素は、前記複数のゲート線のうちの対応する１本が選択されたときに、前記複数のデータ線のうちの対応する１本と電気的に接続されて、前記表示電圧を書込まれる、表示装置。
14. 前記複数の画素の各々は、
    前記複数のゲート線のうちの対応する１本が選択されたときにオンして、前記表示電圧を前記複数のデータ線のうちの対応する１本から内部ノードへ伝達する画素スイッチ素子と、
    前記内部ノードの電圧に応じた輝度を発する液晶素子と、
    前記内部ノードの電圧を保持するためのキャパシタとを有する、請求項１３記載の表示装置。
15. 前記複数の画素の各々は、
    通過電流に応じた輝度を発する電流駆動型発光素子と、
    前記複数のゲート線のうちの対応する１本が選択されたときにオンして、前記表示電圧を前記複数のデータ線のうちの対応する１本から内部ノードへ伝達する画素スイッチ素子と、
    前記内部ノードの電圧を保持するためのキャパシタと、
    前記内部ノードの電圧に応じた電流を前記電流駆動型発光素子へ供給する電流駆動素子とを有する、請求項１３記載の表示装置。

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