JP2006011402A - 有機el駆動回路および有機el表示装置 - Google Patents
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Abstract
有機EL駆動回路におけるリセット回路の消費電力を低減することで有機EL回路の消費電力の低減を図り、かつ、短時間に有機EL素子あるいはピクセル回路のコンデンサ等をリセットすることができる有機EL駆動回路を提供することにある。
【解決手段】
この発明は、定電圧リセットのための所定の定電圧を発生する増幅回路を設けて、動作電流切換回路がこの増幅回路の動作電流を表示期間には、アイドリング状態の電流値にしておき、リセット期間にはリセット動作をするときに必要とされる電流値(定常動作の状態の電流値)に切換えるようにする。これにより、増幅回路は、アイドリング状態から定常動作の状態に入る立ち上がり時間が短くて済み、リセット期間の初期において早期に定電圧リセットのための定電圧を発生することができる。
【選択図】 図1
Description
一方、液晶表示装置では、デジタル信号をアナログ信号に変換するD/Aを設けてこのD/Aでデータ線を駆動する駆動回路が知られている。これをアクディブマトリックス型有機EL表示パネルにおけるピクセル回路に適用し、表示パネルに内蔵しようとした場合には小型化し難いという問題があって、この点が特開2000−276108号公報に記載されている。
電流シンク型は、ピクセル回路のコンデンサをリセットする電圧が電源電圧+Vccあるいはその近傍になる関係からD/Aを比較的高い耐圧の素子で構成することが必要になる。そのため、各素子の占有面積が大きくなり、有機EL表示パネルの端子ピン対応あるいはカラムピン対応に設けられるD/A全体の、ICにおける占有面積が増加する問題がある。
このようなリセット回路をリセット期間に動作させようとすると、リセット動作に入るまでに時間がかかり、リセット期間全体が延びる問題がある。この問題を回避するために、リセット回路は、リセット期間以外の表示期間の間も動作状態に設定される。その結果、同時にリセットしなければならないピクセル回路のコンデンサや有機EL素子の数が増加すればするほどリセット回路の消費電力が大きくなる欠点がある。
この発明の目的は、このような従来技術の問題点を解決するものであって、有機EL駆動回路におけるリセット回路の消費電力を低減することで有機EL回路の消費電力の低減を図り、かつ、短時間に有機EL素子あるいはピクセル回路のコンデンサ等をリセットすることができる有機EL駆動回路あるいは有機EL表示装置を提供することにある。
前記定電圧リセットのための所定の定電圧を発生する増幅回路と、
前記増幅回路の出力端子と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか1つの信号を受けてON/OFFするリセットスイッチと、
前記いずれか1つの信号を受けて前記表示期間に前記増幅回路の動作電流をアイドリング状態の電流値にし、前記リセット期間、あるいは前記リセットパルスおよび前記その他のパルスのいずれかが発生している期間に前記動作電流を、リセット動作をするときに必要とされる電流値にする動作電流切換回路とを備えるものである。
その結果、この発明は、水平1ライン分の定電圧リセットあるいは水平表示1ラインを複数のカラムドライバが受け持つときには、自己(各カラムドライバ)が受け持つ端子ピン数(カラー表示の場合にはR,G,Bごとの端子ピン数)の多数の有機EL素子あるいは多数のピクセル回路のコンデンサ等に対する定電圧リセットを同時にかつ高速に行うことができる。表示期間には、増幅回路にアイドリング状態の電流しか流れないので、リセット回路の消費電力を抑えることができ、有機EL回路の消費電力を低減させることができる。
図1において、10は、アクディブマトリックス型有機ELパネルであって、1は、1個のドライバICとしてIC化された有機EL駆動回路であって、有機ELパネルのデータ線対応に設けられた電流駆動回路1a,…,1i,…,1nを有している。2は、D/A11を構成するトランジスタセル回路である。
3は、有機ELパネル10にマトリックス状に設けられたピクセル回路(表示セル)、4は、ピクセル回路3に設けられた有機EL素子(OEL素子)であり、5は、書込制御回路、6a,…,6i,…,6nは、それぞれ電流駆動回路1a,…,1i,…,1nの出力端子、7は、ロー側走査回路、そして7aは、ロー側走査回路7のスイッチ回路である。8は、表示データを記憶する表示データレジスタであり、電流駆動回路1a,…,1i,…,1nに対応してそれぞれ設けられている。9は、電圧データレジスタである。
また、20は、有機EL駆動回路1のIC外部に設けられたコントロール回路、21は、有機EL駆動回路2のIC外部に同様に設けられたMPUである。
有機EL駆動回路1のICに内蔵された電流駆動回路1a,…,1i,…,1nは、同一の回路構成であって、各電流駆動回路1i(i=1〜n)は、それぞれD/A11、基準駆動電流Irを発生する定電流源12、そしてリセットスイッチ13とを有している。有機EL駆動回路1のICにおいて、リセット電圧発生回路14は、電流駆動回路1a,…,1i,…,1nに共通の回路として1個設けられている。
なお、ここでの定電圧リセット回路は、リセット電圧発生回路14と各リセットスイッチ13とコントロール回路20から出力されるプリチャージパルスPRとにより構成される。各電流駆動回路1a,…,1i,…,1nのリセットスイッチ13は、それぞれ高耐圧のアナログスイッチで構成されている。これにより、D/A11を構成する各トランジスタは、耐圧の低いトランジスタにすることができる。
なお、以下では、電流駆動回路1aについて説明し、これ以外の電流駆動回路についての説明は同様であるので割愛する。
各トランジスタセル回路TNa〜TNnは、ドレイン端子Dとゲート端子G1,G2、入力端子Din、そしてソース端子Sとを有する3個のNチャネルトランジスタが電源ラインとグランドラインとの間で縦方向に直列に接続されたトランジスタセル回路2によりそれぞれ構成されている。なお、トランジスタセル回路2の3個のうち、グランドGND側のトランジスタは、図示するように、スイッチ回路になっている。
それぞれのトランジスタセル回路2のソース端子Sは、共通にグランドGNDに接続されている。トランジスタセル回路TNaの入力端子Dinは、バイアスラインVaに接続されてON状態にされている。各トランジスタセル回路TNb〜TNnの各入力端子Dinは、各電流駆動回路1a,…,1i,…,1nに対応して設けられた各表示データレジスタ8からそれぞれのD/A11が表示データD0〜Dn-1をそれぞれに受ける。各トランジスタセル回路TNb〜TNnのスイッチ回路SWは、それぞれ表示データD0〜Dn-1に応じてON/OFFされる。表示データD0〜Dn-1は、コントロール回路20のラッチパルスLPに応じてMPU21から各表示データレジスタ8にそれぞれセットされる。
定電流源12は、バイアスラインVbに接続され、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、有機EL駆動回路(カラムドライバ)1の出力端子6a,…,6i,…,6n対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を生成する。これにより、有機ELパネルのカラムピン(出力端子ピン)対応に基準電流あるいは基準駆動電流を分配する。
リセット電圧発生回路14は、図2(a)に示すリセットコントロールパルスRSの表示期間Dにはアイドリング状態にあって、リセット期間RTにはこのアイドリング状態から動作状態に復帰し、定電圧リセットのための電圧VRSを発生する。これにより、リセット電圧発生回路14は、有機EL駆動回路(カラムドライバ)1の6a,…,6i,…,6n(あるいは水平1ライン分)のコンデンサを同時に定電圧リセットする。そして、リセット期間RTが終了して次の表示期間Dに入ったときには、また、アイドリング状態に戻る。なお、ここでのリセットコントロールパルスRS号は、水平1ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号に相当するもので、タイミングコントロール信号そのものが用いられてもよい。パッシブマトリックス型ではタイミングコントロール信号がリセットコントロールパルスRSとなるので、ここではこれを含めてタイミングコントロール信号ではなく、リセットコントロールパルスRSで説明する。
このリセット電圧発生回路14は、増幅回路としてのオペアンプ(OP)141と、OP141の動作電流を切換える動作電流切換回路142、D/A変換回路(D/A)143、そして定電流源144とで構成されている。
D/A143は、ラッチパルスLPに応じてデータレジスタ9にMPU21から設定されたデータを受けて、それをD/A変換して(+)入力に加える出力電圧を発生する。その結果、OP1aがリセットに必要な出力電圧VRSを発生するので、ここので出力電圧VRSは、プログラマブルに調整できる。なお、MPU21は、電源投入時にデータレジスタ9にリセットのためのデータを設定する。このデータは、MPU21の内部の不揮発性メモリに記憶されている。また、リセットコントロールパルスRSのリセット期間RT(図2(a))に入ると、定電圧リセットの対象となるOEL素子の陰極側は、ロー側の走査線の走査に応じてグランドGNDに接続される。
なお、アクディブマトリックス型の有機ELパネルの駆動では、プリチャージパルスPRは、図2(c)に示すように、リセットコントロールパルスRSと同時に立ち上がり、これより少し短い期間発生するリセット本来のリセットパルスである。そして、リセット期間RTにおいては、ピクセル回路3のコンデンサCに駆動電流値を書込むための書込み開始パルス(あるいは書込みパルス)WR(第2図(d)参照)がその後発生して書込み開始パルスWRによる駆動電流値の、コンデンサの電圧値としての書込みが行われ、これの終了時点でリセット期間RTが終了する。
前記した動作電流切換回路142は、カレントミラー回路145とアナログスイッチ146で構成されている。カレントミラー回路145は、Nチャネルの入力側トランジスタTN1と出力側トランジスタTN2、TN3とからなり、OP141の動作電流源となっている。しかも、このカレントミラー回路145は、入力側トランジスタTN1が定電流源144から定電流を受けることにより定電流回路になっている。カレントミラー回路145の各トランジスタのソースは接地され、トランジスタTN1は、ダイオード接続されてそのドレインが定電流源144から電流値iの電流を受けて駆動される。
出力側トランジスタTN2のドレインは、動作電流切換回路142の出力端子147に接続され、出力側トランジスタTN3のドレインは、アナログスイッチ146を介して動作電流切換回路142のOP141の動作電流の電流流出端子147に接続されている。電流流出端子147は、OP141の動作電流(グランド電流)をグランドへと吐き出す端子である。
入力側トランジスタTN1と出力側トランジスタTN2とは、チャネル幅比(ゲート幅比)が1:1であり、入力側トランジスタTN1と出力側トランジスタTN3とは、チャネル幅比(ゲート幅比)が1:Nである。ただし、Nは2以上の整数である。したがって、入力側トランジスタTN1と出力側トランジスタTN3との動作電流比(厳密には動作電流密度比)は1:Nになる。なお、この場合のNは、セルトランジスタをN個パラレルに接続して実現されてもよい。
その結果、アナログスイッチ146がOFFしている表示期間Dには、OP141の動作電流が電流値iとなり、OP141はアイドリング状態となる。そして、アナログスイッチ146がONしているリセット期間RT(そのうち少なくともプリチャージ期間)には、OP141の動作電流が(N+1)×iとなり、アイドリング電流iに対して、(N+1)倍の電流がプリチャージパルスPR“H”の期間の間、定常動作の状態の動作電流値(N+1)×iとして流れる。
これにより表示期間Dの間は、OP141は、アイドリング電流だけの動作となるので、OP141の消費電力が低減され、リセット期間RTになったときには即座に動作状態に入ることができる。
図1において、出力電圧VRSを出力端子6aに伝送するリセットスイッチ13は、アナログスイッチ146と同期して、コントロール回路20からプリチャージパルスPRを受けてこれが“L”から“H”になるとONして、“H”の期間の間(リセットコントロールパルスRSを受けてリセット期間RTの間でも可)、ONになる。プリチャージパルスPRが“H”から“L”になるとOFFし、表示期間DにはOFFになっている。
このように、OP141がアイドリング状態でのロー側走査の水平1ライン分の走査(表示期間D)の終了時点において、アイドリング状態から定常動作の状態に移ってリセット期間RTに入ることにより、高速な立上がり動作を行うことができる。表示期間DにはOP141がアイドリング状態にあることにより、アイドリング電流iだけで済むので、その分、消費電力が低減される。
図2(a)は、コントロール回路20から出力されるリセットコントロールパルスRS(タイミングコントロール信号)であり、図2(b)は、リセットコントロールパルスRSに応じて決定さるOEL素子4の発光期間を示す。そして、図2(c)がコントロール回路20から出力されるプリチャージパルスPR、図2(d)がプリチャージパルスPRによる定電圧リセットが終了した後にコントロール回路20から書込制御回路5へ出力される書込み開始パルスWRである。そして、この書込み開始パルスWRに応じて書込制御回路5が走査線Y1をLOWレベル(以下“L”)にする(後述)。図2(e)は、D/A11の駆動電流(シンク出力電流)である。
その結果、有機EL駆動回路(カラムドライバ)1は、D/Aの変換特性のばらつきが減少してカラムピン(あるいはデータ線端子)相互の出力電流のばらつきが低減される。それにより表示画面の輝度むら、輝度ばらつきが抑えられる。
ところで、各トランジスタセル回路に対応して示す、×1,×2,×4…の数字は、パラレルに接続されたトランジスタセル回路2の数を示している。×1の場合にパラレル接続はない。このセル回路数に応じて出力側トランジスタセル回路TNb〜TNnは、それぞれの出力に桁重みが付けられている。
トランジスタTP1のソースは、トランジスタTP3のゲートに接続され、トランジスタTP2のソースは、トランジスタTP3のドレインに接続されている。書込み開始パルスWRに応じて、これらトランジスタTP1,TP2がONしたときにはトランジスタTP3のゲートとドレインとがダイオード接続されて、D/A11から出力された駆動電流(シンク電流)がトランジスタTP3に流されて駆動電流に対応した電圧値がコンデンサCに高い精度で記憶される。
ロー側走査対象となるOEL素子4の陰極は、リセット期間RTに入ると、ロー側走査回路7のスイッチ回路7aに接続され、このスイッチ回路7aを介してグランドGNDに接続されている。
トランジスタTP1,TP2のゲートは、走査線Y1(書込線)を介して書込制御回路5に接続され、図2(d)の書込み開始パルスWRに応じて書込制御回路5によりそれが走査されて走査線Y1が“L”になることでトランジスタTP1,TP2がONになる。これにより電源ライン+VccからトランジスタTP3、コンデンサC,トランジスタTP1,TP2、データ線X,端子3a、出力端子6aを経てD/A11がシンクする所定の駆動電流が流れ、コンデンサCには駆動電流値に対応する電圧値が書き込まれ、記憶される。そして、走査線Y1がHIGHレベル(以下“H”)になり、トランジスタTP1,TP2がOFFになる。
なお、このときには、走査線Y1は“H”になっていて、トランジスタTP1,TP2はOFFである。
トランジスタTP3,TP4の駆動終了時点で、走査線Y2が“H”になり、トランジスタTP4がOFFし、そのタイミングで走査線Y1が“L”になり、これによりONしたトランジスタTP1,TP2と、プリチャージパルスPRによりONしたリセットスイッチ13によりリセット電圧発生回路14の出力電圧VRSに出力端子140が設定され、出力端子6aを介してトランジスタTPaによりコンデンサCの電圧が出力電圧VRSに定電圧リセットされる。
なお、このとき、プリチャージパルスPRによりONするリセットスイッチ13は、電流駆動回路2a,…,1i,…,1nのそれぞれに対応して設けられ、それぞれが有機ELパネル10の端子ピンに対応している。これにより、リセットされるコンデンサCは、水平1ライン分のコンデンサあるいは水平表示1ラインを複数のカラムドライバが受け持つときには、自己(各カラムドライバ)が受け持つ端子ピン数分のコンデンサになる。各カラムドライバが受け持つ端子ピン数は、R,G,Bのカラー表示の場合にはR,G,Bのそれぞれに対応させてリセット電圧発生回路14を設けてもよい。このような場合にはリセットする端子数は30ピン以上になる。
また、図1には図示していないが、D/A11の入力側トランジスタセル回路TNaのセル1のスイッチ回路SWは、コンデンサCの電圧がリセットされるリセット期間にOFFすることができる。これは、トランジスタセル回路TNaにおけるバイアスラインVaの入力端子DinにリセットコントロールパルスRSの反転信号を加えて“L”にすることで可能である。スイッチ回路SWがOFFすると各トランジスタセル回路TNb〜TNnもOFFする。これによりリセットコントロールパルスRSによりリセットスイッチ13がONしたときにはD/A11の各トランジスタセル回路TNa〜TNnに流れる電流を阻止して消費電流を低減することができる。
実施例では、リセットコントロールパルスRSが“H”になったときにオペアンプがアイドリング状態からの定常動作の状態に移るが、リセットコントロールパルスRSが“L”のときにリセット期間RTに入る場合には、“L”になったときにアイドリング状態からの定常動作の状態に移ることになる。リセットコントロールパルスRSの“H”、“L”は動作タイミングを示す論理信号であって、アイドリング状態からの定常動作の状態に移る切換わる条件ではない。リセット期間RTに入る時点か、それより以前に切換が行われればよい。
さらに、実施例では、所定の増幅率のOPを用いて定電圧リセットのための電圧を発生しているが、OPは、増幅器一般でよく、増幅率1のボルテージフォロア等のアンプが用いられてもよい。
また、実施例では、出力段電流源にD/Aを用いているが、この発明は、カレントミラー回路等の電流源を出力段としてさらに設けてもよい。この場合には、D/Aの出力電流でこの出力段電流源を電流駆動するようにすることができる。このような場合、出力段電流源からの吐き出し電流によりピクセル回路あるいはOEL素子が駆動されることになる。
さらに、実施例では、NチャネルMOSトランジスタを主体とした回路を示しているが、この発明は、PチャネルMOSトランジスタあるいはこれとNチャネルMOSトランジスタとを組み合わせた回路であってもよいことはもちろんである。
実施例では、MOSトランジスタを用いているが、この発明は、MOSトランジスタに換えてバイポーラトランジスタを用いてもよいことはもちろんである。
2…有機EL駆動回路、3…ピクセル回路(表示セル)、
4…有機EL素子(OEL素子)、5…書込制御回路、
6,11b…出力端子、7…ロー側走査回路、
7a…スイッチ回路、8…表示データレジスタ、
9…電圧データレジスタ、
10…アクディブマトリックス型有機ELパネル、
11,143…D/A変換回路(D/A)、
11a…入力端子、12,144…定電流源、
13…リセットスイッチ、14…リセット電圧発生回路、
15…定電圧バイアス回路、20…コントロール回路、
21…MPU、141…OP、
142…動作電流切換回路、
Q1〜Q3…MOSトランジスタ、
Tr1〜Tr7…MOSトランジスタ、
TNa〜TNn-1…MOSトランジスタ。
Claims (14)
- 水平1ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号における前記リセット期間において有機ELパネルの端子ピンを介して有機EL素子あるいはピクセル回路のコンデンサを定電圧リセットする有機EL駆動回路において、
前記定電圧リセットのための所定の定電圧を発生する増幅回路と、
前記増幅回路の出力端子と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか1つの信号を受けてON/OFFするリセットスイッチと、
前記いずれか1つの信号を受けて前記表示期間に前記増幅回路の動作電流をアイドリング状態の電流値にし、前記リセット期間、あるいは前記リセットパルスおよび前記その他のパルスのいずれかが発生している期間に前記動作電流を、リセット動作をするときに必要とされる電流値にする動作電流切換回路とを備える有機EL駆動回路。 - 前記動作電流切換回路は、前記動作電流を流すための定電流回路を有し、前記いずれか1つの信号に応じて前記定電流回路の電流値を前記アイドリング状態の電流値から前記定常動作の状態の電流値にあるいはその逆に切り換える請求項1記載の有機EL駆動回路。
- 前記いずれか1つの信号は、ロウレベル,ハイレベル,ロウレベルと変化し、あるいはその逆にハイレベル、ロウレベル,ハイレベルと変化する信号であり、前記動作電流切換回路は、前記いずれか1つの信号のハイレベルからロウレベルへの変化のタイミングあるいはこの変化の手前のタイミングで前記アイドリング状態の電流値と前記定常動作の状態の電流値とのうちのいずれか一方を選択し、前記いずれか1つの信号のロウレベルからハイレベルへの変化のタイミングあるいはこの変化の手前のタイミングでいずれか他方を選択する請求項2記載の有機EL駆動回路。
- 前記有機ELパネルは、前記端子ピンを多数有し、前記増幅回路は、前記定電流回路の前記電流値によりその動作電流が決定されるオペアンプであって、前記リセットスイッチは、前記多数の前記端子ピンうちの少なくとも複数のそれぞれに対応して設けられ、これらの複数のリセットスイッチが同時にONにされる請求項3記載の有機EL駆動回路。
- 前記リセットスイッチは、前記出力端子と各前記端子ピンとの間にそれぞれ設けられ、前記定電流回路は、前記オペアンプの動作電流源となる複数の出力側トランジスタを有するカレントミラー回路と、前記複数の出力側トランジスタの少なくとも1つに対応して設けられたスイッチ回路とを有し、前記スイッチ回路が前記いずれか1つの信号に応じてON/OFFされることで前記オペアンプの動作電流値が前記アイドリング状態の電流値と前記定常動作の状態の電流値とのいずれかに切換えられる請求項4記載の有機EL駆動回路。
- 前記いずれか1つの信号はプリチャージパルスであり、前記複数の出力側トランジスタの1つは、前記カレントミラー回路の入力側トランジスタに対して1:N(ただしNは1か、それ以上の数)の動作電流比を有し、前記スイッチ回路は、この1つの出力側トランジスタに直列に接続され、前記プリチャージパルスを受けて前記リセットスイッチとともにONにされる請求項5記載の有機EL駆動回路。
- さらに、第1および第2のD/A変換回路を有し、前記第1のD/A変換回路と前記オペアンプと前記動作電流切換回路とによりリセット電圧発生回路が構成され、前記オペアンプは、前記1のD/A変換回路により変換された電圧を入力電圧として受け、前記リセット電圧発生回路は、前記所定の定電圧を前記有機EL素子あるいは前記ピクセル回路のコンデンサをリセットするリセット電圧として発生し、前記第2のD/A変換回路は、前記端子ピンに接続され、表示データを受けてこれをD/A変換して前記有機EL素子あるいは前記ピクセル回路のコンデンサに駆動電流を出力する請求項6記載の有機EL駆動回路。
- 前記いずれか1つの信号はプリチャージパルスであり、前記複数の出力側トランジスタの1つは、前記カレントミラー回路の入力側トランジスタに対して1:1/N(ただしNは1か、それ以上の数)の動作電流比を有し、他の1つは、前記入力側トランジスタに対して1:1の動作電流比を有し、前記スイッチ回路は、この他の1つの出力側トランジスタに直列に接続され、前記プリチャージパルスを受けて前記リセットスイッチとともにONにされる請求項5記載の有機EL駆動回路。
- 前記有機ELパネルは、アクディブマトリックス型であり、前記リセット電圧発生回路は、前記ピクセル回路のコンデンサの電圧をリセットする請求項7記載の有機EL駆動回路。
- 前記有機ELパネルは、パッシブマトリックス型であり、前記リセット電圧発生回路は、前記有機EL素子の端子電圧をリセットする請求項7記載の有機EL駆動回路。
- 水平1ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを切り分ける所定の周波数のタイミングコントロール信号における前記リセット期間において有機ELパネルの端子ピンを介して有機EL素子あるいはピクセル回路のコンデンサを定電圧リセットする有機EL駆動回路を有する有機EL表示装置において、
前記有機EL駆動回路は、前記定電圧リセットのための所定の定電圧を発生する増幅回路と、前記増幅回路の出力端子と前記端子ピンとの間に設けられ前記タイミングコントロール信号、このタイミングコントロール信号と同様なリセットコントロール信号、リセットパルスそしてこれら信号あるいはパルスに同期して前記リセット期間に発生するその他のパルスのうちのいずれか1つの信号を受けてON/OFFするリセットスイッチと、前記いずれか1つの信号を受けて前記表示期間に前記増幅回路の動作電流をアイドリング状態の電流値にし、前記リセット期間、あるいは前記リセットパルスおよび前記その他のパルスのいずれかが発生している期間に前記動作電流を、リセット動作をするときに必要とされる電流値にする動作電流切換回路とを備える有機EL表示装置。 - 前記動作電流切換回路は、前記動作電流を流すための定電流回路を有し、前記いずれか1つの信号に応じて前記定電流回路の電流値を前記アイドリング状態の電流値から前記定常動作の状態の電流値にあるいはその逆に切り換える請求項11記載の有機EL表示装置。
- 前記いずれか1つの信号は、ロウレベル,ハイレベル,ロウレベルと変化し、あるいはその逆にハイレベル、ロウレベル,ハイレベルと変化する信号であり、前記動作電流切換回路は、前記いずれか1つの信号のハイレベルからロウレベルへの変化のタイミングあるいはこの変化の手前のタイミングで前記アイドリング状態の電流値と前記定常動作の状態の電流値とのうちのいずれか一方を選択し、前記いずれか1つの信号のロウレベルからハイレベルへの変化のタイミングあるいはこの変化の手前のタイミングでいずれか他方を選択する請求項12記載の有機EL表示装置。
- 前記有機ELパネルは、前記端子ピンを多数有し、前記増幅回路は、前記定電流回路の前記電流値によりその動作電流が決定されるオペアンプであって、前記リセットスイッチは、前記多数の前記端子ピンうちの少なくとも複数のそれぞれに対応して設けられ、これらの複数のリセットスイッチが同時にONにされる請求項13記載の有機EL表示装置。
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