JP6216129B2 - ゲートドライバ回路及び表示装置 - Google Patents
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Description
とを具備する。第2信号(F)は、Highレベルが基準電位よりも高く第1電位(VGH)よりも低い第3電位(VSP)であり、Lowレベルが前記第2電位(VGL)である信号である。第1駆動部(5)は、ソースが第1電位(VGH)を有するノードに接続され、ドレインが第1ノード(N31)に接続され、ゲートが第2ノード(N32)に接続された第2PMOSトランジスタ(MP31)と、ソースが第1電位(VGH)を有するノードに接続され、ドレインが第2ノード(N32)に接続され、ゲートが第1ノード(N31)に接続された第3PMOSトランジスタ(MP32)と、ゲートに第3信号(A)が供給された第2NMOSトランジスタ(MN33)と、ゲートに第4信号(B)が供給された第3NMOSトランジスタ(MN34)と、ゲートに第3信号(A)と相補の第5信号(/A)が供給された第4NMOSトランジスタ(MN31)と、ゲートに前記第4信号(B)と相補の第6信号(/B)が供給された第5NMOSトランジスタ(MN32)とを備えている。第2NMOSトランジスタ(MN33)及び第3NMOSトランジスタ(MN34)のドレインは第2ノード(N32)に接続され、ソースは、基準電位よりも低く第2電位(VGL)よりも高い第4電位(VSN)を有するノードに接続されている。第4NMOSトランジスタ(MN31)と第5NMOSトランジスタ(MN32)とは、第4電位(VSN)を有する第3ノード(N33)と第1ノード(N31)の間に直列に接続されている。第1信号(E)は、第2ノード(N32)から第1PMOSトランジスタ(MP1)のゲートに供給される。
とを具備する。第2信号(F)は、Highレベルが前記基準電位よりも高く前記第1電位(VGH)よりも低い第3電位(VSP)であり、Lowレベルが前記第2電位(VGL)である信号である。第1駆動部(5)は、基準電位よりも低く前記第2電位(VGL)よりも高い第4電位(VSN)を有するノードにソースが接続され、ドレインが第1ノードに接続され、ゲートが第2ノードに接続された第2NMOSトランジスタ(MN41)と、ソースが第4電位(VSN)を有するノードに接続され、ドレインが前記第2ノードに接続され、ゲートが前記第1ノードに接続された第3NMOSトランジスタ(MN42)と、ゲートに第3信号(A)が供給された第2PMOSトランジスタ(MP43)と、ゲートに第4信号(B)が供給された第3PMOSトランジスタ(MP44)と、ゲートに前記第3信号(A)と相補の第5信号(/A)が供給された第4PMOSトランジスタ(MP41)と、ゲートに前記第4信号(B)と相補の第6信号(/B)が供給された第5PMOSトランジスタ(MP42)とを備えている。第2PMOSトランジスタ(MP43)と第3PMOSトランジスタ(MP44)とは、第1電位(VGH)を有する第3ノード(N43)と第2ノード(N42)の間に直列に接続されている。第4PMOSトランジスタ(MP41)及び第5PMOSトランジスタ(MP42)のソースは、前記第1電位(VGH)を有するノードに接続され、ドレインは第1ノード(N41)に接続されている。第1信号(E)は、第2ノード(N42)から第1PMOSトランジスタ(MP1)のゲートに供給される。
とを備えている。第2PMOSトランジスタ(MP23)及び第3PMOSトランジスタ(MP24)のソースは、第1電位(VGH)を有するノードに接続され、ドレインは第2ノード(N22)に接続される。第4PMOSトランジスタ(MP21)と第5PMOSトランジスタ(MP22)とは、第1電位(VGH)を有する第3ノード(N23)と第1ノード(N22)の間に直列に接続される。第9信号(Ej)は、第2ノード(N22)から第1PMOSトランジスタ(MP1)のゲートに供給される。
とを備えている。第6PMOSトランジスタ(MP23)及び第7PMOSトランジスタ(MP24)のドレインは第5ノード(N22)に接続され、ソースは、前記第3電位(VSP)を有するノードに接続されている。第8PMOSトランジスタ(MP21)と第9PMOSトランジスタ(MP22)とは、第3電位(VSP)を有する第6ノード(N23)と第4ノード(N21)の間に直列に接続されている。第10信号(Fj)は、第5ノード(N22)から第1NMOSトランジスタ(MN1−j)のゲートに供給される。
VGH>VSP>0>VSN>VGL
を満たしている一組の電圧である。一例としては、電圧VGHは+15V、電圧VSPは+5V、電圧VSNは−5V、電圧VGLは−15Vであり、この場合、出力信号SOUTの電圧振幅は30Vになる。
図4は、本発明の第1の実施形態の出力回路1の構成を示す回路図である。本実施形態では、出力回路1が、制御信号S1、S2に応答して出力信号SOUTを出力するように構成されている。詳細には、制御信号S1、S2の両方が、いずれもHighレベル(又は、論理“1”)である場合に、出力信号SOUTがHighレベルにプルアップされ、それ以外の場合(即ち、制御信号S1、S2の少なくとも一方がLowレベル(又は、論理“0”)である場合)、出力信号SOUTがLowレベルにプルダウンされる。ここで、出力信号SOUTのHighレベルは電位VGHであり、Lowレベルは電位VGLである。一例としては、電位VGHが+15Vであり、電位VGLは−15Vである。
図10は、本発明の第2の実施形態の出力回路1Aの構成を示す回路図である。第2の実施形態の出力回路1Aも、制御信号S1、S2に応答して出力信号SOUTを出力するように構成されている。ただし、本実施形態では、制御信号S1、S2の両方が、いずれもLowレベル(又は、論理“0”)である場合に、出力信号SOUTがLowレベルにプルダウンされ、それ以外の場合(即ち、制御信号S1、S2の少なくとも一方がHighレベル(又は、論理“1”)である場合)、出力信号SOUTがHighレベルにプルアップされる。ここで、出力信号SOUTのHighレベルは電圧VGHであり、Lowレベルは電圧VGLである。一例としては、電圧VGHが+15Vであり、電圧VGLは−15Vである。
上記の実施形態で説明した出力回路1、1Aは、MOSトランジスタの数の低減が可能であるため、多数の出力信号を選択的に出力する選択回路に適用することが好適である。多数の出力信号を選択的に出力する選択回路では、MOSトランジスタの数の低減の効果が大きい。
上述された、図17の出力回路52iは、液晶表示装置において、液晶表示パネルのゲート線(走査線、アドレス線とも呼ばれる)を駆動するゲート線駆動回路に適用可能である。
図17に図示されている構成の出力回路521〜52Nを備えた図16に図示されている選択回路は、一般に、行列に配置された素子(記憶素子やセンサ素子)を備えたマトリクス型装置において、該素子の行を選択するために用いることができる。図20は、図16に図示されている選択回路を用いた半導体記憶装置30の構成の例を示すブロック図である。
2、3、4:レベルシフト部
5 :NAND型レベルシフタ回路
5A :NOR型レベルシフタ回路
6 :NAND型レベルシフタ回路
6A :NOR型レベルシフタ回路
7 :出力端子
11、12、13、14、15、16:レベルシフタ
20 :液晶表示装置
21 :液晶表示パネル
22 :ソースドライバIC
23 :表示部
24 :ゲートドライバ回路
25 :ゲート線
26 :ソース線
27 :液晶画素
28 :スタートパルス出力回路
29 :シフトクロック出力回路
30 :半導体記憶装置
31 :メモリアレイ
32 :行選択回路
33 :列選択回路
34 :センスアンプ回路
35 :書き込み回路
36 :アドレス線
37 :ビット線
38 :メモリ素子
40 :センサ装置
41 :センサアレイ
42 :行選択回路
43 :センス回路
44 :アドレス線
45 :データ線
46 :センサ素子
51 :制御論理回路
52 :出力回路
53 :制御論理回路
54 :レベルシフタ
100 :出力回路
101、102、103、104:レベルシフタ
105、106:駆動回路
107 :出力端子
111、112:レベルシフタ
113 :NANDゲート
114、115:レベルシフタ
116 :NANDゲート
MN1、MN2、MN3、MN6、MN7、MN11〜16、MN2、MN21、MN22、MN31〜MN36、MN41、MN42:NMOSトランジスタ
MP1〜MP7、MP11、MP12、MP21〜MP26、MP31、MP32、MP41〜46、:PMOSトランジスタ
N11〜N13、N21〜N23、N31〜N33、N41〜N43:ノード
Claims (22)
- 第1信号を生成する第1駆動部と、
第2信号を生成する第2駆動部と、
液晶表示パネルのゲート線に接続される出力端子と、
接地電位よりも高い第1電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第1信号がゲートに供給される第1PMOSトランジスタと、
前記接地電位よりも低い第2電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第2信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第2信号は、Highレベルが前記接地電位よりも高く前記第1電位よりも低い第3電位であり、Lowレベルが前記第2電位である信号であり、
前記第1駆動部は、
ソースが前記第1電位を有するノードに接続され、ドレインが第1ノードに接続され、ゲートが第2ノードに接続された第2PMOSトランジスタと、
ソースが前記第1電位を有するノードに接続され、ドレインが前記第2ノードに接続され、ゲートが前記第1ノードに接続された第3PMOSトランジスタと、
ゲートに第3信号が供給された第2NMOSトランジスタと、
ゲートに第4信号が供給された第3NMOSトランジスタと、
ゲートに前記第3信号と相補の第5信号が供給された第4NMOSトランジスタと、
ゲートに前記第4信号と相補の第6信号が供給された第5NMOSトランジスタ
とを備え、
前記第2NMOSトランジスタと前記第3NMOSトランジスタとは、前記接地電位よりも低く前記第2電位よりも高い負電位である第4電位を有する第3ノードと前記第2ノードの間に直列に接続され、
前記第4NMOSトランジスタ及び前記第5NMOSトランジスタのドレインは前記第1ノードに接続され、
前記第4NMOSトランジスタ及び前記第5NMOSトランジスタのソースは、前記第4電位を有するノードに接続され、
前記第1信号は、前記第2ノードから前記第1PMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 第1信号を生成する第1駆動部と、
第2信号を生成する第2駆動部と、
液晶表示パネルのゲート線に接続される出力端子と、
接地電位よりも高い第1電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第1信号がゲートに供給される第1PMOSトランジスタと、
前記接地電位よりも低い第2電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第2信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第2信号は、Highレベルが前記接地電位よりも高く前記第1電位よりも低い第3電位であり、Lowレベルが前記第2電位である信号であり、
前記第1駆動部は、
前記接地電位よりも低く前記第2電位よりも高い負電位である第4電位を有するノードにソースが接続され、ドレインが第1ノードに接続され、ゲートが第2ノードに接続された第2NMOSトランジスタと、
ソースが前記第4電位を有するノードに接続され、ドレインが前記第2ノードに接続され、ゲートが前記第1ノードに接続された第3NMOSトランジスタと、
ゲートに第3信号が供給された第2PMOSトランジスタと、
ゲートに第4信号が供給された第3PMOSトランジスタと、
ゲートに前記第3信号と相補の第5信号が供給された第4PMOSトランジスタと、
ゲートに前記第4信号と相補の第6信号が供給された第5PMOSトランジスタ
とを備え、
前記第2PMOSトランジスタ及び前記第3PMOSトランジスタのソースは、前記第1電位を有するノードに接続され、
前記第2PMOSトランジスタ及び前記第3PMOSトランジスタのドレインは前記第2ノードに接続され、
前記第4PMOSトランジスタと前記第5PMOSトランジスタとは、前記第1電位を有する第3ノードと前記第1ノードの間に直列に接続され、
前記第1信号は、前記第2ノードから前記第1PMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項1又は2に記載のゲートドライバ回路であって、
更に、
第1制御信号に応答して、前記第3信号及び前記第5信号を生成する第1レベルシフト部と、
第2制御信号に応答して、前記第4信号及び前記第6信号を生成する第2レベルシフト部
とを具備し、
前記第1レベルシフト部は、前記第3信号及び前記第5信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記第4電位であるように生成し、
前記第2レベルシフト部は、前記第4信号及び前記第6信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記第4電位であるように生成し、
前記第2駆動部は、前記第1制御信号及び前記第2制御信号に応答して前記第2信号を生成する
ゲートドライバ回路。 - 請求項1又は2のいずれかに記載のゲートドライバ回路であって、
前記第2駆動部は、
ソースが前記第3電位を有するノードに接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6PMOSトランジスタと、
ソースが前記第3電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7PMOSトランジスタと、
ゲートに第7信号が供給された第6NMOSトランジスタと、
ゲートに第8信号が供給された第7NMOSトランジスタと、
ゲートに前記第7信号と相補の第9信号が供給された第8NMOSトランジスタと、
ゲートに前記第8信号と相補の第10信号が供給された第9NMOSトランジスタ
とを備え、
前記第6NMOSトランジスタと前記第7NMOSトランジスタとは、前記第2電位を有する第6ノードと前記第5ノードの間に直列に接続され、
前記第8NMOSトランジスタ及び前記第9NMOSトランジスタのドレインは前記第4ノードに接続され、
前記第8NMOSトランジスタ及び前記第9NMOSトランジスタのソースは、前記第2電位を有するノードに接続され、
前記第2信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項1又は2のいずれかに記載のゲートドライバ回路であって、
前記第2駆動部は、
ソースが前記第2電位を有するノードに接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6NMOSトランジスタと、
ソースが前記第2電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7NMOSトランジスタと、
ゲートに第7信号が供給された第6PMOSトランジスタと、
ゲートに第8信号が供給された第7PMOSトランジスタと、
ゲートに前記第7信号と相補の第9信号が供給された第8PMOSトランジスタと、
ゲートに前記第8信号と相補の第10信号が供給された第9PMOSトランジスタ
とを備え、
前記第6PMOSトランジスタ及び前記第7PMOSトランジスタのドレインは前記第5ノードに接続され、
前記第6NMOSトランジスタ及び前記第7NMOSトランジスタのソースは、前記第3電位を有するノードに接続され、
前記第8PMOSトランジスタと前記第9PMOSトランジスタとは、前記第3電位を有する第6ノードと前記第4ノードの間に直列に接続され、
前記第2信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項4又は5に記載のゲートドライバ回路であって、
更に、
第1制御信号に応答して、前記第3信号、前記第5信号、前記第7信号及び前記第9信号を生成する第1レベルシフト部と、
第2制御信号に応答して、前記第4信号、前記第6信号、前記第8信号及び前記第10信号を生成する第2レベルシフト部
とを具備し、
前記第1レベルシフト部は、前記第3信号及び前記第5信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記第4電位であるように生成すると共に、前記第7信号及び前記第9信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記接地電位であるように生成し、
前記第2レベルシフト部は、前記第4信号及び前記第6信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記第4電位であるように生成すると共に、前記第8信号及び前記第10信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記接地電位であるように生成する
ゲートドライバ回路。 - 第1信号を生成する第1駆動部と、
第2信号を生成する第2駆動部と、
液晶表示パネルのゲート線に接続される出力端子と、
接地電位よりも高い第1電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第1信号がゲートに供給される第1PMOSトランジスタと、
前記接地電位よりも低い第2電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第2信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第1信号は、Highレベルが前記第1電位である信号であり、Lowレベルが前記接地電位よりも低く前記第2電位よりも高い負電位である第4電位であり、
前記第2駆動部は、
前記接地電位よりも高く前記第1電位より低い第3電位を有するノードにソースが接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6PMOSトランジスタと、
ソースが前記第3電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7PMOSトランジスタと、
ゲートに第7信号が供給された第6NMOSトランジスタと、
ゲートに第8信号が供給された第7NMOSトランジスタと、
ゲートに前記第7信号と相補の第9信号が供給された第8NMOSトランジスタと、
ゲートに前記第8信号と相補の第10信号が供給された第9NMOSトランジスタ
とを備え、
前記第6NMOSトランジスタと前記第7NMOSトランジスタとは、前記第2電位を有する第6ノードと前記第5ノードの間に直列に接続され、
前記第8NMOSトランジスタ及び前記第9NMOSトランジスタのドレインは前記第4ノードに接続され、
前記第8NMOSトランジスタ及び前記第9NMOSトランジスタのソースは、前記第2電位を有するノードに接続され、
前記第2信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 第1信号を生成する第1駆動部と、
第2信号を生成する第2駆動部と、
液晶表示パネルのゲート線に接続される出力端子と、
接地電位よりも高い第1電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第1信号がゲートに供給される第1PMOSトランジスタと、
前記接地電位よりも低い第2電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第2信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第1信号は、Highレベルが前記第1電位である信号であり、Lowレベルが前記接地電位よりも低く前記第2電位よりも高い負電位である第4電位であり、
前記第2駆動部は、
ソースが前記第2電位を有するノードに接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6NMOSトランジスタと、
ソースが前記第2電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7NMOSトランジスタと、
ゲートに第7信号が供給された第6PMOSトランジスタと、
ゲートに第8信号が供給された第7PMOSトランジスタと、
ゲートに前記第7信号と相補の第9信号が供給された第8PMOSトランジスタと、
ゲートに前記第8信号と相補の第10信号が供給された第9PMOSトランジスタ
とを備え、
前記第6PMOSトランジスタ及び前記第7PMOSトランジスタのドレインは前記第5ノードに接続され、
前記第6NMOSトランジスタ及び前記第7NMOSトランジスタのソースは、前記接地電位よりも高く前記第1電位より低い第3電位を有するノードに接続され、
前記第8PMOSトランジスタと前記第9PMOSトランジスタとは、前記第3電位を有する第6ノードと前記第4ノードの間に直列に接続され、
前記第2信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 第1信号を生成する第1駆動部と、
第2信号を生成する第2駆動部と、
液晶表示パネルのゲート線に接続される出力端子と、
接地電位よりも高い第1電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第1信号がゲートに供給される第1PMOSトランジスタと、
前記接地電位よりも低い第2電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第2信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第2信号は、Highレベルが前記接地電位よりも高く前記第1電位よりも低い第3電位であり、Lowレベルが前記第2電位である信号であり、
前記第1駆動部は、
ソースが前記第1電位を有するノードに接続され、ドレインが第1ノードに接続され、ゲートが第2ノードに接続された第2PMOSトランジスタと、
ソースが前記第1電位を有するノードに接続され、ドレインが前記第2ノードに接続され、ゲートが前記第1ノードに接続された第3PMOSトランジスタと、
ゲートに第3信号が供給された第2NMOSトランジスタと、
ゲートに第4信号が供給された第3NMOSトランジスタと、
ゲートに前記第3信号と相補の第5信号が供給された第4NMOSトランジスタと、
ゲートに前記第4信号と相補の第6信号が供給された第5NMOSトランジスタ
とを備え、
前記第2NMOSトランジスタ及び前記第3NMOSトランジスタのドレインは前記第2ノードに接続され、
前記第2NMOSトランジスタ及び前記第3NMOSトランジスタのソースは、前記接地電位よりも低く前記第2電位よりも高い負電位である第4電位を有するノードに接続され、
前記第4NMOSトランジスタと前記第5NMOSトランジスタとは、前記第4電位を有する第3ノードと前記第1ノードの間に直列に接続され、
前記第1信号は、前記第2ノードから前記第1PMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 第1信号を生成する第1駆動部と、
第2信号を生成する第2駆動部と、
液晶表示パネルのゲート線に接続される出力端子と、
接地電位よりも高い第1電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第1信号がゲートに供給される第1PMOSトランジスタと、
前記接地電位よりも低い第2電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第2信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第2信号は、Highレベルが前記接地電位よりも高く前記第1電位よりも低い第3電位であり、Lowレベルが前記第2電位である信号であり、
前記第1駆動部は、
前記接地電位よりも低く前記第2電位よりも高い負電位である第4電位を有するノードにソースが接続され、ドレインが第1ノードに接続され、ゲートが第2ノードに接続された第2NMOSトランジスタと、
ソースが前記第4電位を有するノードに接続され、ドレインが前記第2ノードに接続され、ゲートが前記第1ノードに接続された第3NMOSトランジスタと、
ゲートに第3信号が供給された第2PMOSトランジスタと、
ゲートに第4信号が供給された第3PMOSトランジスタと、
ゲートに前記第3信号と相補の第5信号が供給された第4PMOSトランジスタと、
ゲートに前記第4信号と相補の第6信号が供給された第5PMOSトランジスタ
とを備え、
前記第2PMOSトランジスタと前記第3PMOSトランジスタとは、前記第1電位を有する第3ノードと前記第2ノードの間に直列に接続され、
前記第4PMOSトランジスタ及び前記第5PMOSトランジスタのソースは、前記第1電位を有するノードに接続され、
前記第4PMOSトランジスタ及び前記第5PMOSトランジスタのドレインは前記第1ノードに接続され、
前記第1信号は、前記第2ノードから前記第1PMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項9又は10に記載のゲートドライバ回路であって、
更に、
第1制御信号に応答して、前記第3信号及び前記第5信号を生成する第1レベルシフト部と、
第2制御信号に応答して、前記第4信号及び前記第6信号を生成する第2レベルシフト部
とを具備し、
前記第1レベルシフト部は、前記第3信号及び前記第5信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記第4電位であるように生成し、
前記第2レベルシフト部は、前記第4信号及び前記第6信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記第4電位であるように生成し、
前記第2駆動部は、前記第1制御信号及び前記第2制御信号に応答して前記第2信号を生成する
ゲートドライバ回路。 - 請求項9又は10のいずれかに記載のゲートドライバ回路であって、
前記第2駆動部は、
ソースが前記第3電位を有するノードに接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6PMOSトランジスタと、
ソースが前記第3電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7PMOSトランジスタと、
ゲートに第7信号が供給された第6NMOSトランジスタと、
ゲートに第8信号が供給された第7NMOSトランジスタと、
ゲートに前記第7信号と相補の第9信号が供給された第8NMOSトランジスタと、
ゲートに前記第8信号と相補の第10信号が供給された第9NMOSトランジスタ
とを備え、
前記第6NMOSトランジスタ及び前記第7NMOSトランジスタのドレインは前記第5ノードに接続され、
前記第6NMOSトランジスタ及び前記第7NMOSトランジスタのソースは、前記第2電位を有するノードに接続され、
前記第8NMOSトランジスタと前記第9NMOSトランジスタとは、前記第2電位を有する第6ノードと前記第4ノードの間に直列に接続され、
前記第2信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項9又は10のいずれかに記載のゲートドライバ回路であって、
前記第2駆動部は、
ソースが前記第2電位を有するノードに接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6NMOSトランジスタと、
ソースが前記第2電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7NMOSトランジスタと、
ゲートに第7信号が供給された第6PMOSトランジスタと、
ゲートに第8信号が供給された第7PMOSトランジスタと、
ゲートに前記第7信号と相補の第9信号が供給された第8PMOSトランジスタと、
ゲートに前記第8信号と相補の第10信号が供給された第9PMOSトランジスタ
とを備え、
前記第6PMOSトランジスタと前記第7PMOSトランジスタとは、前記第3電位を有する第6ノードと前記第5ノードの間に直列に接続され、
前記第8PMOSトランジスタ及び前記第9PMOSトランジスタのドレインは前記第4ノードに接続され、
前記第8PMOSトランジスタ及び前記第9PMOSトランジスタのソースは、前記第3電位を有するノードに接続され、
前記第2信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項12又は13に記載のゲートドライバ回路であって、
更に、
第1制御信号に応答して、前記第3信号、前記第5信号、前記第7信号及び前記第9信号を生成する第1レベルシフト部と、
第2制御信号に応答して、前記第4信号、前記第6信号、前記第8信号及び前記第10信号を生成する第2レベルシフト部
とを具備し、
前記第1レベルシフト部は、前記第3信号及び前記第5信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記第4電位であるように生成すると共に、前記第7信号及び前記第9信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記接地電位であるように生成し、
前記第2レベルシフト部は、前記第4信号及び前記第6信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記第4電位であるように生成すると共に、前記第8信号及び前記第10信号のそれぞれが、Highレベルが前記第3電位であり、Lowレベルが前記接地電位であるように生成する
ゲートドライバ回路。 - 第1信号を生成する第1駆動部と、
第2信号を生成する第2駆動部と、
液晶表示パネルのゲート線に接続される出力端子と、
接地電位よりも高い第1電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第1信号がゲートに供給される第1PMOSトランジスタと、
前記接地電位よりも低い第2電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第2信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第1信号は、Highレベルが前記第1電位である信号であり、Lowレベルが前記接地電位よりも低く前記第2電位よりも高い負電位である第4電位であり、
前記第2駆動部は、
前記接地電位よりも高く前記第1電位より低い第3電位を有するノードにソースが接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6PMOSトランジスタと、
ソースが前記第3電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7PMOSトランジスタと、
ゲートに第7信号が供給された第6NMOSトランジスタと、
ゲートに第8信号が供給された第7NMOSトランジスタと、
ゲートに前記第7信号と相補の第9信号が供給された第8NMOSトランジスタと、
ゲートに前記第8信号と相補の第10信号が供給された第9NMOSトランジスタ
とを備え、
前記第6NMOSトランジスタ及び前記第7NMOSトランジスタのドレインは前記第5ノードに接続され、
前記第6NMOSトランジスタ及び前記第7NMOSトランジスタのソースは、前記第2電位を有するノードに接続され、
前記第8NMOSトランジスタと前記第9NMOSトランジスタとは、前記第2電位を有する第6ノードと前記第4ノードの間に直列に接続され、
前記第2信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 第1信号を生成する第1駆動部と、
第2信号を生成する第2駆動部と、
液晶表示パネルのゲート線に接続される出力端子と、
接地電位よりも高い第1電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第1信号がゲートに供給される第1PMOSトランジスタと、
前記接地電位よりも低い第2電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第2信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第1信号は、Highレベルが前記第1電位である信号であり、Lowレベルが前記接地電位よりも低く前記第2電位よりも高い負電位である第4電位であり、
ソースが前記第2電位を有するノードに接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6NMOSトランジスタと、
ソースが前記第2電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7NMOSトランジスタと、
ゲートに第7信号が供給された第6PMOSトランジスタと、
ゲートに第8信号が供給された第7PMOSトランジスタと、
ゲートに前記第7信号と相補の第9信号が供給された第8PMOSトランジスタと、
ゲートに前記第8信号と相補の第10信号が供給された第9PMOSトランジスタ
とを備え、
前記第6PMOSトランジスタと前記第7PMOSトランジスタとは、前記接地電位よりも高く前記第1電位より低い第3電位を有する第6ノードと前記第5ノードの間に直列に接続され、
前記第8PMOSトランジスタ及び前記第9PMOSトランジスタのドレインは前記第4ノードに接続され、
前記第8PMOSトランジスタ及び前記第9PMOSトランジスタのソースは、前記第3電位を有するノードに接続され、
前記第2信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 第1乃至第Nブロック選択信号と第1乃至第M出力選択信号とを生成する制御論理回路と、
第1乃至第N出力回路
とを具備し、
前記第1乃至第N出力回路のうちの第i出力回路は、
第1レベルシフト部と、
第1乃至第M出力部と、
それぞれが液晶表示パネルのゲート線に接続される第1乃至第M出力端子
とを具備し、
前記第i出力回路の第j出力部は、第iブロック選択信号と第j出力選択信号とに応答して、Highレベルが接地電位より高い第1電位であり、Lowレベルが接地電位より低い第2電位である第j出力信号を第j出力端子から出力し、
前記第i出力回路の前記第1レベルシフト部は、前記第iブロック選択信号に応答して、第1信号乃至第4信号を生成し、
前記第1信号及び前記第2信号は、Highレベルが前記接地電位より高く前記第1電位よりも低い第3電位であり、Lowレベルが前記接地電位より低く前記第2電位より高い負電位である第4電位である信号であり、且つ、互いに相補の信号であり、
前記第3信号及び前記第4信号は、Highレベルが前記第3電位であり、Lowレベルが前記接地電位である信号であり、且つ、互いに相補の信号であり、
前記第i出力回路の前記第j出力部は、
前記第j出力選択信号に応答して、第5信号乃至第8信号を生成する第2レベルシフト部と、
前記第1信号、前記第2信号、前記第5信号、及び、前記第6信号に応答して第9信号を生成する第1駆動部と、
前記第3信号、前記第4信号、前記第7信号、及び、前記第8信号に応答して第10信号を生成する第2駆動部と、
ソースが前記第1電位を有するノードに接続され、ドレインが前記第j出力端子に接続され、前記第9信号がゲートに供給される第1PMOSトランジスタと、
ソースが前記第2電位を有するノードに接続され、ドレインが前記第j出力端子に接続され、前記第10信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第5信号及び前記第6信号は、Highレベルが前記第3電位であり、Lowレベルが前記第4電位である信号であり、且つ、互いに相補の信号であり、
前記第7信号及び前記第8信号は、Highレベルが前記第3電位であり、Lowレベルが前記接地電位である信号であり、且つ、互いに相補の信号であり、
前記第1駆動部は、
ソースが前記第1電位を有するノードに接続され、ドレインが第1ノードに接続され、ゲートが第2ノードに接続された第2PMOSトランジスタと、
ソースが前記第1電位を有するノードに接続され、ドレインが前記第2ノードに接続され、ゲートが前記第1ノードに接続された第3PMOSトランジスタと、
ゲートに前記第1信号が供給された第2NMOSトランジスタと、
ゲートに前記第5信号が供給された第3NMOSトランジスタと、
ゲートに前記第2信号が供給された第4NMOSトランジスタと、
ゲートに前記第6信号が供給された第5NMOSトランジスタ
とを備え、
前記第2NMOSトランジスタと前記第3NMOSトランジスタとは、前記第4電位を有する第3ノードと前記第2ノードの間に直列に接続され、
前記第4NMOSトランジスタ及び前記第5NMOSトランジスタのドレインは前記第1ノードに接続され、
前記第4NMOSトランジスタ及び前記第5NMOSトランジスタのソースは、前記第4電位を有するノードに接続され、
前記第9信号は、前記第2ノードから前記第1PMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 第1乃至第Nブロック選択信号と第1乃至第M出力選択信号とを生成する制御論理回路と、
第1乃至第N出力回路
とを具備し、
前記第1乃至第N出力回路のうちの第i出力回路は、
第1レベルシフト部と、
第1乃至第M出力部と、
それぞれが液晶表示パネルのゲート線に接続される第1乃至第M出力端子
とを具備し、
前記第i出力回路の第j出力部は、第iブロック選択信号と第j出力選択信号とに応答して、Highレベルが接地電位より高い第1電位であり、Lowレベルが接地電位より低い第2電位である第j出力信号を第j出力端子から出力し、
前記第i出力回路の前記第1レベルシフト部は、前記第iブロック選択信号に応答して、第1信号乃至第4信号を生成し、
前記第1信号及び前記第2信号は、Highレベルが前記接地電位より高く前記第1電位よりも低い第3電位であり、Lowレベルが前記接地電位より低く前記第2電位より高い負電位である第4電位である信号であり、且つ、互いに相補の信号であり、
前記第3信号及び前記第4信号は、Highレベルが前記第3電位であり、Lowレベルが前記接地電位である信号であり、且つ、互いに相補の信号であり、
前記第i出力回路の前記第j出力部は、
前記第j出力選択信号に応答して、第5信号乃至第8信号を生成する第2レベルシフト部と、
前記第1信号、前記第2信号、前記第5信号、及び、前記第6信号に応答して第9信号を生成する第1駆動部と、
前記第3信号、前記第4信号、前記第7信号、及び、前記第8信号に応答して第10信号を生成する第2駆動部と、
ソースが前記第1電位を有するノードに接続され、ドレインが前記第j出力端子に接続され、前記第9信号がゲートに供給される第1PMOSトランジスタと、
ソースが前記第2電位を有するノードに接続され、ドレインが前記第j出力端子に接続され、前記第10信号がゲートに供給される第1NMOSトランジスタ
とを具備し、
前記第5信号及び前記第6信号は、Highレベルが前記第3電位であり、Lowレベルが前記第4電位である信号であり、且つ、互いに相補の信号であり、
前記第7信号及び前記第8信号は、Highレベルが前記第3電位であり、Lowレベルが前記接地電位である信号であり、且つ、互いに相補の信号であり、
前記第1駆動部は、
前記第4電位を有するノードにソースが接続され、ドレインが第1ノードに接続され、ゲートが第2ノードに接続された第2NMOSトランジスタと、
ソースが前記第4電位を有するノードに接続され、ドレインが前記第2ノードに接続され、ゲートが前記第1ノードに接続された第3NMOSトランジスタと、
ゲートに前記第1信号が供給された第2PMOSトランジスタと、
ゲートに前記第5信号が供給された第3PMOSトランジスタと、
ゲートに前記第2信号が供給された第4PMOSトランジスタと、
ゲートに前記第6信号が供給された第5PMOSトランジスタ
とを備え、
前記第2PMOSトランジスタ及び前記第3PMOSトランジスタのソースは、前記第1電位を有するノードに接続され、
前記第2PMOSトランジスタ及び前記第3PMOSトランジスタのドレインは前記第2ノードに接続され、
前記第4PMOSトランジスタと前記第5PMOSトランジスタとは、前記第1電位を有する第3ノードと前記第1ノードの間に直列に接続され、
前記第9信号は、前記第2ノードから前記第1PMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項17又は18に記載のゲートドライバ回路であって、
前記第2駆動部は、
ソースが前記第3電位を有するノードに接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6PMOSトランジスタと、
ソースが前記第3電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7PMOSトランジスタと、
ゲートに前記第3信号が供給された第6NMOSトランジスタと、
ゲートに前記第7信号が供給された第7NMOSトランジスタと、
ゲートに前記第4信号が供給された第8NMOSトランジスタと、
ゲートに前記第8信号が供給された第9NMOSトランジスタ
とを備え、
前記第6NMOSトランジスタと前記第7NMOSトランジスタとは、前記第2電位を有する第6ノードと前記第5ノードの間に直列に接続され、
前記第8NMOSトランジスタ及び前記第9NMOSトランジスタのドレインは前記第4ノードに接続され、
前記第8NMOSトランジスタ及び前記第9NMOSトランジスタのソースは、前記第2電位を有するノードに接続され、
前記第10信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項17又は18に記載のゲートドライバ回路であって、
前記第2駆動部は、
ソースが前記第2電位を有するノードに接続され、ドレインが第4ノードに接続され、ゲートが第5ノードに接続された第6NMOSトランジスタと、
ソースが前記第2電位を有するノードに接続され、ドレインが前記第5ノードに接続され、ゲートが前記第4ノードに接続された第7NMOSトランジスタと、
ゲートに前記第3信号が供給された第6PMOSトランジスタと、
ゲートに前記第7信号が供給された第7PMOSトランジスタと、
ゲートに前記第4信号が供給された第8PMOSトランジスタと、
ゲートに前記第8信号が供給された第9PMOSトランジスタ
とを備え、
前記第6PMOSトランジスタ及び前記第7PMOSトランジスタのドレインは前記第5ノードに接続され、
前記第6NMOSトランジスタ及び前記第7NMOSトランジスタのソースは、前記第3電位を有するノードに接続され、
前記第8PMOSトランジスタと前記第9PMOSトランジスタとは、前記第3電位を有する第6ノードと前記第4ノードの間に直列に接続され、
前記第10信号は、前記第5ノードから前記第1NMOSトランジスタのゲートに供給される
ゲートドライバ回路。 - 請求項17乃至20のいずれかに記載のゲートドライバ回路であって、
前記制御論理回路が、第1乃至第Nブロック選択信号と前記第1乃至第M出力選択信号を、スタートパルス及びシフトクロックに応答して生成する
ゲートドライバ回路。 - 表示パネルと、
請求項17乃至21のいずれかに記載のゲートドライバ回路
とを具備する
表示装置。
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