JP2006162785A

JP2006162785A - 駆動回路

Info

Publication number: JP2006162785A
Application number: JP2004351555A
Authority: JP
Inventors: Isao Abe; 功安倍; Takeshi Nakashiro; 剛中城
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2004-12-03
Filing date: 2004-12-03
Publication date: 2006-06-22

Abstract

【課題】駆動回路の回路規模や素子数の増大を抑制する。
【解決手段】ソースドライバ１７には、タイミング回路１９、レベルシフト回路Ｌ１乃至Ｌ４、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、レベルシフト回路ＬＭ−４、出力バッファ回路Ｂｕ１乃至Ｂｕ５、出力バッファ回路ＢｕＭ、出力端子Ｏｕｔ１乃至Ｏｕｔ５、及び出力端子ＯｕｔＭが設けられている。
レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４は、それぞれ出力バッファ回路Ｂｕ１乃至Ｂｕ５、ＢｕＭの隣接する４個に、例えば、レベルシフト回路Ｌ００は出力バッファ回路Ｂｕ１乃至Ｂｕ４に接続されている。レベルシフト回路Ｌ１乃至Ｌ４は、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４を補完する役目を有し、それぞれ隣接する４つ出力端子の内のひとつに接続されている。
【選択図】図２

Description

本発明は、ＦＰＤ（Flat Panel Display）などのドライバに適用される駆動回路に関する。

ＦＰＤには、液晶（ＬＣＤ Liquid crystal display）、ＦＥＤ（Field Emission Display）、ＥＬＤ（Electroluminescent Display）、或いはＰＤＰ（Plasma Display Panel）などがあり種々の分野に適用されている。その中で代表的な表示装置であるアクィテブマトリックス液晶表示装置は、信号制御回路、液晶駆動回路、液晶表示画面などから構成されている。液晶駆動回路は走査側の垂直ドライバ（以降ゲートドライバと呼称する）とデータ側の水平ドライバ（以降ソースドライバと呼称する）からなる。駆動回路としてのソースドライバは、データ線に主として表示のためのデータ信号を出力する機能を有している。一方、駆動回路としてのゲートドライバは、走査線に走査信号を出力する機能を有している。アクィテブマトリックス液晶表示装置の内、液晶画面にＴＦＴ（Thin Film Transistor）を用いた表示装置では、ソースドライバはデータ線を介してＴＦＴのソース電極に電気的に接続され、一方、ゲートドライバは走査線を介してＴＦＴのゲート電極に電気的に接続されている（例えば、特許文献１参照。）。

特許文献１などに記載されている液晶表示装置では、信号制御回路から出力される出力信号レベル（１．５Ｖ〜３Ｖ程度で低電圧）を液晶駆動回路に入力する比較的高電圧な信号レベル（１０Ｖ〜数十Ｖ程度）に変換するレベルシフト回路が、ソースドライバやゲートドライバから液晶パネル（ＬＣＤ）に出力する信号線本数（以降ＣＨ本数と呼称する）だけ設けられている。このレベルシフト回路は、比較的素子数が多く、且つ信号制御回路などに用いられるトランジスタよりも比較的素子面積の大きなトランジスタが用いられている。

近年、携帯電話などに用いられる液晶表示装置では、多彩な表示色を表すために階調数が増加し、ソースドライバやゲートドライバから液晶パネルに出力するＣＨ本数が、例えば、ソースドライバで７２０ＣＨ本数、ゲートドライバで３６０ＣＨ本数と急増している。このため、ソースドライバやゲートドライバの回路規模や素子数が増大し、チップ面積が増大するという問題点がある。また、ＣＨ本数の増加とともに、ソースドライバやゲートドライバに設けられている出力バッファ回路に流れる貫通電流が増加するという問題点がある。
特開２００４−１３４０５３号公報（頁２３、図４）

本発明は、回路規模や素子数の増大を抑制した駆動回路を提供する。

上記目的を達成するために、本発明の一態様の駆動回路は、表示パネルに画像を表示するために基準となる、“Ｈｉｇｈ”レベル期間がｔ、“Ｌｏｗ”レベル期間が（ｎ−１）ｔ（ただし、ｎは２以上の正の整数）を１周期とする第１の信号と前記第１の信号を基本とし、前記第１の信号を順次、期間ｔづつシフトした信号とから構成されるｎ個の第１の信号群、及び“Ｈｉｇｈ”レベル期間がｎｔからなる第２の信号と前記第２の信号を基本とし、前記第２の信号を順次、期間ｎｔづつシフトした信号とから構成される複数の第２の信号群を発生するタイミング回路と、前記第１の信号群の内いずれか１つの信号を入力し、この信号をレベルシフトする第１のレベルシフト回路と、前記第１のレベルシフト回路と同一回路構成を有し、前記第２の信号群の内いずれか１つの信号を入力し、この信号をレベルシフトする第２のレベルシフト回路と、前記第１及び第２のレベルシフト回路から出力された信号を入力し、論理演算して前記表示パネルに画像を表示するための信号を、出力端子を介して出力する出力バッファ回路とを具備することを特徴とする。

更に、上記目的を達成するために、本発明の他態様の駆動回路は、表示パネルに画像を表示するために基準となる、“Ｈｉｇｈ”レベル期間がｔ、“Ｌｏｗ”レベル期間が（ｎ−１）ｔ（ただし、ｎは２以上の正の整数）を１周期とする第１の信号と前記第１の信号を基本とし、前記第１の信号を順次、期間ｔづつシフトした信号とから構成されるｎ個の第１の信号群、及び“Ｈｉｇｈ”レベル期間がｎｔからなる第２の信号と前記第２の信号を基本とし、前記第２の信号を順次、期間ｎｔづつシフトした信号とから構成される複数の第２の信号群を発生するタイミング回路と、前記第１の信号群の内いずれか１つの信号を入力し、この信号をレベルシフトする第１のレベルシフト回路と、前記第１のレベルシフト回路と同一回路構成を有し、前記第２の信号群の内いずれか１つの信号を入力し、この信号をレベルシフトする第２のレベルシフト回路と、２入力ＡＮＤ回路から構成され、前記第１及び第２のレベルシフト回路から出力された信号を入力し、論理演算され、前記表示パネルに画像を表示するための信号を、出力端子を介して出力する出力バッファ回路とを具備することを特徴とする。

本発明によれば、回路規模や素子数の増大を抑制した駆動回路を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る駆動回路について、図面を参照して説明する。図１は液晶表示装置の構成を示すブロック図である。本実施例では、駆動回路としてのゲートドライバに設けられているレベルシフト回路の数を削減している。

図１に示すように、液晶表示装置３０は、マイクロプロセッサ（ＭＰＵ）１、ＬＣＤドライバ２、及び表示パネル（ＬＣＤ）３を有し、表示パネル３に、例えば２６万色のカラー表示を行う。

マイクロプロセッサ（ＭＰＵ）１は、液晶表示装置３０の実行演算を行うため、画像データ処理制御用データなどの信号を、例えば、１６ｂｉｔのパラレルデータとしてＬＣＤドライバ２に出力する。

ＬＣＤドライバ２は、システムインターフェース１０、表示レジスタ回路１１、表示ＲＡＭ１２、ラッチ回路１３、発振器１４、タイミング発生回路１５、ゲート制御回路１６、ソースドライバ１７、及びゲートドライバ１８から構成されている。

システムインターフェース１０は、高速システムインターフェースを備え、マイクロプロセッサ１から出力された高速演算処理用データ信号を入力する。表示レジスタ回路１１はシステムインターフェース１０から出力された信号を入力し、例えば、６ｂｉｔの６４諧調データ特性の傾き調整、振幅調整、及び微調整などを行う。表示ＲＡＭ１２は、表示レジスタ回路１１から出力された信号を入力し、例えば、１６ビット／画素構成でビットパターンデータを記憶する。

ラッチ回路１３は、表示ＲＡＭ１２から出力された信号及びタイミング発生回路１５から出力されたビットパターンデータ信号を入力し、表示パネル３のソースチャネル、例えば、３９６ＣＨ本数のデータが入力されたところでこれをラッチする。ソースドライバ１７は、ラッチ回路１３から出力された信号を入力し、表示パネル３を駆動するための信号を発生する。

発振器１４は、マイクロプロセッサ１からの信号を入力し、ＣＲ発振を行う。ここで、発振周波数は外付け抵抗値を調整することで最適化している。タイミング発生回路１５は、発振器１４からの信号を入力し、画像データを合成するために最適なタイミング信号（ＣＬＫ信号）を発生する。ゲート制御回路１６は、タイミング発生回路１５から出力された信号を入力し、表示パネル３のゲートチャネル、例えば、１７６ＣＨ本数のデータを制御する信号を発生する。ゲートドライバ１８は、ゲート制御回路１６から出力された信号を入力し、表示パネル３を駆動するための信号を発生する。

表示パネル３は、ソースドライバ１７から出力されたＮＣＨ本数、例えば、３９６ＣＨ本数のソースデータ及びゲートドライバ１８から出力されたＭＣＨ本数、例えば、１７６ＣＨ本数のゲートデータを入力する。ソースデータは表示パネル３を構成するＴＦＴのソースに供給され、ゲートデータはＴＦＴのゲートに入力され、ＴＦＴが動作して画像が表示される。

次に、ゲートドライバの構成について図２を参照して説明する、図２はゲートドライバを示すブロック図である。

図２に示すように、ゲートドライバ１８には、タイミング回路１９、レベルシフト回路Ｌ１乃至Ｌ４、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、レベルシフト回路ＬＭ−４、出力バッファ回路Ｂｕ１乃至Ｂｕ５、出力バッファ回路ＢｕＭ、出力端子Ｏｕｔ１乃至Ｏｕｔ５、及び出力端子ＯｕｔＭが設けられている。ここで、Ｍの値は１７６である。

タイミング回路１９は、タイミング発生回路１５から出力されたクロック信号（ＣＬＫ信号）、及びラッチ回路１３から出力された信号（タイミング回路１９では入力信号Ｄｉｎとなる）を入力し、ＣＬＫ信号及び入力信号Ｄｉｎをもとにして表示パネル３を駆動するための基準となる信号を発生する。

レベルシフト回路Ｌ１乃至Ｌ４、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４は、タイミング回路１９と出力バッファ回路Ｂｕ１乃至Ｂｕ５、ＢｕＭとの間に設けられ、タイミング回路１９の出力信号レベル（１．５Ｖ〜３Ｖ程度で低電圧）を比較的高電圧な信号レベル（１０Ｖ〜数十Ｖ程度）に変換する。

レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４は、それぞれ出力バッファ回路Ｂｕ１乃至Ｂｕ５、ＢｕＭの隣接する４個に、例えば、レベルシフト回路Ｌ００は出力バッファ回路Ｂｕ１乃至Ｂｕ４に接続されている。

レベルシフト回路Ｌ１乃至Ｌ４は、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４を補完する役目を有している。そして、レベルシフト回路Ｌ１は出力バッファ回路Ｂｕ１及び出力バッファ回路Ｂｕ５に接続され、レベルシフト回路Ｌ２は出力バッファ回路Ｂｕ２、レベルシフト回路Ｌ３は出力バッファ回路Ｂｕ３、レベルシフト回路Ｌ４は出力バッファ回路Ｂｕ４及び出力バッファ回路ＢｕＭにそれぞれ接続されている。

タイミング回路１９から出力された出力信号ＱＥ０は、レベルシフト回路Ｌ００に入力され、タイミング回路１９から出力された出力信号ＱＥ４はレベルシフト回路Ｌ０４に入力され、タイミング回路から出力された出力信号ＱＥ（Ｍ−４）はレベルシフト回路ＬＭ−４に入力されている。タイミング回路から出力された出力信号ＯＥ１は、レベルシフト回路Ｌ１に入力され、タイミング回路から出力された出力信号ＯＥ２はレベルシフト回路Ｌ２に入力され、タイミング回路から出力された出力信号ＯＥ３はレベルシフト回路Ｌ３に入力され、タイミング回路から出力された出力信号ＯＥ４はレベルシフト回路Ｌ４に入力されている。

出力バッファ回路Ｂｕ１乃至Ｂｕ５、出力バッファ回路ＢｕＭは、レベルシフト回路Ｌ１乃至Ｌ４、Ｌ００、Ｌ０４、ＬＭ−４と出力端子Ｏｕｔ１乃至Ｏｕｔ５、ＯｕｔＭとの間に設けられ、それぞれ２入力ＡＮＤ回路ＡＮＤａから構成され、出力端子Ｏｕｔ１乃至Ｏｕｔ５、ＯｕｔＭからそれぞれ比較的高電圧（１０Ｖ〜数十Ｖ程度）の信号レベルを有する信号を出力する。

出力バッファ回路Ｂｕ１は、レベルシフト回路Ｌ００及びレベルシフト回路Ｌ１から出力された信号を入力し、出力端子Ｏｕｔ１を介して、ＴＦＴを動作させる論理演算した信号を出力する。出力バッファ回路Ｂｕ２は、レベルシフト回路Ｌ００及びレベルシフト回路Ｌ２から出力された信号を入力し、出力端子Ｏｕｔ２を介して、ＴＦＴを動作させる論理演算した信号を出力する。出力バッファ回路Ｂｕ３は、レベルシフト回路Ｌ００及びレベルシフト回路Ｌ３から出力された信号を入力し、出力端子Ｏｕｔ３を介して、ＴＦＴを動作させる論理演算した信号を出力する。出力バッファ回路Ｂｕ４は、レベルシフト回路Ｌ００及びレベルシフト回路Ｌ４から出力された信号を入力し、出力端子Ｏｕｔ４を介して、ＴＦＴを動作させる論理演算した信号を出力する。出力バッファ回路Ｂｕ５は、レベルシフト回路Ｌ０４及びレベルシフト回路Ｌ１から出力された信号を入力し、出力端子Ｏｕｔ５を介して、ＴＦＴを動作させる論理演算した信号を出力する。出力バッファ回路ＢｕＭは、レベルシフト回路ＬＭ−４及びレベルシフト回路Ｌ４から出力された信号を入力し、出力端子ＯｕｔＭを介して、ＴＦＴを動作させる論理演算した信号を出力する。

ここで、出力バッファ回路Ｂｕ１乃至Ｂｕ５、出力バッファ回路ＢｕＭ内に設けられた２入力ＡＮＤ回路ＡＮＤａは、入力信号がすべて“Ｈｉｇｈ”レベルの場合に、“Ｈｉｇｈ”レベルの信号を出力し、それ以外の入力信号の場合に、“Ｌｏｗ”レベルの信号を出力する。

次に、ゲートドライバの動作について図３を参照して説明する、図３はゲートドライバの動作を示すタイミングチャートである。

図３に示すように、まず、タイミング回路１９から、“Ｈｉｇｈ”レベル（期間１ｔ）と“Ｈｉｇｈ”レベルの期間よりも３倍長い “Ｌｏｗ”レベル(期間３ｔ)を１周期とする出力信号ＯＥ１、及び出力信号ＯＥ１の“Ｈｉｇｈ”レベルの期間よりも４倍長い“Ｈｉｇｈ”レベル（期間４ｔ）を１パルスとする出力信号ＱＥ０が出力され、且つ出力信号ＯＥ１の“Ｈｉｇｈ”レベルの立ち上がりと出力信号ＱＥ０の“Ｈｉｇｈ”レベルの立ち上がりの同期が取られている。

次に、タイミング回路１９から、出力信号ＯＥ１よりも期間１ｔシフトし、出力信号ＯＥ１と同一信号波形を有する出力信号ＯＥ２が、出力信号ＯＥ１よりも期間２ｔシフトし、出力信号ＯＥ１と同一信号波形を有する出力信号ＯＥ３が、出力信号ＯＥ１よりも期間ｔ３シフトし、出力信号ＯＥ１と同一信号波形を有する出力信号ＯＥ４が、それぞれ出力される。

続いて、タイミング回路１９から、出力信号ＱＥ０よりも期間４ｔシフトし、出力信号ＱＥ０と同一信号波形を有する出力信号ＱＥ４が、出力信号ＱＥ０よりも期間８ｔシフトし、出力信号ＱＥ０と同一信号波形を有する出力信号ＱＥ８が、それぞれ出力され、最後に図示していない出力信号ＱＥ０よりも期間（Ｍ−４）ｔシフトし、出力信号ＱＥ０と同一信号波形を有する出力信号ＱＥ（Ｍ−４）が出力される。

次に、出力信号ＱＥ０がレベルシフト回路Ｌ００によりレベルシフトされた“Ｈｉｇｈ”レベルの信号、及び出力信号ＯＥ１がレベルシフト回路Ｌ１によりレベルシフトされた“Ｈｉｇｈ”レベルの信号が出力バッファ回路Ｂｕ１に入力され、論理演算されて“Ｈｉｇｈ”レベルの信号が出力端子Ｏｕｔ１から出力される。

続いて、出力信号ＱＥ０がレベルシフト回路Ｌ００によりレベルシフトされた“Ｈｉｇｈ”レベルの信号、及び出力信号ＯＥ２がレベルシフト回路Ｌ２によりレベルシフトされた“Ｈｉｇｈ”レベルの信号が出力バッファ回路Ｂｕ２に入力され、論理演算されて“Ｈｉｇｈ”レベルの信号が出力端子Ｏｕｔ２から出力される。

そして、出力信号ＱＥ０がレベルシフト回路Ｌ００によりレベルシフトされた“Ｈｉｇｈ”レベルの信号、及び出力信号ＯＥ３がレベルシフト回路Ｌ３によりレベルシフトされた“Ｈｉｇｈ”レベルの信号が出力バッファ回路Ｂｕ３に入力され、論理演算されて“Ｈｉｇｈ”レベルの信号が出力端子Ｏｕｔ３から出力される。

次に、出力信号ＱＥ０がレベルシフト回路Ｌ００によりレベルシフトされた“Ｈｉｇｈ”レベルの信号、及び出力信号ＯＥ４がレベルシフト回路Ｌ４によりレベルシフトされた“Ｈｉｇｈ”レベルの信号が出力バッファ回路Ｂｕ４に入力され、論理演算されて“Ｈｉｇｈ”レベルの信号が出力端子Ｏｕｔ４から出力される。

続いて、出力信号ＱＥ４がレベルシフト回路Ｌ０４によりレベルシフトされた“Ｈｉｇｈ”レベルの信号、及び出力信号ＯＥ１がレベルシフト回路Ｌ１によりレベルシフトされた“Ｈｉｇｈ”レベルの信号が出力バッファ回路Ｂｕ５に入力され、論理演算されて“Ｈｉｇｈ”レベルの信号が出力端子Ｏｕｔ５から出力される。

そして、出力信号ＱＥ（Ｍ−４）がレベルシフト回路ＬＭ−４によりレベルシフトされた“Ｈｉｇｈ”レベルの信号、及び出力信号ＯＥ４がレベルシフト回路Ｌ４によりレベルシフトされた“Ｈｉｇｈ”レベルの信号が出力バッファ回路ＢｕＭに入力され、論理演算されて“Ｈｉｇｈ”レベルの信号が出力端子ＯｕｔＭから出力される（図示していない）。なお、出力端子から出力される信号が“Ｈｉｇｈ”レベルのときにＴＦＴが動作して表示パネル（ＬＣＤ）３に画像が表示される。

なお、ゲートドライバ１８に設けられているレベルシフト回路の数（Ｎ_ＬＳ）は、
Ｎ_ＬＳ＝（Ｍ／ｎ）＋ｎ・・・・・・・・・・式（１）
で表され、Ｍはゲートドライバの出力端子数、ｎは隣接する出力端子ごとに設けられているレベルシフト回路の個数である。ここでは、Ｍ＝１７６で、ｎ＝４であるから、レベルシフト回路の個数（Ｎ_ＬＳ）は４８である。

次に、従来の出力端子ごとに１個づつレベルシフト回路を設ける場合に対するレベルシフト回路の削減率（Ｙ_ＬＳ％）は、
Ｙ_ＬＳ＝｛１−（Ｎ_ＬＳ／Ｍ）｝×１００・・・・・・・・・・式（２）
で表され、ここでは、Ｎ_ＬＳ＝４８、Ｍ＝１７６であるから、レベルシフト回路の削減率（Ｙ_ＬＳ）は７２．７％である。

そして、従来の出力端子ごとに１個づつレベルシフト回路を設ける場合に対するゲートドライバの面積削減率（Ｙ_ｃｈｉｐ）は、
Ｙ_ｃｈｉｐ＝｛１−（Ｎ_ＬＳ／Ｍ）｝×Ｓ_ＬＳ・・・・・・・・・・式（３）
で表され、Ｓ_ＬＳはゲートドライバ内でのレベルシフト回路の占有面積率（％）である。ここでは、Ｎ_ＬＳ＝４８、Ｍ＝１７６で、レベルシフト回路の占有面積率（Ｓ_ＬＳ）が４０％の場合、ゲートドライバの面積削減率（Ｙ_ｃｈｉｐ）は２９．１％である。

上述したように、本実施例の、駆動回路では、レベルシフト回路Ｌ１乃至Ｌ４、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４がタイミング回路１９と出力バッファ回路Ｂｕ１乃至Ｂｕ５、ＢｕＭとの間に設けられている。そして、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４が出力バッファ回路Ｂｕ１乃至Ｂｕ５、ＢｕＭの隣接する４個にそれぞれ接続され、レベルシフト回路Ｌ１乃至Ｌ４がレベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４を補完する役目を有し、それぞれ隣接する４つ出力端子の内のひとつに接続されている。

このため、レベルシフト回路の数を従来よりも削減することができるので、回路規模及び素子数の増大を抑制でき、チップ面積の増大を抑制することができる。

なお、本実施例では、ＬＣＤのゲートドライバとしての駆動回路に適用したが、ＬＣＤのソースドライバに適用してもよい。また、レベルシフト回路を４ＣＨ本数ごとに儲け、４ＣＨ本数内は４つの共通のレベルシフト回路で対応しているが、レベルシフト回路をｎ（ｎは２以上の正の整数）ＣＨ本数毎に儲け、ｎＣＨ本数内はｎ個の共通のレベルシフト回路で対応してもよい。この場合、ｎは２の倍数が好ましい。

次に、本発明の実施例２に係る駆動回路について、図面を参照して説明する。図４は、ゲートドライバを示すブロック図、図５は出力バッファ回路を示す回路である。本実施例では、貫通電流を低減するために出力バッファ回路の回路構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図４に示すように、ゲートドライバ１７ａには、タイミング回路１９、レベルシフト回路Ｌ１乃至Ｌ４、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、レベルシフト回路ＬＭ−４、出力バッファ回路Ｂｕ１ａ乃至Ｂｕ５ａ、出力バッファ回路ＢｕＭａ、出力端子Ｏｕｔ１乃至Ｏｕｔ５、及び出力端子ＯｕｔＭが設けられている。

図５に示すように、出力バッファ回路Ｂｕ１ａ乃至Ｂｕ５ａ、及びＢｕＭａには、２入力ＡＮＤ回路ＡＮＤ１、インバータＩＮＶ１、インバータＩＮＶ２、ＰｃｈＭＯＳトランジスタＰ１、及びＮｃｈＭＯＳトランジスタＮ１が設けられている。

２入力ＡＮＤ回路ＡＮＤ１は、レベルシフト回路の出力信号ＬＯＥ及びＬＱＥを入力し、論理演算した信号（ＡＮＤ回路の出力信号）Ａを出力する。なお、信号Ａの波形は、比較的穏やかに“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化するのが好ましい。例えば、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する期間が、表示パネル（ＬＣＤ）３を動作させるクロック信号の速度と同程度レベルに設定されるのが好ましい。

インバータＩＮＶ１は、回路閾値Ｖｔｈ１を有し、２入力ＡＮＤ回路ＡＮＤ１とＰｃｈＭＯＳトランジスタＰ１のゲートの間に設けられ、信号Ａを反転した信号（インバータの出力信号）Ｂ１を出力する。インバータＩＮＶ２は、回路閾値Ｖｔｈ２を有し、２入力ＡＮＤ回路ＡＮＤ１とＮｃｈＭＯＳトランジスタＮ１のゲートの間に設けられ、信号Ａを反転した信号（インバータの出力信号）Ｂ２を出力する。ここで、回路閾値Ｖｔｈ１は、回路閾値Ｖｔｈ２よりも高く設定されている。

ＰｃｈＭＯＳトランジスタＰ１は、ソースが高電位側電源ＶＧＨに接続され、ドレインがＮｃｈＭＯＳトランジスタＮ１のドレインに接続されている。ＮｃｈＭＯＳトランジスタＮ１は、ソースが低電位側電源ＶＧＬに接続されている。そして、ＰｃｈＭＯＳトランジスタＰ１及びＮｃｈＭＯＳトランジスタＮ１は、信号（インバータの出力信号）Ｂ１及び信号（インバータの出力信号）Ｂ２を入力し、インバータ動作して信号（出力バッファ回路の出力信号）Ｏｕｔｓを出力する。ここで、ＰｃｈＭＯＳトランジスタＰ１或いはＮｃｈＭＯＳトランジスタＮ１がオンしているときに貫通電流が流れる。

次に、出力バッファ回路の動作について図６を参照して説明する。図６は出力バッファ回路の動作を示すタイミングチャートである。

図６に示すように、まず、信号Ａのレベルが回路閾値Ｖｔｈ２以下の場合、インバータＩＮＶ１は“Ｈｉｇｈ”レベル信号を出力し、インバータＩＮＶ２は“Ｈｉｇｈ”レベル信号を出力する。次に、信号Ａのレベルが回路閾値Ｖｔｈ２以上になると、インバータＩＮＶ１は“Ｈｉｇｈ”レベル信号を出力し、インバータＩＮＶ２は“Ｌｏｗ”レベル信号を出力する。続いて、信号Ａのレベルが回路閾値Ｖｔｈ１以上になると、インバータＩＮＶ１は“Ｌｏｗ”レベル信号を出力し、インバータＩＮＶ２は“Ｌｏｗ”レベル信号を出力する。そして、信号Ａのレベルが再度回路閾値Ｖｔｈ１以下になると、インバータＩＮＶ１は“Ｈｉｇｈ”レベル信号を出力し、インバータＩＮＶ２は“Ｌｏｗ”レベル信号を出力する。次に、信号Ａのレベルが再度回路閾値Ｖｔｈ２以下になると、インバータＩＮＶ１は“Ｈｉｇｈ”レベル信号を出力し、インバータＩＮＶ２は“Ｈｉｇｈ”レベル信号を出力する。

次に、信号Ｂ１が“Ｈｉｇｈ”レベル、信号Ｂ２が“Ｈｉｇｈ”レベルのときに、ＰｃｈＭＯＳトランジスタＰ１がオフし、ＮｃｈＭＯＳトランジスタＮ１がオンするので信号Ｏｕｔｓは“Ｌｏｗ”レベルとなる。続いて、信号Ｂ１が“Ｈｉｇｈ”レベル、信号Ｂ２が“Ｌｏｗ”レベルのときに、ＰｃｈＭＯＳトランジスタＰ１がオフし、ＮｃｈＭＯＳトランジスタＮ１がオフするので信号Ｏｕｔｓはハイインピーダンス状態（ＨｉＺ）となり、期間Ｔでは貫通電流が流れない。そして、信号Ｂ１が“Ｌｏｗ”レベル、信号Ｂ２が“Ｌｏｗ”レベルのときに、ＰｃｈＭＯＳトランジスタＰ１がオンし、ＮｃｈＭＯＳトランジスタＮ１がオフするので信号Ｏｕｔｓは“Ｈｉｇｈ”レベルとなる。次に、信号Ｂ１が“Ｈｉｇｈ”レベル、信号Ｂ２が“Ｌｏｗ”レベルのときに、ＰｃｈＭＯＳトランジスタＰ１がオフし、ＮｃｈＭＯＳトランジスタＮ１がオフするので信号Ｏｕｔｓはハイインピーダンス状態（ＨｉＺ）となり、期間Ｔでは貫通電流が流れない。続いて、信号Ｂ１が“Ｈｉｇｈ”レベル、信号Ｂ２が“Ｈｉｇｈ”レベルのときに、ＰｃｈＭＯＳトランジスタＰ１がオフし、ＮｃｈＭＯＳトランジスタＮ１がオンするので信号Ｏｕｔｓは“Ｌｏｗ”レベルとなる。

ここで、表示パネル（ＬＣＤ）３を動作させるクロック信号の速度が、例えば、１６．８ｎｓ、ハイインピーダンス状態（ＨｉＺ）の期間Ｔが、例えば、５ｎｓであれば、従来のＰｃｈＭＯＳトランジスタＰ１或いはＮｃｈＭＯＳトランジスタＮ１が必ずオンする場合に比べて貫通電流を３０％削減することができる。

上述したように、本実施例の駆動回路では、２入力ＡＮＤ回路ＡＮＤ１、インバータＩＮＶ１、インバータＩＮＶ２、ＰｃｈＭＯＳトランジスタＰ１、及びＮｃｈＭＯＳトランジスタＮ１から構成される出力バッファ回路Ｂｕ１ａ乃至Ｂｕ５ａ、及びＢｕＭａが設けられている。そして、ＰｃｈＭＯＳトランジスタＰ１及びＮｃｈＭＯＳトランジスタＮ１がオフするハイインピーダンス状態（ＨｉＺ）の期間Ｔが設定されている。

このため、実施例１の効果の他に、出力バッファ回路に流れる貫通電流を低減することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では、ＬＣＤと同様にライン毎にＳＣＡＮをして表示を行うＦＥＤ（Field Emission Display）、ＥＬＤ（Electroluminescent Display）、或いはＰＤＰ（Plasma Display Panel）などに用いられるドライバとしての駆動回路に適用してもよい。

本発明の実施例１に係る液晶表示装置の構成を示すブロック図。本発明の実施例１に係るソースドライバを示すブロック図。本発明の実施例１に係るソースドライバの動作を示すタイミングチャート。本発明の実施例２に係るソースドライバを示すブロック図。本発明の実施例２に係る出力バッファ回路を示す回路図。本発明の実施例２に係る出力バッファ回路の動作を示すタイミングチャート。

符号の説明

１マイクロプロセッサ（ＭＰＵ）
２ＬＣＤドライバ
３表示パネル（ＬＣＤ）
１０システムインターフェース
１１表示レジスタ回路
１２表示ＲＡＭ
１３ラッチ回路
１４発振器
１５タイミング発生回路
１６ゲート制御回路
１７、１７ａソースドライバ
１８ゲートドライバ
１９タイミング回路
３０液晶表示装置
ＡＡＮＤ回路の出力信号
Ｂ１、Ｂ２インバータの出力信号
Ｂｕ１〜Ｂｕ５、ＢｕＭ、Ｂｕ１ａ〜Ｂｕ５ａ、ＢｕＭａ出力バッファ回路
ＣＬＫクロック信号
Ｄｉｎ入力信号
ＩＮＶ１〜４、ＩＮＶａインバータ
Ｌ１〜Ｌ４、Ｌ００、Ｌ０４、ＬＭ−４レベルシフト回路
ＬＯＥ、ＬＱＥレベルシフト回路の出力信号
ＡＮＤ１、ＡＮＤａ２入力ＡＮＤ回路
Ｎ１ＮｃｈＭＯＳトランジスタ
ＯＥ１〜ＯＥ４、ＱＥ０、ＱＥ４、ＱＥ８、ＱＥ（Ｍ−４）タイミング回路の出力信号
Ｏｕｔ１〜Ｏｕｔ５、ＯｕｔＭ出力端子
Ｏｕｔｓ出力バッファ回路の出力信号
Ｐ１ＰｃｈＭＯＳトランジスタ
ＶＧＨ高電位側電源
ＶＧＬ低電位側電源

Claims

表示パネルに画像を表示するために基準となる、“Ｈｉｇｈ”レベル期間がｔ、“Ｌｏｗ”レベル期間が（ｎ−１）ｔ（ただし、ｎは２以上の正の整数）を１周期とする第１の信号と前記第１の信号を基本とし、前記第１の信号を順次、期間ｔづつシフトした信号とから構成されるｎ個の第１の信号群、及び“Ｈｉｇｈ”レベル期間がｎｔからなる第２の信号と前記第２の信号を基本とし、前記第２の信号を順次、期間ｎｔづつシフトした信号とから構成される複数の第２の信号群を発生するタイミング回路と、
前記第１の信号群の内いずれか１つの信号を入力し、この信号をレベルシフトする第１のレベルシフト回路と、
前記第１のレベルシフト回路と同一回路構成を有し、前記第２の信号群の内いずれか１つの信号を入力し、この信号をレベルシフトする第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路から出力された信号を入力し、論理演算して前記表示パネルに画像を表示するための信号を、出力端子を介して出力する出力バッファ回路と
を具備することを特徴とする駆動回路。
表示パネルに画像を表示するために基準となる、“Ｈｉｇｈ”レベル期間がｔ、“Ｌｏｗ”レベル期間が（ｎ−１）ｔ（ただし、ｎは２以上の正の整数）を１周期とする第１の信号と前記第１の信号を基本とし、前記第１の信号を順次、期間ｔづつシフトした信号とから構成されるｎ個の第１の信号群、及び“Ｈｉｇｈ”レベル期間がｎｔからなる第２の信号と前記第２の信号を基本とし、前記第２の信号を順次、期間ｎｔづつシフトした信号とから構成される複数の第２の信号群を発生するタイミング回路と、
前記第１の信号群の内いずれか１つの信号を入力し、この信号をレベルシフトする第１のレベルシフト回路と、
前記第１のレベルシフト回路と同一回路構成を有し、前記第２の信号群の内いずれか１つの信号を入力し、この信号をレベルシフトする第２のレベルシフト回路と、
２入力ＡＮＤ回路から構成され、前記第１及び第２のレベルシフト回路から出力された信号を入力し、論理演算され、前記表示パネルに画像を表示するための信号を、出力端子を介して出力する出力バッファ回路と
を具備することを特徴とする駆動回路。
前記出力バッファ回路は、前記第１及び第２のレベルシフト回路から出力された信号を入力し、論理演算した信号を出力する２入力ＡＮＤ回路と、第１の回路閾値電圧を有し、前記２入力ＡＮＤ回路から出力した信号を反転する第１のインバータと、前記第１の回路閾値電圧よりも低い第２の回路閾値電圧を有し、前記前記２入力ＡＮＤ回路から出力した信号を反転する第２のインバータと、ソースが高電位側電源に接続され、ゲートに前記第１のインバータから出力された信号を入力するＰｃｈＭＯＳトランジスタと、ドレインが前記ＰｃｈＭＯＳトランジスタのドレインに接続され、ソースが低電位側電源に接続され、ゲートに前記第２のインバータから出力された信号を入力するＮｃｈＭＯＳトランジスタとから構成されていることを特徴とする請求項１に記載の駆動回路。
前記ｎは、２の倍数であることを特徴とする請求項１乃至３のいずれか１項に記載の出力回路。
前記第１の回路閾値電圧と前記２の回路閾値電圧の間、前記ＰｃｈＭＯＳトランジスタ及び前記ＮｃｈＭＯＳトランジスタがオフし、ハイインピーダンス状態となることを特徴とする請求項３又は４に記載の出力回路。