JP4887799B2 - 表示装置および携帯端末 - Google Patents
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Description
この駆動回路一体型表示装置は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系が低温ポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
具体的には、水平転送クロックHCK(図示せず)に同期して各転送段から順次シフトパルス(サンプリングパルス)を出力するシフトレジスタ(HSR)群3HSRU,3HSRDと、シフトレジスタ31U,31Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群3SMPLU,3SMPLDと、サンプリングラッチ回路32U,32Dの各ラッチデータを線順次化する線順次化ラッチ回路群3LTCU、3LTCDと、線順次化ラッチ回路33U,33Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル/アナログ変換回路(DAC)群3DACU,3DACDと、を有する。
なお、通常、DAC34U,34Dの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがDAC34に入力される。
したがって、上記形式のレベルシフタ回路では、たとえば入力電源電圧が1.8V程度まで低下してくると、インバータを構成するトランジスタTrのしきい値電圧Vth付近までゲート電圧が落ちてしまうために、高周波信号に対しては回路を動作させることが困難となる。
そのため、駆動回路一体型表示パネルを商品化する際、セット側から出力される信号振幅が小さい場合は、セットとパネルの間に外付けのレベル変換用チップ(Chip)が必要となるため、コスト面・信頼性・外形面での大きな不利益となっている。
また、外付け部品が不要になるため、モジュールの薄型化に貢献することが可能となる。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
また、ガラス基板11の第2の水平駆動回路13Dの配置位置の近傍の縁部にはデータ等の入力パッド20が形成されている。
絶縁基板に形成される回路群は、低温ポリシリコンTFTプロセスにより形成されている。すなわち、この駆動回路一体型表示装置10は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択してデータライン(信号線)に出力することによりRGBセレクタ方式を採用している。
本実施形態においては、3つのデジタル画像データR,G,Bのうち、デジタルRデータを第1デジタルデータ、デジタルBデータを第2デジタルデータ、デジタルGデータを第3デジタルデータとして説明する。
そして、有効表示部12は、水平駆動回路13U,13D、並びに垂直駆動回路14に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
図5において、表示部12には、垂直走査ライン…,121n−1,121n,121n+1,…と、データライン…,122m−2,122m−1,122m,122m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素123が配置されている。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通ライン124に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン124との間に接続されている。
共通ライン124には、ガラス基板11に駆動回路等と一体的に形成されるVCOM回路21により所定の交流電圧がコモン電圧Vcomとして与えられる。
垂直駆動回路14は、たとえばシフトレジスタを含んで構成され、垂直転送クロックVCK(図示せず)に同期して順次垂直選択パルスを発生して垂直走査ライン…,121n−1,121n,121n+1,…に与えることによって垂直走査を行う。
第1の水平駆動回路13Uは、このRGBセレクタ方式の採用に伴い、第1および第2サンプリングラッチ回路にラッチされたRデータとBデータを時分割的に第1ラッチ回路、さらには第2ラッチ回路に転送し、このRデータとBデータのラッチ回路への時分割的な転送処理の間に第3サンプリングラッチ回路にラッチされたGデータを第3ラッチ回路に転送し、第2ラッチ回路および第3ラッチ回路にラッチされるR,B,Gデータを1水平期間内で選択的出力してアナログデータに変換し、3つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路13Uにおいては、RGBセレクタシステムを実現するために、2つのデジタルR,Bデータ用の第1ラッチ系列と、1つのデジタルGデータ用の第2ラッチ系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路(DAC)、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第2の水平駆動回路13Dは、基本的には第1の水平駆動回路13Uと同様の構成を有する。
なお、この水平駆動回路は、3つのデジタルデータに対応した基本的な構成をしめしており、実際には、同様の構成が並列的に複数配列される。
このような構成を有するサンプリングラッチ回路群13SMPLにおいて、第1サンプリングラッチ回路131、第2サンプリングラッチ回路132、第1ラッチ回路134、および第2ラッチ回路135により第1ラッチ系列137が形成され、第3ランプリングラッチ回路133および第3ラッチ回路136により第2ラッチ系列138が形成されている。
そして、サンプリングラッチ回路群13SMPLの出力段である第2および第4ラッチ回路135,136のレベルシフト機能により、たとえば−2.3V〜4.8V系にレベルアップされる。
デジタルアナログ変換回路13DACは、一水平期間中に3回デジタル・アナログ変換を行う。すなわち、デジタルアナログ変換回路13DACは、一水平期間中に3つのデジタルR,B,Gデータをアナログデータに変換する。
アナログバッファ13ABUFは、デジタルアナログ変換回路13DACでアナログ信号に変換されたR,B,Gデータをバッファリングしてラインセレクタ13LESLに出力する。
ラインセレクタ13LSELは、一水平期間において3つのアナログR,B,Gデータを選択して、対応するデータラインDTL−R、DTL−B、DTL−Gに出力する。
水平方向1ラインすべてのデータを第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータを第1ラッチ回路134に転送し、すぐに第2ラッチ回路135に転送し格納する。
次に、第1サンプリングラッチ回路131内のデータを第2サンプリングラッチ132に転送し、すぐに第1ラッチ回路134に転送し格納する。また同期間に第3サンプリングラッチ回路133内のデータを第3ラッチ回路136に転送する。
そして次の水平方向1ラインのデータを、第1、第2、および第3サンプリングラッチ回路131,132,133に格納していく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータを、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
その後、第1ラッチ回路134に格納されているデータを第2ラッチ回路135に転送し格納する。そのデータをラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
このサンプリングラッチ方式により、3つのデジタルデータをデジタルアナログ変換回路13DACに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第3デジタルデータは、水平方向1ラインのデータを格納している間転送作業を伴わないこと、RGBセレクタ駆動の場合はB(Blue)→G(Green)→R(Red)の順で書き込むことが、液晶のVT特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりGデータにすることにより、画質ばらつきに強くなる。
また、電源回路16は、内部パネル電圧として負電圧であるVSS2(たとえば−1.9V)、VSS3(たとえば−3.8V)を生成してパネル内部の所定回路(インタフェース回路等)に供給する。
インタフェース回路17は、電源回路16がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックMCKの電源回路16への供給は行わないように構成可能である。あるいはインタフェース回路17から電源回路16へマスタクロックMCKの供給ラインをそのままで、電源回路16側でマスタクロックMCKを昇圧に使用しないように構成することも可能である。
以下に、本実施形態のインタフェース回路におけるレベル変換回路の具体的な構成および機能について説明する。
具体的には、レベルシフタ171は、nチャネルトランジスタNT1711〜NT1715、pチャネルトランジスタPT1711,PT1712、インバータINV1711、およびキャパシタC171を有している。さらに、図8において、NDAは第1ノードを、NABは第2ノードを、NDCは第3ノードを示している。
トランジスタNT1712はそのソース、ドレインがリファレンス電圧VREFの入力端子VrefとノードNDAに接続され、ゲートがリセット信号rstの入力ラインに接続されている。
トランジスタPT1711のソースがパネル内駆動電圧(第2の電源電圧)VDD2の供給ラインに接続され、ドレインがトランジスタNT1713のドレインに接続され、トランジスタNT1713のソースが基準電位VSS(GND)に接続されている。そして、トランジスタPT1711のゲートとトランジスタNT1713のゲート同士が接続されてノードNDBが形成されている。このトランジスタPT1711とNT1713によりインバータINV1712が形成されている。
トランジスタPT1712のソースがパネル内駆動電圧(第2の電源電圧)VDD2の供給ラインに接続され、ドレインがトランジスタNT1714のドレインに接続され、トランジスタNT1714のソースが基準電位VSS(GND)に接続されている。トランジスタPT1712とNT1714のドレイン同士の接続点が出力端子outと接続されている。
そして、トランジスタPT1712のゲートとトランジスタNT1715のゲート同士が接続され、このゲート同士の接続点と、トランジスタPT1711とトランジスタNT1713のドレイン同士の接続点とが接続されてノードNDCが形成されている。
トランジスタNT1715(スイッチングトランジスタ)はそのソース、ドレインがノードNDBとノードNDCに接続され、ゲートがリセット信号rstの入力ラインに接続されている。
キャパシタC171の第1電極がノードNDAに接続され、第2電極がノードNDBに接続されている。
論理回路173は、図9に示すように、インバータINV1731、INV1732、T型フリップフロップFF173、および2入力ANDゲートAG1731,AG1732を有する。
ANDゲートAG1731の他方の入力端子はインバータINV1732の出力端子接続されている。そして、インバータINV1732の入力端子およびANDゲートAG1732の他方の入力端子がT型フリップフロップFF173の出力端子outに接続されている。また、T型フリップフロップFF173の出力端子outからスイッチ175,176を切り替えるための選択パルスSEL MCKが出力される。
図11のリファレンス電圧生成回路174Bは、リセット動作時のみに抵抗素子に電流を流すためのスイッチとしてトランジスタNT1741を設け、定電流化を実現し、パネル内消費電流の低減を実現している。
図12は図7のレベル変換回路の全体的なタイミングチャートを示し、図13は図8のレベルシフタのタイミングチャートを示している。
水平同期信号Hsyncはレベルシフタ172で、入力電圧レベル(VDD0振幅)からパネル内ロジック電圧(VDD2振幅)にレベル変換される。レベル変換された水平同期信号Hsyncは論理回路173に入力される。
論理回路173においては、2水平期間の周期を持つリセットパルスrst-1、rst-2と最終出力切り替え用SWの選択パルスSEL_MCKが生成される。ここで、リセットパルスrst-1、rst-2の位相は1水平期間分だけずらしたタイミングで出力が行われる。
リセットパルスrst-1、rst-2の信号は、それぞれレベルシフタ171−1,171−2に入力される。これにより、レベルシフタ171−1,171−2は、2水平期間の周期でリセットがかかる。
最終出力信号LSMCKは、レベルシフタ171−1,171−2の出力信号から選択した一の信号として出力される。レベルシフタ171−1,171−2の出力の際は、リセット動作を行っていない方の回路が選択されるように選択パルスSEL_MCKの位相が決められる。
一方、ノードNDAはVREF(=VDD0/2)電位となる。
駆動状態においては、トランジスタNT1711がオンし、トランジスタNT1712、NT1715がオフし、ノードNDAは外部入力パルスMCKの電位となる。
ノードNDBは、キャパシタC171によりCカップリングされて、インバータINV1712の動作点を中心としてVDD0の電圧で振幅する。
インバータINV1712は動作点付近にあるため、ゲート電位の振幅が微小であっても後段のゲート容量を十分に駆動できるだけの電流が流れる。そのため、out出力はMCKをVDD0からVDD2電位に増幅した信号となる。
既存の表示装置では、図14(A)に示すように、マスタクロックMCK、水平同期信号Hsyncの入力パルスに対して非同期型のレベルシフタL/Sが接続されており、パネル内のロジック電圧まで昇圧された後、タイミングジェネレータ18に出力されていた。
これに対して、本実施形態のインタフェース回路17によれば、図14(B)、(C)に示すように、マスタクロックMCKに対してはリセットが必要なレベルシフタ171が接続されており、そのリセット信号は非同期型レベルシフタ172でレベル変換された水平同期信号Hsyncを使用して生成される。水平同期信号Hsyncは、パラレルRGBインタフェースに必須のパルスなため、いずれのシステムを用いても同じタイミングの出力波形を得ることが可能である。また、水平同期信号HsyncをマスタクロックMCKのリセットに使用したとしても、システムの機能を制限することはない。
この変更により、インバータINV1712の特性が向上するため、レベルシフタのダイナミックレンジが増大する。
インタフェース回路17において、水平同期信号Hsyncはレベルシフタ172で、入力電圧レベル(VDD0振幅)からパネル内ロジック電圧(VDD2振幅)にレベル変換される。レベル変換された水平同期信号Hsyncは論理回路173に入力される。
論理回路173においては、2水平期間の周期を持つリセットパルスrst-1、rst-2と最終出力切り替え用SWの選択パルスSEL_MCKが生成される。ここで、リセットパルスrst-1、rst-2の位相は1水平期間分だけずらしたタイミングで出力が行われる。
リセットパルスrst-1、rst-2の信号は、それぞれレベルシフタ171−1,171−2に入力される。これにより、レベルシフタ171−1,171−2は、2水平期間の周期でリセットがかかる。
そして、最終出力信号LSMCKが、レベルシフタ171−1,171−2の出力信号から選択した一の信号として出力される。
第1および第2の水平駆動回路13U,13Dでは、データ処理回路15より入力されたデジタルGデータが第3サンプリングラッチ回路133で1Hかけて順次サンプリングし保持される。その後、水平のブランキング期間に第3ラッチ回路136に転送される。
これと並行して、RデータとBデータが別々に1Hかけてサンプリングされて第1および第2サンプリングラッチ回路131,132に保持され、次の水平ブランキング期間にそれぞれの第1ラッチ回路134に転送される。
水平方向1ラインすべてのデータが第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータが第1ラッチ回路134に転送され、すぐに第2ラッチ回路135に転送され格納される。
次に、第1サンプリングラッチ回路131内のデータが第2サンプリングラッチ132に転送され、すぐに第1ラッチ回路134に転送されて格納される。また同期間に第3サンプリングラッチ回路133内のデータが第3ラッチ回路136に転送される。
そして次の水平方向1ラインのデータが、第1、第2、および第3サンプリングラッチ回路131,132,133に格納されていく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータが、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
その後、第1ラッチ回路134に格納されているデータが第2ラッチ回路135に転送されて格納される。そのデータがラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
次の1H期間にデジタルアナログ変換回路13DACでアナログデータに変換されたR,B,Gデータがアナログバッファ13ABUFに保持され、1H期間が3分割された形態で各アナログR,B,Gデータが対応するデータラインに選択的に出力される。
なお、G、R、Bの処理の順番は切り替わっても実現可能である。
すなわち、セット側から出力されたパラレルRGB入力信号を直接受けることができるため、外付けICの費用を節約することが可能となる。
外付け部品点数を削減することができ、ひいては信頼性の向上を図ることができる。
また、外付け部品が不要になるため、モジュールの薄型化に貢献することが可能となる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるDA変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第1および第2デジタルデータ用と第3デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、1水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
このような構成の携帯電話機において、表示部430にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
また、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
Claims (6)
- 少なくともマスタクロックが供給される駆動回路一体型表示装置であって、
上記マスタクロックの入力時の第1レベルを内部駆動電圧レベルの第2レベルに変換して所定回路に出力するレベル変換回路を有し、
上記レベル変換回路は、
定期的にリセット動作が必要な形式のL個のレベルシフタと、
レベルシフトされた水平同期信号に基づいて、N水平期間の周期を持つ上記レベルシフタ用のリセットパルスを、各レベルシフタに対してM水平期間(但し、M<N)位相をずらして入力する信号を出力する論理回路と、
最終出力信号としてM水平期間毎にL個のレベルシフタの出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックを出力する機能と、を含み、
上記レベルシフタは、
上記内部駆動電圧レベル電位と基準電位との間に接続されたインバータと、
上記マスタクロックが供給される第1ノードと、
上記インバータの入力に接続された第2ノードと、
上記インバータの出力に接続された第3ノードと、
上記第1ノードと上記第2ノード間に接続されたキャパシタと、
リセット期間のみ上記マスタクロックの入力を阻止して、上記第1レベル電位と基準電位との中間電位であるリファレンス電圧を上記第1ノードに供給し、かつ、上記第2ノードと上記第3ノードを導通状態とする回路と、を含む
表示装置。 - 上記第2ノードと上記第3ノードはスイッチングトランジスタにより接続され、当該スイッチングトランジスタは、非導通時にはゲート電位が負電位に保持される
請求項1記載の表示装置。 - 上記インバータは基準電位の代わりに負電位に接続されている
請求項1記載の表示装置。 - 少なくともマスタクロックが供給される駆動回路一体型表示装置を備えた携帯端末であって、
上記表示装置は、
上記マスタクロックの入力時の第1レベルを内部駆動電圧レベルの第2レベルに変換して所定回路に出力するレベル変換回路を有し、
上記レベル変換回路は、
定期的にリセット動作が必要な形式のL個のレベルシフタと、
レベルシフトされた水平同期信号に基づいて、N水平期間の周期を持つ上記レベルシフタ用のリセットパルスを、各レベルシフタに対してM水平期間(但し、M<N)位相をずらして入力する信号を出力する論理回路と、
最終出力信号としてM水平期間毎にL個のレベルシフタの出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックを出力する機能と、を含み、
上記レベルシフタは、
上記内部駆動電圧レベル電位と基準電位との間に接続されたインバータと、
上記マスタクロックが供給される第1ノードと、
上記インバータの入力に接続された第2ノードと、
上記インバータの出力に接続された第3ノードと、
上記第1ノードと上記第2ノード間に接続されたキャパシタと、
リセット期間のみ上記マスタクロックの入力を阻止して、上記第1レベル電位と基準電位との中間電位であるリファレンス電圧を上記第1ノードに供給し、かつ、上記第2ノードと上記第3ノードを導通状態とする回路と、を含む
携帯端末。 - 上記第2ノードと上記第3ノードはスイッチングトランジスタにより接続され、当該スイッチングトランジスタは、非導通時にはゲート電位が負電位に保持される
請求項4記載の携帯端末。 - 上記インバータは基準電位の代わりに負電位に接続されている
請求項4記載の携帯端末。
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