JP3516323B2 - シフトレジスタ回路および画像表示装置 - Google Patents
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Description
及び画像表示装置に関し、シフトレジスタ回路を構成す
るラッチ回路群を複数の回路ブロックに分割し、デジタ
ル信号の転送が行われている回路ブロックのラッチ回路
にのみクロック信号を選択的に供給するようにしたも
の、及びこのような構成のシフトレジスタ回路をデータ
信号線駆動回路などに用いたアクティブマトリクス型の
画像表示装置に関する。
電子機器で広く利用されているが、ここでは特に段数が
極めて多い画像表示装置の駆動回路に用いられるシフト
レジスタ回路(以下、単にシフトレジスタともいう。)
について説明する。
示装置の概略構成を示す。図において、200は従来の
液晶表示装置で、これは液晶パネル31とデータ信号線
駆動回路32と走査信号線駆動回路33とを有してい
る。液晶パネル31は、ガラスなどからなる2枚の透明
基板を液晶を介して向かい合わせに配置したものであ
る。そして、一方の透明基板には、M本のデータ信号線
SL1〜SLMとN本の走査信号線GL1〜GLNとが縦横
に碁盤の目状に形成されると共に、これらデータ信号線
SLi(iは1≦i≦Mの整数)と走査信号線GLj(j
は1≦j≦Nの整数)の各交差部に画素PIXi,jがそ
れぞれ形成されている。
DATをデータクロック信号CKSとデータスタート信
号SPSによりサンプリングし、データ信号線SL1〜
SLMにそれぞれ振り分けて送出する駆動回路である。
走査信号線駆動回路33は、走査クロック信号CKGと
走査スタート信号SPGにより走査信号線GL1〜GLN
を順に1本ずつ走査して、データ信号線SL1〜SLM上
に送出された各データ信号DATを書き込むべき1行の
画素PIX1,j〜PIXM,jを選択する駆動回路である。
ATを各データ信号線SLiに送出する方式としては、
点順次駆動方式と線順次駆動方式とがある。点順次駆動
方式は、データ信号DATをサンプリングするたびに順
に各データ信号線SLiに送出する方式であり、線順次
駆動方式は、1水平走査期間にわたって順次サンプリン
グしたデータ信号DATを一旦それぞれホールドし、こ
れら1行分のデータ信号DATをデータ信号線SL1〜
SLMに一斉に送出する方式である。データ信号線駆動
回路32は、いずれの方式の場合にもシフトレジスタを
用いるが、ここでは、回路構成が簡単な点順次駆動方式
を用いる場合について説明する。
示すように、M段のラッチ回路LT1〜LTMからなるシ
フトレジスタ34を備え、データクロック信号CKSに
同期してデータスタート信号SPSを順に各段のラッチ
回路LTiで転送するようになっている。データスター
ト信号SPSは、1水平走査期間ごとに1パルスが出力
されるパルス信号である。そして、各段のラッチ回路L
Tiからパラレルに出力されるこのデータスタート信号
SPSのラッチ信号は、それぞれバッファ回路BUF1
〜BUFMを介してサンプリングスイッチASW1〜AS
WMの制御端子に入力される。各バッファ回路BUFi
は、ラッチ回路LTiで保持されたデータスタート信号
SPSを増幅し、必要に応じて反転して出力する回路で
あり、各サンプリングスイッチASWiは、制御端子の
入力に応じて回路のON/OFFを行うアナログスイッ
チである。また、データ信号DATは、これらのサンプ
リングスイッチASW1〜ASWMを介してそれぞれデー
タ信号線SL1〜SLMに送出される。したがって、この
データ信号線駆動回路32は、1水平走査期間ごとに、
データスタート信号SPSのパルスをシフトレジスタ3
4の各段のラッチ回路LTiで順に転送することによ
り、各サンプリングスイッチASWiを順にONにして
データ信号DATをサンプリングし各データ信号線SL
iに送出することができる。
タを用いる方式とカウンタおよびデコーダを用いる方式
とがあるが、回路構成が簡単で構成トランジスタ数が少
ないシフトレジスタを用いる方式を採用することが多
く、ここでも、この方式による場合について説明する。
示すように、N段のラッチ回路LT1〜LTNからなるシ
フトレジスタ35を備え、走査クロック信号CKGに同
期して走査スタート信号SPGを順に各段のラッチ回路
LTjで転送するようになっている。走査スタート信号
SPGは、1垂直走査期間ごとに1パルスが出力される
パルス信号である。そして、各段のラッチ回路LTjか
らパラレルに出力されるこの走査スタート信号SPGの
ラッチ信号は、それぞれ第1バッファ回路BUF1,1〜
BUF1,Nを介して論理ゲートLOG1〜LOGNに入力
される。また、これらの論理ゲートLOG1〜LOGNに
は、走査制御信号GPSもそれぞれ入力される。これら
走査制御信号GPSと論理ゲートLOG1〜LOGNは、
走査を制御するためのものである。これら各論理ゲート
LOGjの出力は、それぞれ第2バッファ回路BUF2,1
〜BUF2,Nを介して走査信号線GL1〜GLNに接続さ
れる。したがって、この走査信号線駆動回路33は、1
垂直走査期間ごとに、走査スタート信号SPGのパルス
をシフトレジスタ35の各段のラッチ回路LTjで順に
転送することにより、各走査信号線GLjを順にアクテ
ィブにすることができる。
iと走査信号線GLjの各交差部に形成される画素PIX
i,jは、図11に示すように、スイッチ素子SWと液晶
容量Clおよび補助容量Csからなる画素容量とによっ
て構成される。スイッチ素子SWは、一方の透明基板上
に形成されたMOSFET構成の薄膜トランジスタ(T
FT)であり、ゲートが走査信号線GLjに接続されて
いる。液晶容量Clは、一方の透明基板上の当該画素P
IXi,j内に形成された画素電極と他方の透明基板上の
共通電極との間に液晶を介して形成される容量であり、
補助容量Csは、この液晶容量Clに蓄積される電荷を
補うために必要に応じてその一方の電極が一方の透明基
板に設けられる容量素子である。そして、これら液晶容
量Clの画素電極と補助容量Csの一方の電極が、スイ
ッチ素子SWのソース−ドレイン間を介してデータ信号
線SLiに接続されている。このため、上記走査信号線
駆動回路33の走査により走査信号線GLjがアクティ
ブになると、当該行の画素PIX1,j〜PIXM,jの各ス
イッチ素子SWがONになり、上記データ信号線駆動回
路32からデータ信号線SL1〜SLMに送出されたデー
タ信号DATがそれぞれの画素PIX1,j〜PIXM,jの
液晶容量Clと補助容量Csに書き込まれる。したがっ
て、この液晶表示装置は、データ信号DATに応じて液
晶パネル31の各画素PIXi,jにおける液晶容量Cl
の印加電圧が変化するので、当該画素PIXi,jの液晶
の透過率や反射率が制御されて、N行M列の画素による
画像表示を行うことができる。
ータ信号線駆動回路32や走査信号線駆動回路33で用
いられる従来のシフトレジスタ34,35のより具体的
な構成を説明する。これらのシフトレジスタ34,35
は、図12に示すように、ラッチ回路LT1〜LTK(こ
こではK段とする)にクロック信号CLK(データクロ
ック信号CKSまたは走査クロック信号CKG)だけで
なく、これを反転したクロック信号CLKバーも供給す
ることにより、スタート信号ST(データスタート信号
SPSまたは走査スタート信号SPG)を順に転送して
出力信号OUT1〜OUTKを得るようになっている。
における隣接する2段のラッチ回路LTk,LTk+1(k
は1≦k<Kの奇数)の具体的な構成を図13に示す。
前段のラッチ回路LTkは、1個のインバータ1と2個
のクロックトインバータ2,3からなり、後段のラッチ
回路LTk+1は、1個のインバータ4と2個のクロック
トインバータ5,6からなる。クロックトインバータ
2,3とクロックトインバータ5,6は、制御端子の入
力がアクティブである場合には通常のインバータとして
機能し、非アクティブである場合には出力をハイインピ
ーダンスとする3状態バッファである。各ラッチ回路L
Tk,LTk+1では、それぞれインバータ1,4と一方の
クロックトインバータ2,5とが巡回状に接続されてフ
リップフロップ回路が構成されている。また、入力され
るスタート信号STをそれぞれ他方のクロックトインバ
ータ3,6とインバータ1,4を介して次段に転送する
と共に、これらクロックトインバータ3,6の出力から
出力信号OUTk,OUTk+1を得るようにしている。そ
して、クロック信号CLKは、前段のラッチ回路LTk
における他方のクロックトインバータ3の制御端子と後
段のラッチ回路LTk+1における一方のクロックトイン
バータ5の制御端子に供給され、反転されたクロック信
号CLKバーは、前段のラッチ回路LTkにおける一方
のクロックトインバータ2の制御端子と後段のラッチ回
路LTk+1における他方のクロックトインバータ6の制
御端子に供給されている。
ッチ回路LTk,LTk+1では、クロック信号CLKがア
クティブになると、前段のラッチ回路LTkがスタート
信号STをクロックトインバータ3を介して取り込むと
共に、後段のラッチ回路LTk+1が入力をしゃ断して直
前まで入力されていたスタート信号STをインバータ4
とクロックトインバータ5のフリップフロップ回路で保
持する。また、次の半周期に反転されたクロック信号C
LKバーがアクティブになると、前段のラッチ回路LT
kが入力をしゃ断して直前まで入力されていたスタート
信号STをインバータ1とクロックトインバータ2のフ
リップフロップ回路で保持すると共に、後段のラッチ回
路LTk+1がこのラッチ回路LTkから入力されるスター
ト信号STをクロックトインバータ6を介して取り込
む。したがって、これらのラッチ回路LTk,LTk+1
は、クロック信号CLKの立ち上がりと立ち下がりによ
って順次前段のスタート信号STをラッチして次段に転
送する動作を行う。
では、1水平走査期間や1垂直走査期間ごとに1パルス
を転送するだけなので、スタート信号STの転送に伴う
消費電力(電源端子から見た消費電力)はそれほど大き
くはならない。しかし、クロック信号CLK,CLKバ
ーは、各段のラッチ回路LTk(kは1≦k≦Kの整
数)のクロックトインバータ2,3やクロックトインバ
ータ5,6の制御端子に入力され、1水平走査期間や1
垂直走査期間内にも繰り返し信号レベルが頻繁に変化す
る。しかも、上述のように、表示装置で用いられるこれ
らシフトレジスタ34,35の段数Kは極めて多いもの
であり、640×480ドットのVGA(Video Graphi
cs Array)規格の場合には、データ信号線駆動回路32
で640段、走査信号線駆動回路33で480段が必要
となる。また、1024×768ドットのXGA(Exte
nded Graphics Array)規格の場合には、データ信号線
駆動回路32で1024段、走査信号線駆動回路33で
768段が必要となる。
5は、クロック信号CLKの信号線における寄生容量や
クロックトインバータ2,3,5,6のゲート容量など
を充放電するために大量の電流が流れ、消費電力が非常
に大きくなるという問題があった。
表示装置は、液晶パネル31の透明基板上に非晶質(am
orphous)シリコン薄膜を成膜し、この非晶質シリコン
を用いた薄膜トランジスタにより各画素PIXi,jのス
イッチ素子SWを構成することが多かった。この場合、
データ信号線駆動回路32や走査信号線駆動回路33を
それぞれ外付けのIC(集積回路)として構成されてい
る。しかし、近年では、液晶表示装置の大画面化に伴
い、データ信号線駆動回路32や走査信号線駆動回路3
3のICコストの削減や実装時の信頼性の向上などの要
求が高まって来たことから、これらの駆動回路32,3
3を液晶パネル31の透明基板上に一体的に形成する技
術も開発されている。この場合、駆動回路32,33の
トランジスタや各画素PIXi,jのスイッチ素子SWに
は、石英ガラスなどの耐熱透明基板上に成膜した多結晶
(poly-crystalline)シリコン薄膜による薄膜トランジ
スタを用いる。さらに、透明基板としてガラス基板を用
い、ガラスの歪み点(約600°C)以下のプロセス温
度で多結晶シリコン薄膜トランジスタを形成する試みも
なされている。このような液晶表示装置300では、図
14に示すように、液晶パネル31の透明基板上に画素
PIX1,1〜PIXM,Nやデータ信号線SL1〜SLMおよ
び走査信号線GL1〜GLNと共に、データ信号線駆動回
路32aと走査信号線駆動回路33aがモノリシックに
形成され、タイミング信号生成回路36や電源電圧生成
回路37のみが外付けされることになる。なお、このよ
うな多結晶シリコン薄膜トランジスタを用いる場合に
は、データ信号線駆動回路32aに回路構成が簡単な上
記点順次駆動方式が採用されることが多い。
タは、単結晶シリコン基板上に形成される通常のICの
単結晶シリコントランジスタに比べて素子特性が劣るた
めに、素子サイズを大きくする必要があり、これに伴っ
てゲート容量も大きくなる。このため、上記データ信号
線駆動回路32aや走査信号線駆動回路33aに従来の
シフトレジスタ34,35を用いると、クロックトイン
バータ2,3,5,6のゲート容量が大きくなるため
に、消費電力がさらに増大するという問題もあった。
レジスタを複数の回路ブロックに分割し、スタート信号
のパルス部分が転送されている回路ブロックにのみクロ
ック信号を供給して、このクロック信号による消費電力
の増大を抑制する技術が特公昭63−50717号公報
や特開昭63−271298号公報に開示されている。
のは、分周回路で分周したクロック信号に同期させて、
シフトレジスタを分割した回路ブロックの数に相当する
段数を有する選択用のシフトレジスタでスタート信号を
転送することにより、クロック信号の供給を必要とする
回路ブロックを順次選択できるようにしたものである。
また、クロック信号をカウントするカウンタと、このカ
ウンタのカウント出力をデコードするデコーダによって
回路ブロックの選択を行うようにしたものも開示されて
いる。しかし、この公報記載のものでは、ブロックの選
択のために分周回路と選択用のシフトレジスタやカウン
タとデコーダが必要になり、回路規模が大幅に増大する
という別の問題が生じる。
記載のものは、シフトレジスタを分割した各回路ブロッ
クにクロック信号を供給し始める時期を、前段のブロッ
クの転送出力に基づいて検出すると共に、このクロック
信号の供給を終了する時期を自身のブロックの転送出力
に基づいて検出するようにしたものである。しかし、こ
の公報記載のものでは、クロック信号の供給開始と終了
の時期を検出する回路が必要となるので、回路規模が増
大するという別の問題が生じる。
ためになされたもので、分割された各回路ブロックに供
給するクロック信号を制御することにより消費電力の増
加を抑制すると共に、このクロック信号の制御のために
回路規模が必要以上に増大するのを防止することができ
るシフトレジスタ回路、及びこのシフトレジスタ回路を
用いた画像表示装置を得ることを目的としている。
回路は、クロック信号に基づいて入力信号に応じた信号
を出力するラッチ回路を複数直列に接続してなるラッチ
回路群を有し、デジタル信号を該クロック信号に同期し
て順次転送するシフトレジスタ回路であって、該ラッチ
回路群を、連続する所定数のラッチ回路に対応する複数
の回路ブロックに分割した構成とし、該各回路ブロック
毎に、該各回路ブロック内のラッチ回路へのクロック信
号の供給を制御するクロック信号制御回路を備え、該ク
ロック信号制御回路のうち所定のものを、これに対応す
る回路ブロックの前段及び後段側の回路ブロック内のラ
ッチ回路の出力信号によって該クロック信号の供給制御
を行う構成とし、前記所定のクロック信号制御回路はそ
れぞれ、対応する回路ブロックの前段のブロック内の最
終段以前のラッチ回路の出力信号によって、該対応する
回路ブロック内の各ラッチ回路へのクロック信号の供給
を開始し、該対応する回路ブロックの次段の回路ブロッ
ク内の第2段目以降のラッチ回路の出力信号によって、
該対応する回路ブロック内のラッチ回路へのクロック信
号の供給を停止するものであり、前記各ラッチ回路は、
入力されるスタート信号をラッチして、供給されるクロ
ック信号の立ち上がりまたは立ち下りによって、前記ク
ロック信号の1周期の期間にわたってアクティブ状態の
信号を、前段のラッチ回路の出力信号に対して前記クロ
ック信号の半周期だけずれた状態で出力することによ
り、該スタート信号を転送し、前記クロック信号制御回
路は、その制御信号である、対応する回路ブロックの前
段及び後段側の回路ブロック内のラッチ回路の出力信号
に拘わらず、外部からの初期化信号の入力により、該対
応する回路ブロック内のラッチ回路へのクロック信号の
供給を行う論理回路を備えたものである。そのことによ
り上記目的が達成される。
ラッチ回路は、外部より入力される初期化信号によりそ
の出力が非アクティブとなるよう構成されている。
ロック信号に基づいて入力信号に応じた信号を出力する
ラッチ回路を複数直列に接続してなるラッチ回路群を有
し、デジタル信号を該クロック信号に同期して順次転送
するシフトレジスタ回路であって、該ラッチ回路群を、
連続する所定数のラッチ回路に対応する複数の回路ブロ
ックに分割した構成とし、該各回路ブロック毎に、該各
回路ブロック内のラッチ回路へのクロック信号の供給を
制御するクロック信号制御回路を備え、該クロック信号
制御回路のうち所定のものを、これに対応する回路ブロ
ックの前段及び後段側の回路ブロック内のラッチ回路の
出力信号によって該クロック信号の供給制御を行う構成
とし、前記クロック信号制御回路は、その制御信号であ
る、対応する回路ブロックの前段及び後段側の回路ブロ
ック内のラッチ回路の出力信号に拘わらず、外部からの
初期化信号の入力により、該対応する回路ブロック内の
ラッチ回路へのクロック信号の供給を行う論理回路を備
えたものである。
たアクティブマトリクス型の画像表示装置であって、マ
トリクス状に配置された複数の画素、該画素の各列に対
応して設けられた複数のデータ信号線、及び該画素の各
行に対応して設けられた複数の走査信号線を有し、該走
査信号線から供給される走査信号に同期して、該データ
信号線から該画素に画像表示のための映像データが供給
される液晶パネルを備えるとともに、該複数のデータ信
号線に所定のタイミング信号に同期して順次該映像デー
タを出力するデータ信号線駆動回路と、該複数の走査信
号線に所定のタイミング信号に同期して順次該走査信号
を出力する走査信号線駆動回路とを備え、該データ信号
線駆動回路は、該シフトレジスタ回路を、映像データを
取り込むためのサンプリング信号を各データ信号線に対
応させて順次シフトする回路として含むものであり、前
記初期化信号は、本画像表示装置の電源投入時に該シフ
トレジスタ回路内に入力されるようになっている。
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該走
査信号線駆動回路は、該シフトレジスタ回路を、該走査
信号を各走査信号線に対応させて順次シフトする回路と
して含むものであり、前記初期化信号は、本画像表示装
置の電源投入時に該シフトレジスタ回路内に入力される
ようになっている。
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該デ
ータ信号線駆動回路は、該シフトレジスタ回路を、映像
データを取り込むためのサンプリング信号を各データ信
号線に対応させて順次シフトする回路として含むもので
あり、前記初期化信号は、垂直走査帰線期間毎に該シフ
トレジスタ回路内に入力されるようになっている。
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該走
査信号線駆動回路は、該シフトレジスタ回路を、該走査
信号を各走査信号線に対応させて順次シフトする回路と
して含むものであり、前記初期化信号は、垂直走査帰線
期間毎に該シフトレジスタ回路内に入力されるようにな
っている。
たは13記載の画像表示装置において、前記初期化信号
として、前記走査信号線駆動回路の走査開始信号を用い
るものである。
レジスタ回路を構成する直列接続の複数のラッチ回路
を、連続する所定数のラッチ回路に対応させて複数の回
路ブロックに分割し、該各回路ブロック毎に、ラッチ回
路へのクロック信号の供給を制御するクロック信号制御
回路を備えたから、クロック信号のラッチ回路への供給
を各回路ブロック毎に選択的に行うことが可能となり、
同時にクロック信号が供給されるラッチ回路の個数を削
減できる。この結果、回路ブロック内におけるクロック
信号線の寄生容量,つまりラッチ回路の入力ゲート容量
や配線容量などを駆動する際消費される電力を大幅に削
減できる。
のものを、これに対応する回路ブロックの前段及び後段
側の回路ブロック内のラッチ回路の出力信号によって該
クロック信号の供給制御を行うようにしているので、回
路ブロックを選択するための回路構成が不要となる。さ
らに、この場合、回路ブロックを選択するための信号は
シフトレジスタ回路の内部で発生されるので、該回路ブ
ロックの選択信号をシフトレジスタ回路の外部から供給
する場合の外部端子は不要である。
側の回路ブロックが存在しないので、この回路ブロック
のクロック信号制御回路は、例えばシフトレジスタ回路
の入力パルス信号が所定の信号レベルに変化することに
よってクロック信号の供給を開始させるようにしてもよ
く、他のなんらかの初期化動作によってクロック信号の
供給を開始させるようにしてもよい。また、最後段の回
路ブロックについても後段側のブロックが存在しないの
で、この回路ブロックのクロック信号制御回路は、さら
に後段側に付加したダミーのラッチ回路群の出力信号に
よってクロック信号の供給を停止させるようにしてもよ
く、また、シフトレジスタ回路の入力パルス信号によっ
てクロック信号の供給を停止させるようにすることもで
きる。
の各クロック信号制御回路は、対応する回路ブロックの
次の回路ブロックにおける第2段目以降のラッチ回路の
出力信号によってクロック信号の供給を停止するので、
該対応する回路ブロックではその最終段のラッチ回路の
出力信号が変化した後におけるクロック信号による少な
くとも1周期の転送動作が保証され、この最終段のラッ
チ回路の出力信号を正常に元に戻すことができる。な
お、各回路ブロックへのクロック信号の供給を開始する
タイミングは、少なくとも、前段側の回路ブロックにお
ける最終段のラッチ回路の出力信号が所定の信号レベル
に変化した直後に当該ブロックの転送動作が開始できる
ものであればよいので、各クロック信号制御回路での信
号遅延がない限り、前段側の回路ブロックのいずれのラ
ッチ回路の出力信号によってクロック信号の供給を開始
してもよい。
ブロックのラッチ回路が、単結晶シリコントランジスタ
に比べてゲート容量が大きく素子特性も劣る多結晶シリ
コン薄膜トランジスタによって構成することにより、こ
れらのラッチ回路での消費電力が大きいことから、この
場合シフトレジスタ回路を複数の回路ブロックに分割し
て各回路ブロック毎に選択的に駆動することによる消費
電力の削減効果がより一層顕著なものとなる。
示装置におけるデータ信号線駆動回路を構成するシフト
レジスタ回路を、分割された複数の回路ブロック毎に選
択的に駆動する構成とすることにより、データ信号線駆
動回路における消費電力の削減により消費電力の少ない
アクティブマトリクス型の画像表示装置を実現できる。
装置における走査信号線駆動回路を構成するシフトレジ
スタ回路を、分割された複数の回路ブロック毎に選択的
に駆動する構成とすることにより、走査信号線駆動回路
における消費電力の削減により消費電力の少ないアクテ
ィブマトリクス型の画像表示装置を実現できる。
査信号線駆動回路の少なくとも一方を構成する回路素子
を、画素が構成されている液晶パネルの基板上に形成す
ることにより、画素と駆動回路とを同一基板上に同一プ
ロセスで形成することが可能となり、駆動回路の実装に
要するコストの低減やその信頼性の向上を図ることがで
きる。
り、シフトレジスタ回路内の各ラッチ回路の出力を非ア
クティブとすることにより、電源投入時には、不定状態
にある各ラッチ回路の内部ノードを強制的に非アクティ
ブとすることができ、これにより、電源投入時に回路ブ
ロックにおけるラッチ回路の出力によりその前段側の回
路ブロックに対応するクロック信号制御回路がリセット
されるのを回避でき、該クロック信号制御回路のリセッ
トによる誤動作,つまりシフトレジスタ回路での走査が
不能となるのを回避することができる。
D回路または同期型NOR回路を備え、その同期型NA
ND回路または同期型NOR回路に初期化信号が入力さ
れる構成とすることにより、初期化信号が入力されてい
る期間は、常に、各ラッチ回路の出力および内部ノード
を強制的に非アクテイブとすることができる。これによ
り、電源投入時にクロック信号制御回路がリセットされ
ることによる誤動作(シフトレジスタ回路の走査不能)
を回避することができる。
ク信号制御回路を、その制御信号に拘わらず、該回路へ
の初期化信号の入力により、対応する回路ブロック内の
ラッチ回路へのクロック信号の供給を行う論理回路を有
する構成としているので、初期化信号が入力されている
期間は、常に、各クロック信号制御回路が強制的にアク
ティブになってクロック信号が各ラッチ回路へ供給され
ることとなる。これにより、複数のラッチ回路を含むシ
フトレジスタ回路の正常な走査が実現され、各ラッチ回
路の内部ノードを初期化することができる。
は、前記初期化信号を、電源投入時にシフトレジスタ回
路に入力するようにしたので、電源投入時に発生するシ
フトレジスタ回路の誤動作を防止することができる。
は、前記初期化信号を、垂直走査帰線期間毎にシフトレ
ジスタ回路に入力するようにしたので、電源投入時に初
期化信号をシフトレジスタ回路に入力する構成では必要
となる、電源投入を検知する手段を不要とでき、簡単な
構成で、電源投入時に発生するシフトレジスタ回路の誤
動作を防止することができる。
初期化信号として、走査信号線駆動回路の走査開始信号
を用いるようにしたので、電源投入時に初期化信号をシ
フトレジスタ回路に入力する構成では必要となる、電源
投入を検知する手段を不要とでき、しかも、上記初期化
信号を新たな同期信号として追加する必要もなくなり、
非常に簡単な構成で、電源投入時に発生するシフトレジ
スタ回路の誤動作を防止することができる。
説明する。
によるシフトレジスタ回路の概略構成を示すブロック
図、図2は該シフトレジスタ回路の詳細な回路構成を示
すブロック図である。
タ回路を段方向にラッチ回路m段ずつのn個の回路ブロ
ックに分割した場合について説明する。ただし、本発明
のシフトレジスタ回路の分割数や各回路ブロックにおけ
るラッチ回路の段数は任意であり、回路ブロックごとに
段数が異なっていてもよい。また、複数ビットのシフト
レジスタ回路にも同様に本発明を適用することができ
る。
レジスタ回路で、これは、図1に示すように、n個の回
路ブロック(ラッチ回路群)BLK1〜BLKnと、1個
の付加回路ブロック(付加ラッチ回路群)BLKXと、
これらの回路ブロックBLK1〜BLKnおよび付加回路
ブロックBLKXにそれぞれ対応して設けられたクロッ
ク信号制御回路CRL1〜CRLnおよび付加クロック信
号制御回路CRLXとによって構成されている。
入出力が順次直列に接続され、初段の回路ブロックBL
K1の入力にスタート信号STが入力されるようになっ
ている。付加回路ブロックBLKXは、最後段の回路ブ
ロックBLKnの出力に接続された小規模なラッチ回路
群である。なお、本実施形態のシフトレジスタ回路から
シリアルに転送出力されるスタート信号STをさらに後
段の回路が利用する場合には、この後段の回路の入力を
最終段の回路ブロックBLKnの出力に接続すればよ
い。
LKは、クロック信号制御回路CRL1〜CRLnと付加
ロック信号制御回路CRLXに入力され、それぞれ内部
クロック信号CKI1〜CKIn,CKIXとこれを反転
した内部クロック信号CKI1バー〜CKInバー,C
KIXバーに変換されて、対応する回路ブロックBLK1
〜BLKnと付加回路ブロックBLKXに供給される。各
クロック信号制御回路CRL1〜CRLnと付加クロック
信号制御回路CRLXは、それぞれセット端子SETと
リセット端子RESETを備えている。そして、第2の
回路ブロック以降に対応するクロック信号制御回路CR
L2〜CRLnと付加クロック信号制御回路CRLXのセ
ット端子SETには、それぞれ対応する回路ブロックの
1つ前の回路ブロックBLK1〜BLKnのパラレル出力
のいずれかが入力され、全てのクロック信号制御回路C
RL1〜CRLnのリセット端子RESETには、それぞ
れ対応する回路ブロックの1つ後の回路ブロックBLK
2〜BLKnまたは付加回路ブロックBLKXの第2段以
降のパラレル出力のいずれかが入力される。また、初段
に対応するクロック信号制御回路CRL1のセット端子
SETと、付加クロック信号制御回路CRLXのリセッ
ト端子RESETには、スタート信号STが入力され
る。
1〜BLKnは、図2に詳細に示すように、それぞれm段
に縦続接続されたラッチ回路LT1〜LTmからなる。そ
して、クロック信号制御回路CRL1〜CRLnから出力
される内部クロック信号CKI1〜CKInと内部クロッ
ク信号CKI1バー〜CKInバーは、対応する回路ブロ
ックBLK1〜BLKnにおけるこれらのラッチ回路LT
1〜LTmにそれぞれ供給される。また、初段の回路ブロ
ックBLK1のラッチ回路LT1〜LTmの各出力は、m
ビットの出力信号OUT1,1〜OUT1,mとしてそれぞれ
外部にも送り出される。そして、以降の回路ブロックB
LK2〜BLKnのラッチ回路LT1〜LTmも同様であ
り、これによってシフトレジスタ回路のパラレル出力で
あるn・mビットの出力信号OUT1,1〜OUTn,mが外
部に送り出されるようになっている。付加回路ブロック
BLKXは、直列接続された2段のラッチ回路LT1,L
T2からなる。そして、付加クロック信号制御回路CR
LXから出力される内部クロック信号CKIXと内部クロ
ック信号CKIXバーは、この付加回路ブロックBLKX
におけるこれらのラッチ回路LT1,LT2にそれぞれ供
給される。
ロック信号制御回路CRL2〜CRLnと付加クロック信
号制御回路CRLXのセット端子SETに、それぞれそ
の前段側の回路ブロックBLK1〜BLKnにおける最終
段のラッチ回路LTmの出力信号OUTi,m(iは1≦i
≦nの整数)が入力されるようになっている。ただし、
これらのセット端子SETには、より前方の任意の段の
ラッチ回路LT1〜LTm-1の出力信号OUTi,1〜OU
Ti,m-1を入力することもできる。また、全てのクロッ
ク信号制御回路CRL1〜CRLnのリセット端子RES
ETには、それぞれその後段側の回路ブロックBLK2
〜BLKnまたは付加回路ブロックBLKXにおける第2
段のラッチ回路LTmまたはラッチ回路LT2の出力信号
OUTi,2または出力信号OUTXが入力されるようにな
っている。ただし、これらのリセット端子RESETに
は、より後方の任意の段のラッチ回路LT3〜LTmの出
力信号OUTi,3〜OUTi,mを入力してもよい。なお、
この場合には、付加回路ブロックBLKXのラッチ回路
LT1〜LT2を3段以上に増やす必要がある。
る隣接する2段のラッチ回路LTj,LTj+1(jは1≦
j<mの奇数)の具体的な構成を示している。これらの
ラッチ回路LTj,LTj+1は、図13に示したラッチ回
路LTk,LTk+1(kは1≦k<Kの奇数)と同じ構成
であるが、クロック信号CLK,CLKバーに代えて、
クロック信号制御回路CRLiの内部クロック信号CK
Ii,CKIiバーがクロックトインバータ2,3,5,
6の制御端子に入力される。そして、これらのラッチ回
路LTj,LTj+1におけるクロックトインバータ3,6
の出力からは、出力信号OUTi,j,OUTi,j+1を得る
ことになる。なお、出力信号OUTi,j,OUTi,j+1
は、上記インバータ1,4の出力から得るようにしても
よい。
回路LT1,LT2も同様の構成であり、付加クロック信
号制御回路CRLXの内部クロック信号CKIX,CKI
Xバーがクロックトインバータ2,3,5,6の制御端
子に入力される。したがって、これらのラッチ回路LT
j,LTj+1は、内部クロック信号CKIiの立ち上がり
と立ち下がりによって順次前段のスタート信号STをラ
ッチして次段に転送する動作を行う。
ロック信号制御回路の構成を示しており、上記クロック
信号制御回路CRLiは、図4に示すように、フリップ
フロップ回路7とNANDゲート8とインバータ9とか
らなる。フリップフロップ回路7は、2個のNORゲー
ト10,11の入出力を相互に接続してなるRSフリッ
プフロップ回路を含む構成としたものである。そして、
NORゲート10の他方の入力にセット端子SETを接
続し、NORゲート11の他方の入力にリセット端子R
ESETを接続している。また、NORゲート10の出
力からインバータ12を介してブロック選択信号SBi
を得るようになっている。したがって、セット端子SE
Tの入力が一旦アクティブになると、ブロック選択信号
SBiがアクティブになり、その後にセット端子SET
の入力が非アクティブに戻っても、ブロック選択信号S
Biのアクティブ状態が保持される。また、リセット端
子RESETの入力が一旦アクティブになると、ブロッ
ク選択信号SBiが非アクティブになり、その後にリセ
ット端子RESETの入力が非アクティブに戻っても、
ブロック選択信号SBiの非アクティブ状態が保持され
る。
信号CLKと共にNANDゲート8に入力され、このN
ANDゲート8の出力からインバータ9を介して内部ク
ロック信号CKIiが送出される。また、このNAND
ゲート8の出力からは、内部クロック信号CKIiを反
転した内部クロック信号CKIiバーが送出される。し
たがって、クロック信号制御回路CRLiは、セット端
子SETの入力がアクティブになってからリセット端子
RESETの入力がアクティブになるまでの期間にの
み、クロック信号CLKを内部クロック信号CKIiと
して供給すると共に、このクロック信号CLKを反転し
て内部クロック信号CKIiバーとして供給する。そし
て、その他の期間には、これらの内部クロック信号CK
Ii,CKIiバーをそれぞれ異なる一定信号レベルに固
定する。このように内部クロック信号CKIi,CKIi
バーが一定信号レベルに固定されると、雑音などにより
内部ノードの電位レベルが変化して回路ブロックBLK
iが誤動作を起こすようなおそれがなくなる。また、付
加クロック信号制御回路CRLXも、このクロック信号
制御回路CRLiと同じ構成となる。
トレジスタ回路の動作を示すタイムチャートである。た
だし、ここでは、各回路ブロック(ラッチ回路群)BL
Kiが16段(m=16)のラッチ回路LT1〜LT16で
構成されているものとする。また、クロック信号CLK
は、デューティ比が1:1のパルスが連続して出力され
るものとする。さらに、スタート信号STは、クロック
信号CLKの8n周期(=n・m/2)よりも少し長い
周期を有し、各周期ごとにこのクロック信号CLKの1
周期の期間(以降、期間Tという)だけHレベルに立ち
上がるパルス信号であるとする。なお、ここでは、内部
クロック信号CKI1〜CKIn,CKIXのみを示し、
内部クロック信号CKI1バー〜CKInバー,CKIX
バーについては省略して説明する。
上がると、クロック信号制御回路CRL1のセット端子
SETがHレベル(アクティブ)となり、少し遅れてブ
ロック選択信号SB1がHレベル(アクティブ)になる
ので、クロック信号CLKが内部クロック信号CKI1
として回路ブロックBLK1に供給され始める。そし
て、この内部クロック信号CKI1が時刻t1に最初に立
ち上がると、回路ブロックBLK1における第1段のラ
ッチ回路LT1の出力信号OUT1,1がHレベル(アクテ
ィブ)となる。また、この内部クロック信号CKI1が
時刻t2に立ち下がると、第2段のラッチ回路LT2の出
力信号OUT1,2がHレベルとなる。これらの出力信号
OUT1,1,OUT1,2は、それぞれ期間Tの後にLレベ
ルに戻り、以降内部クロック信号CKI1の立ち上がり
と立ち下がりのたびに出力信号OUT1,3〜OUT1,16
が順に期間TずつHレベルとなる。
(OUT1,m)がHレベルに立ち上がると、クロック信
号制御回路CRL2のセット端子SETがHレベルとな
り、少し遅れてブロック選択信号SB2がHレベルにな
るので、クロック信号CLKが内部クロック信号CKI
2として回路ブロックBLK2に供給され始める。そし
て、この内部クロック信号CKI2が最初に立ち上がる
と、回路ブロックBLK2における第1段のラッチ回路
LT1の出力信号OUT2,1がHレベルとなる。また、こ
の内部クロック信号CKI2が時刻t4に立ち下がると、
第2段のラッチ回路LT2の出力信号OUT2,2がHレベ
ルとなる。すると、クロック信号制御回路CRL1のリ
セット端子RESETがHレベルとなり、少し遅れてブ
ロック選択信号SB1がLレベルに戻るので、内部クロ
ック信号CKI1が一定のLレベルとなり、回路ブロッ
クBLK1へのクロック信号CLKの供給が終了する。
ただし、この内部クロック信号CKI1は、時刻t3の後
にも1パルス分が回路ブロックBLK1に供給されるの
で、この回路ブロックBLK1の最終段のラッチ回路L
T16の出力信号OUT1,16は、期間Tの後の時刻t4に
正常にLレベルに戻ることができる。したがって、回路
ブロックBLK1は、ブロック選択信号SB1がHレベル
に立ち上がるパルス部分が入力されると同時に転送動作
を開始し、このパルス部分の転送が完了すると同時に転
送動作を終了する。
ことにより、クロック信号CLKが順に内部クロック信
号CKI2〜CKInとして回路ブロックBLK2〜BL
Knに供給され、時刻t5に最終段の回路ブロックBLK
nにおける最終段のラッチ回路LT16の出力信号OUT
n,16がHレベルになると、付加クロック信号制御回路C
RLXのセット端子SETがHレベルとなり、少し遅れ
てブロック選択信号SBXがHレベルになるので、クロ
ック信号CLKが内部クロック信号CKIXとして付加
回路ブロックBLKXに供給され始める。そして、この
付加回路ブロックBLKXにおける図5では図示しない
第2段のラッチ回路LT2の出力信号OUTXがHレベル
となると、クロック信号制御回路CRLnのリセット端
子RESETがHレベルとなり、少し遅れてブロック選
択信号SBnがLレベルに戻るので、内部クロック信号
CKInが一定のLレベルとなり、最終段の回路ブロッ
クBLKnへのクロック信号CLKの供給が終了する。
CKInは、時刻t5の後に1パルス分が回路ブロックB
LKnに供給されるので、この回路ブロックBLKnの最
終段のラッチ回路LT16の出力信号OUTn,16は、期間
Tの後に正常にLレベルに戻ることができる。したがっ
て、付加回路ブロックBLKXは、最終段の回路ブロッ
クBLKnの転送動作を完全に終了させるために付加さ
れる。また、この後に内部クロック信号CKIXが数回
立ち上がりと立ち下がりを繰り返すと、スタート信号S
Tが再びHレベルに立ち上がって、付加クロック信号制
御回路CRLXのリセット端子RESETがHレベルと
なり、少し遅れてブロック選択信号SBXがLレベルに
戻るので、内部クロック信号CKIXが一定のLレベル
となり、付加回路ブロックBLKXへのクロック信号C
LKの供給が終了して、以降同様の動作を繰り返す。
レジスタは、スタート信号STがHレベルとなるパルス
部分を転送する回路ブロックBLKiのみにクロック信
号CLKを供給することができる。したがって、このク
ロック信号CLKは、シフトレジスタ回路全体のほぼn
分の1のラッチ回路LT1〜LTmにのみ供給されるの
で、信号線における寄生容量やクロックトインバータ
2,3,5,6のゲート容量などで消費される電力を大
幅に削減することができる。
と終了のタイミングを、前後の回路ブロックBLK1〜
BLKnや付加回路ブロックBLKXのラッチ回路LT
m,LT2の出力から取得するので、簡単な回路構成のク
ロック信号制御回路CRL1〜CRLnと付加クロック信
号制御回路CRLXを設けるだけで、他に特別の検出回
路を設けることなくクロック信号CLKの供給を制御す
ることができ、回路規模が必要以上に大きくなるおそれ
も生じない。また、外部にクロック信号CLKの供給を
制御するための大規模な回路を接続する必要がないこと
から、実装面でも信頼性の向上やコストダウンに貢献す
ることができる。
ブロックBLKnの後方に付加回路ブロックBLKXを接
続したが、これは必ずしも必要ではない。
によるシフトレジスタ回路の構成を示す図である。図に
おいて、102は本実施形態2のシフトレジスタ回路
で、これは、実施形態1のシフトレジスタ回路101に
おける付加回路ブロックBLKXを省略したものであ
り、この構成では、回路規模の増大をさらに抑制するこ
とができる。
路CRLnのリセット端子RESETには、スタート信
号STを入力させる。上記実施形態1では、最終段の回
路ブロックBLKnが転送動作を終了した後は、次にス
タート信号STがHレベルに立ち上がるまで、付加回路
ブロックBLKXの2段のラッチ回路LT1,LT2にの
みクロック信号CLKが供給されていたが、この実施形
態2のシフトレジスタ回路では、転送動作が終了した後
も最終段の回路ブロックBLKnの16段のラッチ回路
LT1〜LTmにクロック信号CLKが供給され続けるの
で、スタート信号STの周期が長い場合には、消費電力
の削減効果がわずかながら損なわれることになる。
回路ブロックBLKi-1における最終段のラッチ回路L
Tmの出力信号OUTi-1,mを、該当する回路ブロックB
LKiのクロック信号制御回路CRLiのセット端子SE
Tに入力しているが、このセット端子SETの入力とし
ては、さらに前段側のラッチ回路LTjの出力信号OU
Ti-1,jを用いることもできる。クロック信号制御回路
CRLiでの信号遅延がクロック信号CLKの周期に比
べて十分に短くない場合には、より前段のラッチ回路L
Tjの出力信号OUTi-1,jを用いることにより、前段の
回路ブロックBLKi-1における最終段のラッチ回路L
Tmの出力信号OUTi-1,mがHレベルに変化している間
に確実に当該回路ブロックBLKiの転送動作を開始さ
せる必要がある。ただし、無駄に前段のラッチ回路LT
jの出力信号OUTi-1,jを用いると、回路ブロックBL
Kiの転送動作が必要以上に早く開始されるので、消費
電力の削減効果が阻害されることになる。
ジスタ回路では、次段の回路ブロックBLKi+1におけ
る第2段のラッチ回路LT2の出力信号OUTi+1,2をク
ロック信号制御回路CRLiのリセット端子RESET
に入力しているが、このリセット端子RESETの入力
には、次段の回路ブロックBLKi+1のさらに後段側の
ラッチ回路LTjの出力信号OUTi+1,jを用いることも
できる。スタート信号STがクロック信号CLKの1周
期以上にわたってHレベルとなる場合や、スタート信号
STの1周期の間にHレベルとなるパルス部分が複数現
れるような場合には、より後段のラッチ回路LTjの出
力信号OUTi+1,jを用いることにより、このスタート
信号STのパルス部分を全部確実に転送させる必要があ
る。ただし、無駄に後段のラッチ回路LTjの出力信号
OUTi+1,jを用いると、回路ブロックBLKiの転送動
作が必要以上に遅く終了するので、この場合にも消費電
力の削減効果が阻害される。なお、スタート信号STの
パルス部分が長い場合や複数ある場合にも、これらのパ
ルス部分は1ブロック分より短くなければならず、次の
パルス部分との間に1回路ブロック分以上にわたってL
レベルが維持される期間がなければならない。
路は、単結晶シリコントランジスタを用いて形成した場
合にも有効であるが、特に多結晶シリコン薄膜トランジ
スタを用いて形成した場合に効果が顕著となる。これ
は、多結晶シリコン薄膜トランジスタの素子特性が単結
晶シリコントランジスタに比べて劣るので、素子サイズ
を大きくする必要があり、これに伴って回路容量が大き
くなることと、この素子特性が劣ることにより駆動電圧
が高くなることから、クロック信号CLKによる消費電
力がより大きくなるためである。
図7に示すように、絶縁性の透明基板21の上にシリコ
ン酸化膜22を介して成膜された多結晶シリコン薄膜2
3によって形成される。この多結晶シリコン薄膜23の
上方には、ゲート酸化膜となるシリコン酸化膜24を介
してゲート電極25が形成されると共に、これらの表面
全体が保護膜となるシリコン酸化膜26で覆われる。そ
して、多結晶シリコン薄膜23のソース領域23aとド
レイン領域23bには、シリコン酸化膜26,24を貫
通してソース電極27とドレイン電極28が接続されて
いる。
よるアクティブマトリクス型画像表示装置について説明
する。
示すアクティブマトリクス型の液晶表示装置200にお
けるデータ信号線駆動回路32及び走査信号線駆動回路
33の少なくとも一方におけるシフトレジスタ回路3
4,35を、上記実施形態1または実施形態2のシフト
レジスタ回路と同一の構成としたものである。
ジスタ34,35は、1水平走査期間または1垂直走査
期間ごとに1パルスのスタート信号を転送するだけなの
で、転送動作が必要となる回路ブロックBLKiは常に
ほぼ1ブロックだけとなり、これにより駆動回路で消費
される電力を削減することができる。この場合、駆動回
路32,33は、それぞれ単結晶シリコン基板上にIC
として構成されるので、シフトレジスタ34,35は、
単結晶シリコントランジスタにより形成されることにな
る。
回路32のデータクロック信号CKSは、走査信号線駆
動回路33の走査クロック信号CKGに比べて数百倍〜
千倍以上(VGA規格の場合に640倍、XGA規格の
場合に1024倍)の周波数となるので、このデータ信
号線駆動回路32のシフトレジスタ回路を各回路ブロッ
ク毎に選択的に駆動する構成とすることにより、極めて
大きな効果を期待することができる。また、走査信号線
駆動回路33のシフトレジスタ回路35の段数は非常に
多いので(VGA規格の場合に480段、XGA規格の
場合に768段)、該シフトレジスタ回路を各回路ブロ
ック毎に選択的に駆動する構成することにより、十分な
消費電力削減の効果を得ることができる。
よるアクティブマトリクス型画像表示装置について説明
する。
に示すアクティブマトリクス型の液晶表示装置300に
おけるデータ信号線駆動回路32a及び走査信号線駆動
回路33aの少なくとも一方におけるシフトレジスタ回
路34,35を、上記実施形態1または実施形態2のシ
フトレジスタ回路と同一構成としたものである。
回路32a及び走査信号線駆動回路33aは、液晶パネ
ル31を構成する一対の基板の一方の上に、画素を構成
する素子とともに形成されている。そして、これらのシ
フトレジスタ回路は、液晶パネル31の透明基板上に形
成された多結晶シリコン薄膜トランジスタをその構成素
子として有している。
果に加えて、各回路ブロックのラッチ回路が、単結晶シ
リコントランジスタに比べてゲート容量が大きく素子特
性も劣る多結晶シリコン薄膜トランジスタによって構成
されているので、これらのラッチ回路での消費電力が大
きいことから、シフトレジスタ回路を複数の回路ブロッ
クに分割して各回路ブロック毎に選択的に駆動すること
による消費電力の削減効果がより一層顕著なものとな
る。
明する。まず、実施形態5〜9に対応する発明の基本原
理を図15を用いて説明する。上記実施形態1,2のシ
フトレジスタ回路を構成する各ラッチ回路は、図3に示
した回路構成より明らかなように、正帰還がかかる構成
になっているので、電源投入時の内部状態によっては、
該ラッチ回路の出力がアクティブになるものがある。
の構成では、シフトレジスタ回路を構成する所定の回路
ブロックにおけるある特定段のラッチ回路の出力パルス
を用いて、該回路ブロックの前段及び後段の回路ブロッ
クに対応するクロック信号制御回路を、クロック信号が
回路ブロックへ供給される状態とクロック信号の供給が
遮断される状態との間で制御しているので、電源投入時
に、該所定の回路ブロックにおける特定段のラッチ回路
がアクテイブになっていると、その前段側の回路ブロッ
クに対応するクロック信号制御回路にリセット信号が入
力される状態が続き、クロック信号の該前段側の回路ブ
ロックへの入力が遮断されることとなる。その結果、こ
の前段側の回路ブロック以降の回路ブロックでは、シフ
トレジスタ回路におけるスタート信号(走査開始信号)
の走査(シフト動作)が行われないということになる。
も電源投入時に、シフトレジスタ回路を構成する全ての
ラッチ回路の出力を強制的に非アクティブ状態にするこ
とが必要である。
係るシフトレジスタ回路100aでは、図15に示すよ
うに、例えば図1のシフトレジスタ回路を構成する各回
路部Bi(i:1〜nの整数),Bxに初期化信号INI
Tを入力することにより、該各回路部における全てのラ
ッチ回路の出力を該初期化信号INITにより強制的に
非アクティブ状態にするようにしたり、該初期化信号に
より、全てのクロック信号制御回路が、クロック信号を
回路ブロックへ供給する状態となるようにしたりしてい
る。これにより、上述したような誤動作を防止してい
る。ここで、回路部Bi(i:1〜nの整数),Bxは、
図1に示すクロック信号制御回路CRLi(i:1〜n
の整数),CRLx及び回路ブロックBLKi(i:1
〜nの整数),BLKxをまとめて示すものである。
5によるシフトレジスタ回路の構成を示すブロック図、
図17はこのシフトレジスタ回路を構成する回路ブロッ
クにおける隣接する2段のラッチ回路LT'j,LT'j+1
を示す図である。
トレジスタ回路で、これは上記実施形態1のシフトレジ
スタ回路101における各回路ブロックBLKi,BL
Kxに代えて、スタート信号ST及び内部クロック信号
CKli,CKlx,CKliバー,CKlxバーに加え
て、初期化信号INITを受ける回路ブロックBLK'
i,BLK'xを備え、該初期化信号INITにより各回
路ブロックにおけるラッチ回路の出力を強制的に非アク
ティブ状態にするようにしたものである。なおここで、
上記回路ブロックBLKi,BLK'i、内部クロック信
号CKli,CKliバーにおける添字iは、1〜nの整
数である。
すシフトレジスタ回路101の各回路ブロックBLKi
と同様、m段のラッチ回路を縦続接続してなる構成とな
っており、ここでは、隣接する2段のラッチ回路LT'
j,LT'j+1は、1個のクロックトインバータ(同期型
反転回路)3,6と、1個のインバータ(反転回路)
1,4と、1個のクロックトNAND回路(同期型否定
論理積回路)2a,5aとから構成されている。そし
て、クロックトインバータ3,6と、クロックトNAN
D回路5a,2aには、逆相のクロック信号CKli,
CKliバーが同期信号として入力され、さらに該クロ
ックトNAND回路2a,5aには、それぞれのラッチ
回路LT'j,LT'j+1の出力と初期化信号INITとが
入力されている。
路101の隣接する2段のラッチ回路LTj,LTj+1に
おけるフリップフロップを構成するクロックトインバー
タ2,5を、クロックトNAND回路(同期型否定論理
積回路)2a,5aに置き換えた構成となっている。
投入時に、全てのラッチ回路に初期化信号(この場合に
は負論理信号)を入力することで、全てのラッチ回路の
出力を非アクティプ状態とすることができる。その結
果、所定の回路ブロックBKL'iの前段の回路ブロック
BKL'i-1に対応するクロック信号制御回路CRLi-1
に、リセット信号が入力され続けるという事態を回避す
ることができ、上述したような誤動作を防止することが
できる。
ジスタ回路105の走査パルス(スタート信号)STが
正論理であり、初期化信号INITが負論理である場合
について示したが、上記シフトレジスタ回路105の走
査パルス(スタート信号)STが負論理(逆符号)であ
る場合には、上記クロックトNAND回路(同期型否定
論理積回路)をクロックトNOR回路(同期型否定論理
和回路)に置き換え、入力する初期化信号を正論理とす
ればよく、この場合も上記実施形態5と同様の作用効果
を得ることができる。
6によるシフトレジスタ回路の構成を示すブロック図、
図19はこのシフトレジスタ回路を構成するクロック信
号制御回路の詳細な構成を示す図である。
トレジスタ回路で、これは上記実施形態1のシフトレジ
スタ回路101におけるクロック信号制御回路CRLi
(iは1〜nの整数),CRLxに代えて、クロック信
号CLKとともに初期化信号INITを受けるクロック
信号制御回路CRL'i(iは1〜nの整数),CRL'x
を備え、該初期化信号INITにより、各クロック信号
制御回路CRL'i,CRL'xを、セット信号SET、リ
セット信号RSETの状態に拘わらず全てのラッチ回路
にクロック信号が供給される状態とするようにしたもの
である。
は、上記実施形態1のシフトレジスタ回路101におけ
るクロック信号制御回路CRLi(図4参照)を構成す
るインバータ12に代えて、NAND回路(否定論理積
回路)12aを備えたものである。つまり、上記クロッ
ク信号制御回路CRL'iは、図19に示すように、フリ
ップフロップ回路7とNANDゲート8とインバータ9
とからなり、該フリップフロップ回路7は、2個のNO
Rゲート10,11の入出力を相互に接続してなるRS
フリップフロップ回路を含む構成となっており、NOR
ゲート10の他方の入力にセット端子SETを接続し、
NORゲート11の他方の入力にリセット端子RESE
Tを接続している。そして、NORゲート10の出力と
上記初期化信号INITとが上記NAND回路12aの
入力に接続されており、該NORゲート10の出力から
該NAND回路12aを介してブロック選択信号SBi
を得るようになっている。ここで上記初期化信号INI
Tは、負論理信号INITバーとなっている。また上記
付加クロック信号制御回路CRL'xも上記クロック信号
制御回路CRL'iと同一構成となっている。
とも電源投入時に、全てのクロック信号制御回路CR
L'i(iは1〜nの整数),CRL'xに初期化信号(こ
の場合には負論理信号)を入力することで、上記フリッ
プフロップ7がセットあるいはリセットの状態であるか
に拘わらず、全てのラッチ回路にクロック信号が供給さ
れるようにすることができる。
信号ST)を走査することにより、1走査期間後には、
全てのラッチ回路の出力は非アクティブ状態となる。そ
の結果、以降の走査期間においても、上述のような誤動
作(シフトレジスタ回路の走査不能)を防止することが
できる。
述の実施形態5の構成とは異なり、各ラッチ回路として
は通常の構成のものを用いることができ、このため、実
施形態5に対して、動作速度の点で不利になることがな
いというメリットがある。
み初期化信号を入力するようにし、上記実施形態6では
クロック信号制御回路にのみ初期化信号を入力するよう
にしているが、初期化信号はラッチ回路及びクロック信
号制御回路の両方に入力し、該初期化信号の入力により
全てのラッチ回路の出力が非アクティブとなり、かつ該
初期化信号の入力により全てのクロック信号制御回路
が、対応するラッチ回路にクロック信号を供給する状態
となるようにしてもよい。
7による画像表示装置を説明するための図である。この
実施形態7の画像表示装置は、図8に示す従来の液晶表
示装置におけるデータ信号線駆動回路32のシフトレジ
スタ回路34を、上記実施形態5あるいは6のシフトレ
ジスタ回路と同一構成としたものである。そして、この
実施形態7の画像表示装置では、上記初期化信号INI
Tとして、図20に示す波形例のものを用いている。こ
の波形の初期化信号INITは、電源投入後の最初の1
水平走査期間だけ、アクティブ(ローレベル)となる負
論理の初期化信号である。
り、電源投入後の最初の1水平走査期間内には、シフト
レジスタ回路における全てのラッチ回路の出力を非アク
ティブ状態にすることができ、これにより、シフトレジ
スタ回路は、電源投入後の最初の1水平走査期間以降、
電源を遮断するまで、正常に動作することとなる。
5または6のシフトレジスタ回路の構成をデータ信号線
駆動回路32に適用した場合を示したが、このシフトレ
ジスタ回路の構成を、上記液晶表示装置における走査信
号線駆動回路33のシフトレジスタ回路35に適用する
こともでき、この場合、初期化信号INITを、電源投
入後の最初の1垂直走査期間だけ、アクティブ(ローレ
ベル)となる負論理の初期化信号とすることで、上記実
施形態7と同様の作用効果を得ることができる。
8による画像表示装置を説明するための図である。この
実施形態8の画像表示装置は、図8に示す従来の液晶表
示装置におけるデータ信号線駆動回路32のシフトレジ
スタ回路34を、上記実施形態5あるいは6のシフトレ
ジスタ回路と同一構成としたものである。そして、この
実施形態8の画像表示装置では、上記初期化信号INI
Tとして、図21に示す波形例のものを用いている。こ
の波形の初期化信号INITは、垂直走査期間が経過す
る毎に垂直走査帰線期間における最初の1水平走査期間
だけ、アクティブ(ローレベル)となる負論理の初期化
信号である。
り、垂直走査帰線期間における最初の1水平走査期間内
にシフトレジスタ回路における全てのラッチ回路の出力
を非アクティブ状態にすることができ、シフトレジスタ
回路は、電源投入後は実質的に正常な動作をすることと
なる。
走査期間毎に初期化信号をシフトレジスタ回路に入力す
る構成では、上記実施形態7のように電源投入時に初期
化信号をシフトレジスタ回路に入力する構成で必要とな
る電源投入を検出する機構を備える必要がないので、シ
フトレジスタ回路の外部の構成が簡略化される。
5または6のシフトレジスタ回路の構成をデータ信号線
駆動回路に適用した場合の例を示したが、上記実施形態
5のシフトレジスタ回路の構成は、上記液晶表示装置に
おける走査信号線駆動回路33に適用することもでき、
この場合も、上記実施形態8と同様の作用効果を得るこ
とができる。
9による画像表示装置を説明するための図である。この
実施形態9の画像表示装置は、図8に示す従来の液晶表
示装置におけるシフトレジスタ回路34,35を、上記
実施形態5あるいは6のシフトレジスタ回路と同一構成
としたものである。そして、この実施形態9の画像表示
装置では、垂直走査のスタートパルス(走査開始信号)
SPGを、水平走査の初期化信号INITとしても利用
するものである。
Tの立ち下がりタイミングt0は、垂直走査のクロック
信号CKGの立ち上がり(または立ち下がり)タイミン
グt1よりも前で、かつ初期化信号INITの立ち上が
りタイミングt3は、垂直走査のクロック信号CKGの
立ち下がり(または立ち上がり)タイミングt2よりも
後にしている。
回路の内部ノードを非アクティブ状態にするには、初期
化信号が1水平走査期間(すなわち、走査信号線駆動回
路のクロック信号CGKの半周期分)にわたって入力さ
れ続ける必要があるからである。
り、1水平走査期間内に全てのラッチ回路の出力を非ア
クティブ状態にすることができ、シフトレジスタ回路
は、電源投入後は実質的に正常な動作をすることとな
る。
PGを初期化信号として用いることは、上記実施形態7
のように電源投入を検出する機構を備える必要がないと
ともに、上記実施形態7,8のように初期化信号を新た
に生成する必要もないので、シフトレジスタ回路の外部
の構成がより簡略化される。
ジスタ回路における転送動作が必要となる回路ブロック
にのみ順次クロック信号を供給するので、このクロック
信号をシフトレジスタ回路全体に供給する場合に比べて
信号線の寄生容量やラッチ回路のゲート容量などで消費
される電力を大幅に削減することができる。しかも、前
後の回路ブロックの出力信号に基づき簡単な回路構成の
クロック信号制御回路によって、各回路ブロックへのク
ロック信号の供給を制御できるので、シフトレジスタ回
路の規模が大きくなりすぎるようなこともなくなる。
クティブマトリクス型の画像表示装置のデータ信号線駆
動回路や走査信号線駆動回路に採用することにより、消
費電力が少なく、かつ高品位の画像表示が可能な画像表
示装置を実現することができる。
ける全てのラッチ回路の出力を初期化信号により強制的
に非アクティブ状態にするようにしているので、電源投
入時に回路ブロックにおけるラッチ回路の出力によりそ
の前段側の回路ブロックに対応するクロック信号制御回
路がリセットされるのを回避でき、該クロック信号制御
回路のリセットによる誤動作,つまりシフトレジスタ回
路での走査が不能となるのを回避することができる効果
がある。
り、シフトレジスタ回路における全てのクロック信号制
御回路が、クロック信号を回路ブロックへ供給する状態
となるようにしているので、電源投入時に回路ブロック
におけるラッチ回路の出力によりその前段側の回路ブロ
ックに対応するクロック信号制御回路がリセットされる
のを回避でき、該クロック信号制御回路のリセットによ
る誤動作,つまりシフトレジスタ回路での走査が不能と
なるのを回避することができる効果がある。
の概略構成を示すブロック図である。
構成を示すブロック図である。
るラッチ回路の構成を示すブロック図である。
るクロック信号制御回路の構成を示すブロック図であ
る。
説明するための信号波形を示す図である。
の詳細な構成を示すブロック図である。
トランジスタとして、採用される多結晶シリコン薄膜ト
ランジスタの構造を示す縦断面図である。
リクス型の画像表示装置の概略構成を説明するためのブ
ロック図である。
構成を示すブロック図である。
の構成を示すブロック図である。
ける液晶パネルの画素の構成を示す図である。
や走査信号線駆動回路に採用されているシフトレジスタ
回路の具体的な構成を示すブロック図である。
路の構成を示すブロック図である。
ブマトリクス型の画像表示装置の概略構成を説明するた
めのブロック図である。
説明するための図である。
路の構成を示すブロック図である。
する回路ブロックにおける隣接する2段のラッチ回路L
T'j,LT'j+1の構成を示す図である。
路の構成を示すブロック図である。
するクロック信号制御回路の詳細な構成を示す図であ
る。
ける、初期化信号の波形例を示す図である。
ける、初期化信号の波形例を示す図である。
ける、初期化信号の波形例を示す図である。
T’j+1 ラッチ回路 CRL1,CRL2,CRLi,CRLn,CRLx,CR
L’i クロック信号制御回路 CLK クロック信号 INIT 初期化信号
Claims (8)
- 【請求項1】 クロック信号に基づいて入力信号に応じ
た信号を出力するラッチ回路を複数直列に接続してなる
ラッチ回路群を有し、デジタル信号を該クロック信号に
同期して順次転送するシフトレジスタ回路であって、 該ラッチ回路群を、連続する所定数のラッチ回路に対応
する複数の回路ブロックに分割した構成とし、該各回路
ブロック毎に、該各回路ブロック内のラッチ回路へのク
ロック信号の供給を制御するクロック信号制御回路を備
え、該クロック信号制御回路のうち所定のものを、これ
に対応する回路ブロックの前段及び後段側の回路ブロッ
ク内のラッチ回路の出力信号によって該クロック信号の
供給制御を行う構成とし、 前記所定のクロック信号制御回路はそれぞれ、対応する
回路ブロックの前段のブロック内の最終段以前のラッチ
回路の出力信号によって、該対応する回路ブロック内の
各ラッチ回路へのクロック信号の供給を開始し、該対応
する回路ブロックの次段の回路ブロック内の第2段目以
降のラッチ回路の出力信号によって、該対応する回路ブ
ロック内のラッチ回路へのクロック信号の供給を停止す
るものであり、 前記各ラッチ回路は、入力されるスタート信号をラッチ
して、供給されるクロック信号の立ち上がりまたは立ち
下りによって、前記クロック信号の1周期の期間にわた
ってアクティブ状態の信号を、前段のラッチ回路の出力
信号に対して前記クロック信号の半周期だけずれた状態
で出力することにより、該スタート信号を転送し、 前記クロック信号制御回路は、その制御信号である、対
応する回路ブロックの前段及び後段側の回路ブロック内
のラッチ回路の出力信号に拘わらず、外部からの初期化
信号の入力により、該対応する回路ブロック内のラッチ
回路へのクロック信号の供給を行う論理回路を備えたも
のである、 シフトレジスタ回路。 - 【請求項2】 請求項1記載のシフトレジスタ回路にお
いて、 前記各ラッチ回路は、外部より入力される初期化信号に
よりその出力が非アクティブとなるよう構成されている
シフトレジスタ回路。 - 【請求項3】 クロック信号に基づいて入力信号に応じ
た信号を出力するラッチ回路を複数直列に接続してなる
ラッチ回路群を有し、デジタル信号を該クロック信号に
同期して順次転送するシフトレジスタ回路であって、 該ラッチ回路群を、連続する所定数のラッチ回路に対応
する複数の回路ブロックに分割した構成とし、該各回路
ブロック毎に、該各回路ブロック内のラッチ回路へのク
ロック信号の供給を制御するクロック信号制御回路を備
え、該クロック信号制御回路のうち所定のものを、これ
に対応する回路ブロックの前段及び後段側の回路ブロッ
ク内のラッチ回路の出力信号によって該クロック信号の
供給制御を行う構成とし、 前記クロック信号制御回路は、その制御信号である、対
応する回路ブロックの前段及び後段側の回路ブロック内
のラッチ回路の出力信号に拘わらず、外部からの初期化
信号の入力により、該対応する回路ブロック内のラッチ
回路へのクロック信号の供給を行う論理回路を備えたも
のである、シフトレジスタ回路。 - 【請求項4】 請求項1〜3のいずれかに記載のシフト
レジスタ回路を用いたアクティブマトリクス型の画像表
示装置であって、 マトリクス状に配置された複数の画素、該画素の各列に
対応して設けられた複数のデータ信号線、及び該画素の
各行に対応して設けられた複数の走査信号線を有し、該
走査信号線から供給される走査信号に同期して、該デー
タ信号線から該画素に画像表示のための映像データが供
給される液晶パネルを備えるとともに、 該複数のデータ信号線に所定のタイミング信号に同期し
て順次該映像データを出力するデータ信号線駆動回路
と、該複数の走査信号線に所定のタイミング信号に同期
して順次該走査信号を出力する走査信号線駆動回路とを
備え、 該データ信号線駆動回路は、該シフトレジスタ回路を、
映像データを取り込むためのサンプリング信号を各デー
タ信号線に対応させて順次シフトする回路として含むも
のであり、 前記初期化信号は、本画像表示装置の電源投入時に該シ
フトレジスタ回路内に入力されるようになっている画像
表示装置。 - 【請求項5】 請求項1〜3のいずれかに記載のシフト
レジスタ回路を用いたアクティブマトリクス型の画像表
示装置であって、 マトリクス状に配置された複数の画素、該画素の各列に
対応して設けられた複数のデータ信号線、及び該画素の
各行に対応して設けられた複数の走査信号線を有し、該
走査信号線から供給される走査信号に同期して、該デー
タ信号線から該画素に画像表示のための映像データが供
給される液晶パネルを備えるとともに、 該複数のデータ信号線に所定のタイミング信号に同期し
て順次該映像データを出力するデータ信号線駆動回路
と、該複数の走査信号線に所定のタイミング信号に同期
して順次該走査信号を出力する走査信号線駆動回路とを
備え、 該走査信号線駆動回路は、該シフトレジスタ回路を、該
走査信号を各走査信号線に対応させて順次シフトする回
路として含むものであり、 前記初期化信号は、本画像表示装置の電源投入時に該シ
フトレジスタ回路内に入力されるようになっている画像
表示装置。 - 【請求項6】 請求項1〜3のいずれかに記載のシフト
レジスタ回路を用いたアクティブマトリクス型の画像表
示装置であって、 マトリクス状に配置された複数の画素、該画素の各列に
対応して設けられた複数のデータ信号線、及び該画素の
各行に対応して設けられた複数の走査信号線を有し、該
走査信号線から供給される走査信号に同期して、該デー
タ信号線から該画素に画像表示のための映像データが供
給される液晶パネルを備えるとともに、 該複数のデータ信号線に所定のタイミング信号に同期し
て順次該映像データを出力するデータ信号線駆動回路
と、該複数の走査信号線に所定のタイミング信号に同期
して順次該走査信号を出力する走査信号線駆動回路とを
備え、 該データ信号線駆動回路は、該シフトレジスタ回路を、
映像データを取り込むためのサンプリング信号を各デー
タ信号線に対応させて順次シフトする回路として含むも
のであり、 前記初期化信号は、垂直走査帰線期間毎に該シフトレジ
スタ回路内に入力されるようになっている画像表示装
置。 - 【請求項7】 請求項1〜3のいずれかに記載のシフト
レジスタ回路を用いたアクティブマトリクス型の画像表
示装置であって、 マトリクス状に配置された複数の画素、該画素の各列に
対応して設けられた複数のデータ信号線、及び該画素の
各行に対応して設けられた複数の走査信号線を有し、該
走査信号線から供給される走査信号に同期して、該デー
タ信号線から該画素に画像表示のための映像データが供
給される液晶パネルを備えるとともに、 該複数のデータ信号線に所定のタイミング信号に同期し
て順次該映像データを出力するデータ信号線駆動回路
と、該複数の走査信号線に所定のタイミング信号に同期
して順次該走査信号を出力する走査信号線駆動回路とを
備え、 該走査信号線駆動回路は、該シフトレジスタ回路を、該
走査信号を各走査信号線に対応させて順次シフトする回
路として含むものであり、 前記初期化信号は、垂直走査帰線期間毎に該シフトレジ
スタ回路内に入力されるようになっている画像表示装
置。 - 【請求項8】 請求項6または7記載の画像表示装置に
おいて、 前記初期化信号として、前記走査信号線駆動回路の走査
開始信号を用いる画像表示装置。
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