JP3516323B2 - シフトレジスタ回路および画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はシフトレジスタ回路
及び画像表示装置に関し、シフトレジスタ回路を構成す
るラッチ回路群を複数の回路ブロックに分割し、デジタ
ル信号の転送が行われている回路ブロックのラッチ回路
にのみクロック信号を選択的に供給するようにしたも
の、及びこのような構成のシフトレジスタ回路をデータ
信号線駆動回路などに用いたアクティブマトリクス型の
画像表示装置に関する。
及び画像表示装置に関し、シフトレジスタ回路を構成す
るラッチ回路群を複数の回路ブロックに分割し、デジタ
ル信号の転送が行われている回路ブロックのラッチ回路
にのみクロック信号を選択的に供給するようにしたも
の、及びこのような構成のシフトレジスタ回路をデータ
信号線駆動回路などに用いたアクティブマトリクス型の
画像表示装置に関する。
【０００２】
【従来の技術】従来からシフトレジスタ回路は、種々の
電子機器で広く利用されているが、ここでは特に段数が
極めて多い画像表示装置の駆動回路に用いられるシフト
レジスタ回路（以下、単にシフトレジスタともいう。）
について説明する。
電子機器で広く利用されているが、ここでは特に段数が
極めて多い画像表示装置の駆動回路に用いられるシフト
レジスタ回路（以下、単にシフトレジスタともいう。）
について説明する。
【０００３】図８は、アクティブマトリクス型の液晶表
示装置の概略構成を示す。図において、２００は従来の
液晶表示装置で、これは液晶パネル３１とデータ信号線
駆動回路３２と走査信号線駆動回路３３とを有してい
る。液晶パネル３１は、ガラスなどからなる２枚の透明
基板を液晶を介して向かい合わせに配置したものであ
る。そして、一方の透明基板には、Ｍ本のデータ信号線
ＳＬ1〜ＳＬMとＮ本の走査信号線ＧＬ1〜ＧＬNとが縦横
に碁盤の目状に形成されると共に、これらデータ信号線
ＳＬi（ｉは１≦ｉ≦Ｍの整数）と走査信号線ＧＬj（ｊ
は１≦ｊ≦Ｎの整数）の各交差部に画素ＰＩＸi,jがそ
れぞれ形成されている。
示装置の概略構成を示す。図において、２００は従来の
液晶表示装置で、これは液晶パネル３１とデータ信号線
駆動回路３２と走査信号線駆動回路３３とを有してい
る。液晶パネル３１は、ガラスなどからなる２枚の透明
基板を液晶を介して向かい合わせに配置したものであ
る。そして、一方の透明基板には、Ｍ本のデータ信号線
ＳＬ1〜ＳＬMとＮ本の走査信号線ＧＬ1〜ＧＬNとが縦横
に碁盤の目状に形成されると共に、これらデータ信号線
ＳＬi（ｉは１≦ｉ≦Ｍの整数）と走査信号線ＧＬj（ｊ
は１≦ｊ≦Ｎの整数）の各交差部に画素ＰＩＸi,jがそ
れぞれ形成されている。
【０００４】データ信号線駆動回路３２は、データ信号
ＤＡＴをデータクロック信号ＣＫＳとデータスタート信
号ＳＰＳによりサンプリングし、データ信号線ＳＬ1〜
ＳＬMにそれぞれ振り分けて送出する駆動回路である。
走査信号線駆動回路３３は、走査クロック信号ＣＫＧと
走査スタート信号ＳＰＧにより走査信号線ＧＬ1〜ＧＬN
を順に１本ずつ走査して、データ信号線ＳＬ1〜ＳＬM上
に送出された各データ信号ＤＡＴを書き込むべき１行の
画素ＰＩＸ1,j〜ＰＩＸM,jを選択する駆動回路である。
ＤＡＴをデータクロック信号ＣＫＳとデータスタート信
号ＳＰＳによりサンプリングし、データ信号線ＳＬ1〜
ＳＬMにそれぞれ振り分けて送出する駆動回路である。
走査信号線駆動回路３３は、走査クロック信号ＣＫＧと
走査スタート信号ＳＰＧにより走査信号線ＧＬ1〜ＧＬN
を順に１本ずつ走査して、データ信号線ＳＬ1〜ＳＬM上
に送出された各データ信号ＤＡＴを書き込むべき１行の
画素ＰＩＸ1,j〜ＰＩＸM,jを選択する駆動回路である。
【０００５】データ信号線駆動回路３２がデータ信号Ｄ
ＡＴを各データ信号線ＳＬiに送出する方式としては、
点順次駆動方式と線順次駆動方式とがある。点順次駆動
方式は、データ信号ＤＡＴをサンプリングするたびに順
に各データ信号線ＳＬiに送出する方式であり、線順次
駆動方式は、１水平走査期間にわたって順次サンプリン
グしたデータ信号ＤＡＴを一旦それぞれホールドし、こ
れら１行分のデータ信号ＤＡＴをデータ信号線ＳＬ1〜
ＳＬMに一斉に送出する方式である。データ信号線駆動
回路３２は、いずれの方式の場合にもシフトレジスタを
用いるが、ここでは、回路構成が簡単な点順次駆動方式
を用いる場合について説明する。
ＡＴを各データ信号線ＳＬiに送出する方式としては、
点順次駆動方式と線順次駆動方式とがある。点順次駆動
方式は、データ信号ＤＡＴをサンプリングするたびに順
に各データ信号線ＳＬiに送出する方式であり、線順次
駆動方式は、１水平走査期間にわたって順次サンプリン
グしたデータ信号ＤＡＴを一旦それぞれホールドし、こ
れら１行分のデータ信号ＤＡＴをデータ信号線ＳＬ1〜
ＳＬMに一斉に送出する方式である。データ信号線駆動
回路３２は、いずれの方式の場合にもシフトレジスタを
用いるが、ここでは、回路構成が簡単な点順次駆動方式
を用いる場合について説明する。
【０００６】このデータ信号線駆動回路３２は、図９に
示すように、Ｍ段のラッチ回路ＬＴ1〜ＬＴMからなるシ
フトレジスタ３４を備え、データクロック信号ＣＫＳに
同期してデータスタート信号ＳＰＳを順に各段のラッチ
回路ＬＴiで転送するようになっている。データスター
ト信号ＳＰＳは、１水平走査期間ごとに１パルスが出力
されるパルス信号である。そして、各段のラッチ回路Ｌ
Ｔiからパラレルに出力されるこのデータスタート信号
ＳＰＳのラッチ信号は、それぞれバッファ回路ＢＵＦ1
〜ＢＵＦMを介してサンプリングスイッチＡＳＷ1〜ＡＳ
ＷMの制御端子に入力される。各バッファ回路ＢＵＦi
は、ラッチ回路ＬＴiで保持されたデータスタート信号
ＳＰＳを増幅し、必要に応じて反転して出力する回路で
あり、各サンプリングスイッチＡＳＷiは、制御端子の
入力に応じて回路のＯＮ／ＯＦＦを行うアナログスイッ
チである。また、データ信号ＤＡＴは、これらのサンプ
リングスイッチＡＳＷ1〜ＡＳＷMを介してそれぞれデー
タ信号線ＳＬ1〜ＳＬMに送出される。したがって、この
データ信号線駆動回路３２は、１水平走査期間ごとに、
データスタート信号ＳＰＳのパルスをシフトレジスタ３
４の各段のラッチ回路ＬＴiで順に転送することによ
り、各サンプリングスイッチＡＳＷiを順にＯＮにして
データ信号ＤＡＴをサンプリングし各データ信号線ＳＬ
iに送出することができる。
示すように、Ｍ段のラッチ回路ＬＴ1〜ＬＴMからなるシ
フトレジスタ３４を備え、データクロック信号ＣＫＳに
同期してデータスタート信号ＳＰＳを順に各段のラッチ
回路ＬＴiで転送するようになっている。データスター
ト信号ＳＰＳは、１水平走査期間ごとに１パルスが出力
されるパルス信号である。そして、各段のラッチ回路Ｌ
Ｔiからパラレルに出力されるこのデータスタート信号
ＳＰＳのラッチ信号は、それぞれバッファ回路ＢＵＦ1
〜ＢＵＦMを介してサンプリングスイッチＡＳＷ1〜ＡＳ
ＷMの制御端子に入力される。各バッファ回路ＢＵＦi
は、ラッチ回路ＬＴiで保持されたデータスタート信号
ＳＰＳを増幅し、必要に応じて反転して出力する回路で
あり、各サンプリングスイッチＡＳＷiは、制御端子の
入力に応じて回路のＯＮ／ＯＦＦを行うアナログスイッ
チである。また、データ信号ＤＡＴは、これらのサンプ
リングスイッチＡＳＷ1〜ＡＳＷMを介してそれぞれデー
タ信号線ＳＬ1〜ＳＬMに送出される。したがって、この
データ信号線駆動回路３２は、１水平走査期間ごとに、
データスタート信号ＳＰＳのパルスをシフトレジスタ３
４の各段のラッチ回路ＬＴiで順に転送することによ
り、各サンプリングスイッチＡＳＷiを順にＯＮにして
データ信号ＤＡＴをサンプリングし各データ信号線ＳＬ
iに送出することができる。
【０００７】走査信号線駆動回路３３は、シフトレジス
タを用いる方式とカウンタおよびデコーダを用いる方式
とがあるが、回路構成が簡単で構成トランジスタ数が少
ないシフトレジスタを用いる方式を採用することが多
く、ここでも、この方式による場合について説明する。
タを用いる方式とカウンタおよびデコーダを用いる方式
とがあるが、回路構成が簡単で構成トランジスタ数が少
ないシフトレジスタを用いる方式を採用することが多
く、ここでも、この方式による場合について説明する。
【０００８】この走査信号線駆動回路３３は、図１０に
示すように、Ｎ段のラッチ回路ＬＴ1〜ＬＴNからなるシ
フトレジスタ３５を備え、走査クロック信号ＣＫＧに同
期して走査スタート信号ＳＰＧを順に各段のラッチ回路
ＬＴjで転送するようになっている。走査スタート信号
ＳＰＧは、１垂直走査期間ごとに１パルスが出力される
パルス信号である。そして、各段のラッチ回路ＬＴjか
らパラレルに出力されるこの走査スタート信号ＳＰＧの
ラッチ信号は、それぞれ第１バッファ回路ＢＵＦ1,1〜
ＢＵＦ1,Nを介して論理ゲートＬＯＧ1〜ＬＯＧNに入力
される。また、これらの論理ゲートＬＯＧ1〜ＬＯＧNに
は、走査制御信号ＧＰＳもそれぞれ入力される。これら
走査制御信号ＧＰＳと論理ゲートＬＯＧ1〜ＬＯＧNは、
走査を制御するためのものである。これら各論理ゲート
ＬＯＧjの出力は、それぞれ第２バッファ回路ＢＵＦ2,1
〜ＢＵＦ2,Nを介して走査信号線ＧＬ1〜ＧＬNに接続さ
れる。したがって、この走査信号線駆動回路３３は、１
垂直走査期間ごとに、走査スタート信号ＳＰＧのパルス
をシフトレジスタ３５の各段のラッチ回路ＬＴjで順に
転送することにより、各走査信号線ＧＬjを順にアクテ
ィブにすることができる。
示すように、Ｎ段のラッチ回路ＬＴ1〜ＬＴNからなるシ
フトレジスタ３５を備え、走査クロック信号ＣＫＧに同
期して走査スタート信号ＳＰＧを順に各段のラッチ回路
ＬＴjで転送するようになっている。走査スタート信号
ＳＰＧは、１垂直走査期間ごとに１パルスが出力される
パルス信号である。そして、各段のラッチ回路ＬＴjか
らパラレルに出力されるこの走査スタート信号ＳＰＧの
ラッチ信号は、それぞれ第１バッファ回路ＢＵＦ1,1〜
ＢＵＦ1,Nを介して論理ゲートＬＯＧ1〜ＬＯＧNに入力
される。また、これらの論理ゲートＬＯＧ1〜ＬＯＧNに
は、走査制御信号ＧＰＳもそれぞれ入力される。これら
走査制御信号ＧＰＳと論理ゲートＬＯＧ1〜ＬＯＧNは、
走査を制御するためのものである。これら各論理ゲート
ＬＯＧjの出力は、それぞれ第２バッファ回路ＢＵＦ2,1
〜ＢＵＦ2,Nを介して走査信号線ＧＬ1〜ＧＬNに接続さ
れる。したがって、この走査信号線駆動回路３３は、１
垂直走査期間ごとに、走査スタート信号ＳＰＧのパルス
をシフトレジスタ３５の各段のラッチ回路ＬＴjで順に
転送することにより、各走査信号線ＧＬjを順にアクテ
ィブにすることができる。
【０００９】液晶パネル３１におけるデータ信号線ＳＬ
iと走査信号線ＧＬjの各交差部に形成される画素ＰＩＸ
i,jは、図１１に示すように、スイッチ素子ＳＷと液晶
容量Ｃｌおよび補助容量Ｃｓからなる画素容量とによっ
て構成される。スイッチ素子ＳＷは、一方の透明基板上
に形成されたＭＯＳＦＥＴ構成の薄膜トランジスタ（Ｔ
ＦＴ）であり、ゲートが走査信号線ＧＬjに接続されて
いる。液晶容量Ｃｌは、一方の透明基板上の当該画素Ｐ
ＩＸi,j内に形成された画素電極と他方の透明基板上の
共通電極との間に液晶を介して形成される容量であり、
補助容量Ｃｓは、この液晶容量Ｃｌに蓄積される電荷を
補うために必要に応じてその一方の電極が一方の透明基
板に設けられる容量素子である。そして、これら液晶容
量Ｃｌの画素電極と補助容量Ｃｓの一方の電極が、スイ
ッチ素子ＳＷのソース−ドレイン間を介してデータ信号
線ＳＬiに接続されている。このため、上記走査信号線
駆動回路３３の走査により走査信号線ＧＬjがアクティ
ブになると、当該行の画素ＰＩＸ1,j〜ＰＩＸM,jの各ス
イッチ素子ＳＷがＯＮになり、上記データ信号線駆動回
路３２からデータ信号線ＳＬ1〜ＳＬMに送出されたデー
タ信号ＤＡＴがそれぞれの画素ＰＩＸ1,j〜ＰＩＸM,jの
液晶容量Ｃｌと補助容量Ｃｓに書き込まれる。したがっ
て、この液晶表示装置は、データ信号ＤＡＴに応じて液
晶パネル３１の各画素ＰＩＸi,jにおける液晶容量Ｃｌ
の印加電圧が変化するので、当該画素ＰＩＸi,jの液晶
の透過率や反射率が制御されて、Ｎ行Ｍ列の画素による
画像表示を行うことができる。
iと走査信号線ＧＬjの各交差部に形成される画素ＰＩＸ
i,jは、図１１に示すように、スイッチ素子ＳＷと液晶
容量Ｃｌおよび補助容量Ｃｓからなる画素容量とによっ
て構成される。スイッチ素子ＳＷは、一方の透明基板上
に形成されたＭＯＳＦＥＴ構成の薄膜トランジスタ（Ｔ
ＦＴ）であり、ゲートが走査信号線ＧＬjに接続されて
いる。液晶容量Ｃｌは、一方の透明基板上の当該画素Ｐ
ＩＸi,j内に形成された画素電極と他方の透明基板上の
共通電極との間に液晶を介して形成される容量であり、
補助容量Ｃｓは、この液晶容量Ｃｌに蓄積される電荷を
補うために必要に応じてその一方の電極が一方の透明基
板に設けられる容量素子である。そして、これら液晶容
量Ｃｌの画素電極と補助容量Ｃｓの一方の電極が、スイ
ッチ素子ＳＷのソース−ドレイン間を介してデータ信号
線ＳＬiに接続されている。このため、上記走査信号線
駆動回路３３の走査により走査信号線ＧＬjがアクティ
ブになると、当該行の画素ＰＩＸ1,j〜ＰＩＸM,jの各ス
イッチ素子ＳＷがＯＮになり、上記データ信号線駆動回
路３２からデータ信号線ＳＬ1〜ＳＬMに送出されたデー
タ信号ＤＡＴがそれぞれの画素ＰＩＸ1,j〜ＰＩＸM,jの
液晶容量Ｃｌと補助容量Ｃｓに書き込まれる。したがっ
て、この液晶表示装置は、データ信号ＤＡＴに応じて液
晶パネル３１の各画素ＰＩＸi,jにおける液晶容量Ｃｌ
の印加電圧が変化するので、当該画素ＰＩＸi,jの液晶
の透過率や反射率が制御されて、Ｎ行Ｍ列の画素による
画像表示を行うことができる。
【００１０】
【発明が解決しようとする課題】上記液晶表示装置のデ
ータ信号線駆動回路３２や走査信号線駆動回路３３で用
いられる従来のシフトレジスタ３４，３５のより具体的
な構成を説明する。これらのシフトレジスタ３４，３５
は、図１２に示すように、ラッチ回路ＬＴ1〜ＬＴK（こ
こではＫ段とする）にクロック信号ＣＬＫ（データクロ
ック信号ＣＫＳまたは走査クロック信号ＣＫＧ）だけで
なく、これを反転したクロック信号ＣＬＫバーも供給す
ることにより、スタート信号ＳＴ（データスタート信号
ＳＰＳまたは走査スタート信号ＳＰＧ）を順に転送して
出力信号ＯＵＴ1〜ＯＵＴKを得るようになっている。
ータ信号線駆動回路３２や走査信号線駆動回路３３で用
いられる従来のシフトレジスタ３４，３５のより具体的
な構成を説明する。これらのシフトレジスタ３４，３５
は、図１２に示すように、ラッチ回路ＬＴ1〜ＬＴK（こ
こではＫ段とする）にクロック信号ＣＬＫ（データクロ
ック信号ＣＫＳまたは走査クロック信号ＣＫＧ）だけで
なく、これを反転したクロック信号ＣＬＫバーも供給す
ることにより、スタート信号ＳＴ（データスタート信号
ＳＰＳまたは走査スタート信号ＳＰＧ）を順に転送して
出力信号ＯＵＴ1〜ＯＵＴKを得るようになっている。
【００１１】また、これらのシフトレジスタ３４，３５
における隣接する２段のラッチ回路ＬＴk，ＬＴk+1（ｋ
は１≦ｋ＜Ｋの奇数）の具体的な構成を図１３に示す。
前段のラッチ回路ＬＴkは、１個のインバータ１と２個
のクロックトインバータ２，３からなり、後段のラッチ
回路ＬＴk+1は、１個のインバータ４と２個のクロック
トインバータ５，６からなる。クロックトインバータ
２，３とクロックトインバータ５，６は、制御端子の入
力がアクティブである場合には通常のインバータとして
機能し、非アクティブである場合には出力をハイインピ
ーダンスとする３状態バッファである。各ラッチ回路Ｌ
Ｔk，ＬＴk+1では、それぞれインバータ１，４と一方の
クロックトインバータ２，５とが巡回状に接続されてフ
リップフロップ回路が構成されている。また、入力され
るスタート信号ＳＴをそれぞれ他方のクロックトインバ
ータ３，６とインバータ１，４を介して次段に転送する
と共に、これらクロックトインバータ３，６の出力から
出力信号ＯＵＴk，ＯＵＴk+1を得るようにしている。そ
して、クロック信号ＣＬＫは、前段のラッチ回路ＬＴk
における他方のクロックトインバータ３の制御端子と後
段のラッチ回路ＬＴk+1における一方のクロックトイン
バータ５の制御端子に供給され、反転されたクロック信
号ＣＬＫバーは、前段のラッチ回路ＬＴkにおける一方
のクロックトインバータ２の制御端子と後段のラッチ回
路ＬＴk+1における他方のクロックトインバータ６の制
御端子に供給されている。
における隣接する２段のラッチ回路ＬＴk，ＬＴk+1（ｋ
は１≦ｋ＜Ｋの奇数）の具体的な構成を図１３に示す。
前段のラッチ回路ＬＴkは、１個のインバータ１と２個
のクロックトインバータ２，３からなり、後段のラッチ
回路ＬＴk+1は、１個のインバータ４と２個のクロック
トインバータ５，６からなる。クロックトインバータ
２，３とクロックトインバータ５，６は、制御端子の入
力がアクティブである場合には通常のインバータとして
機能し、非アクティブである場合には出力をハイインピ
ーダンスとする３状態バッファである。各ラッチ回路Ｌ
Ｔk，ＬＴk+1では、それぞれインバータ１，４と一方の
クロックトインバータ２，５とが巡回状に接続されてフ
リップフロップ回路が構成されている。また、入力され
るスタート信号ＳＴをそれぞれ他方のクロックトインバ
ータ３，６とインバータ１，４を介して次段に転送する
と共に、これらクロックトインバータ３，６の出力から
出力信号ＯＵＴk，ＯＵＴk+1を得るようにしている。そ
して、クロック信号ＣＬＫは、前段のラッチ回路ＬＴk
における他方のクロックトインバータ３の制御端子と後
段のラッチ回路ＬＴk+1における一方のクロックトイン
バータ５の制御端子に供給され、反転されたクロック信
号ＣＬＫバーは、前段のラッチ回路ＬＴkにおける一方
のクロックトインバータ２の制御端子と後段のラッチ回
路ＬＴk+1における他方のクロックトインバータ６の制
御端子に供給されている。
【００１２】上記シフトレジスタ３４，３５におけるラ
ッチ回路ＬＴk，ＬＴk+1では、クロック信号ＣＬＫがア
クティブになると、前段のラッチ回路ＬＴkがスタート
信号ＳＴをクロックトインバータ３を介して取り込むと
共に、後段のラッチ回路ＬＴk+1が入力をしゃ断して直
前まで入力されていたスタート信号ＳＴをインバータ４
とクロックトインバータ５のフリップフロップ回路で保
持する。また、次の半周期に反転されたクロック信号Ｃ
ＬＫバーがアクティブになると、前段のラッチ回路ＬＴ
kが入力をしゃ断して直前まで入力されていたスタート
信号ＳＴをインバータ１とクロックトインバータ２のフ
リップフロップ回路で保持すると共に、後段のラッチ回
路ＬＴk+1がこのラッチ回路ＬＴkから入力されるスター
ト信号ＳＴをクロックトインバータ６を介して取り込
む。したがって、これらのラッチ回路ＬＴk，ＬＴk+1
は、クロック信号ＣＬＫの立ち上がりと立ち下がりによ
って順次前段のスタート信号ＳＴをラッチして次段に転
送する動作を行う。
ッチ回路ＬＴk，ＬＴk+1では、クロック信号ＣＬＫがア
クティブになると、前段のラッチ回路ＬＴkがスタート
信号ＳＴをクロックトインバータ３を介して取り込むと
共に、後段のラッチ回路ＬＴk+1が入力をしゃ断して直
前まで入力されていたスタート信号ＳＴをインバータ４
とクロックトインバータ５のフリップフロップ回路で保
持する。また、次の半周期に反転されたクロック信号Ｃ
ＬＫバーがアクティブになると、前段のラッチ回路ＬＴ
kが入力をしゃ断して直前まで入力されていたスタート
信号ＳＴをインバータ１とクロックトインバータ２のフ
リップフロップ回路で保持すると共に、後段のラッチ回
路ＬＴk+1がこのラッチ回路ＬＴkから入力されるスター
ト信号ＳＴをクロックトインバータ６を介して取り込
む。したがって、これらのラッチ回路ＬＴk，ＬＴk+1
は、クロック信号ＣＬＫの立ち上がりと立ち下がりによ
って順次前段のスタート信号ＳＴをラッチして次段に転
送する動作を行う。
【００１３】ところで、上記シフトレジスタ３４，３５
では、１水平走査期間や１垂直走査期間ごとに１パルス
を転送するだけなので、スタート信号ＳＴの転送に伴う
消費電力（電源端子から見た消費電力）はそれほど大き
くはならない。しかし、クロック信号ＣＬＫ，ＣＬＫバ
ーは、各段のラッチ回路ＬＴk（ｋは１≦ｋ≦Ｋの整
数）のクロックトインバータ２，３やクロックトインバ
ータ５，６の制御端子に入力され、１水平走査期間や１
垂直走査期間内にも繰り返し信号レベルが頻繁に変化す
る。しかも、上述のように、表示装置で用いられるこれ
らシフトレジスタ３４，３５の段数Ｋは極めて多いもの
であり、６４０×４８０ドットのＶＧＡ（Video Graphi
cs Array）規格の場合には、データ信号線駆動回路３２
で６４０段、走査信号線駆動回路３３で４８０段が必要
となる。また、１０２４×７６８ドットのＸＧＡ（Exte
nded Graphics Array）規格の場合には、データ信号線
駆動回路３２で１０２４段、走査信号線駆動回路３３で
７６８段が必要となる。
では、１水平走査期間や１垂直走査期間ごとに１パルス
を転送するだけなので、スタート信号ＳＴの転送に伴う
消費電力（電源端子から見た消費電力）はそれほど大き
くはならない。しかし、クロック信号ＣＬＫ，ＣＬＫバ
ーは、各段のラッチ回路ＬＴk（ｋは１≦ｋ≦Ｋの整
数）のクロックトインバータ２，３やクロックトインバ
ータ５，６の制御端子に入力され、１水平走査期間や１
垂直走査期間内にも繰り返し信号レベルが頻繁に変化す
る。しかも、上述のように、表示装置で用いられるこれ
らシフトレジスタ３４，３５の段数Ｋは極めて多いもの
であり、６４０×４８０ドットのＶＧＡ（Video Graphi
cs Array）規格の場合には、データ信号線駆動回路３２
で６４０段、走査信号線駆動回路３３で４８０段が必要
となる。また、１０２４×７６８ドットのＸＧＡ（Exte
nded Graphics Array）規格の場合には、データ信号線
駆動回路３２で１０２４段、走査信号線駆動回路３３で
７６８段が必要となる。
【００１４】このため、従来のシフトレジスタ３４，３
５は、クロック信号ＣＬＫの信号線における寄生容量や
クロックトインバータ２，３，５，６のゲート容量など
を充放電するために大量の電流が流れ、消費電力が非常
に大きくなるという問題があった。
５は、クロック信号ＣＬＫの信号線における寄生容量や
クロックトインバータ２，３，５，６のゲート容量など
を充放電するために大量の電流が流れ、消費電力が非常
に大きくなるという問題があった。
【００１５】また、上記アクティブマトリクス型の液晶
表示装置は、液晶パネル３１の透明基板上に非晶質（am
orphous）シリコン薄膜を成膜し、この非晶質シリコン
を用いた薄膜トランジスタにより各画素ＰＩＸi,jのス
イッチ素子ＳＷを構成することが多かった。この場合、
データ信号線駆動回路３２や走査信号線駆動回路３３を
それぞれ外付けのＩＣ（集積回路）として構成されてい
る。しかし、近年では、液晶表示装置の大画面化に伴
い、データ信号線駆動回路３２や走査信号線駆動回路３
３のＩＣコストの削減や実装時の信頼性の向上などの要
求が高まって来たことから、これらの駆動回路３２，３
３を液晶パネル３１の透明基板上に一体的に形成する技
術も開発されている。この場合、駆動回路３２，３３の
トランジスタや各画素ＰＩＸi,jのスイッチ素子ＳＷに
は、石英ガラスなどの耐熱透明基板上に成膜した多結晶
（poly-crystalline）シリコン薄膜による薄膜トランジ
スタを用いる。さらに、透明基板としてガラス基板を用
い、ガラスの歪み点（約６００°Ｃ）以下のプロセス温
度で多結晶シリコン薄膜トランジスタを形成する試みも
なされている。このような液晶表示装置３００では、図
１４に示すように、液晶パネル３１の透明基板上に画素
ＰＩＸ1,1〜ＰＩＸM,Nやデータ信号線ＳＬ1〜ＳＬMおよ
び走査信号線ＧＬ1〜ＧＬNと共に、データ信号線駆動回
路３２ａと走査信号線駆動回路３３ａがモノリシックに
形成され、タイミング信号生成回路３６や電源電圧生成
回路３７のみが外付けされることになる。なお、このよ
うな多結晶シリコン薄膜トランジスタを用いる場合に
は、データ信号線駆動回路３２ａに回路構成が簡単な上
記点順次駆動方式が採用されることが多い。
表示装置は、液晶パネル３１の透明基板上に非晶質（am
orphous）シリコン薄膜を成膜し、この非晶質シリコン
を用いた薄膜トランジスタにより各画素ＰＩＸi,jのス
イッチ素子ＳＷを構成することが多かった。この場合、
データ信号線駆動回路３２や走査信号線駆動回路３３を
それぞれ外付けのＩＣ（集積回路）として構成されてい
る。しかし、近年では、液晶表示装置の大画面化に伴
い、データ信号線駆動回路３２や走査信号線駆動回路３
３のＩＣコストの削減や実装時の信頼性の向上などの要
求が高まって来たことから、これらの駆動回路３２，３
３を液晶パネル３１の透明基板上に一体的に形成する技
術も開発されている。この場合、駆動回路３２，３３の
トランジスタや各画素ＰＩＸi,jのスイッチ素子ＳＷに
は、石英ガラスなどの耐熱透明基板上に成膜した多結晶
（poly-crystalline）シリコン薄膜による薄膜トランジ
スタを用いる。さらに、透明基板としてガラス基板を用
い、ガラスの歪み点（約６００°Ｃ）以下のプロセス温
度で多結晶シリコン薄膜トランジスタを形成する試みも
なされている。このような液晶表示装置３００では、図
１４に示すように、液晶パネル３１の透明基板上に画素
ＰＩＸ1,1〜ＰＩＸM,Nやデータ信号線ＳＬ1〜ＳＬMおよ
び走査信号線ＧＬ1〜ＧＬNと共に、データ信号線駆動回
路３２ａと走査信号線駆動回路３３ａがモノリシックに
形成され、タイミング信号生成回路３６や電源電圧生成
回路３７のみが外付けされることになる。なお、このよ
うな多結晶シリコン薄膜トランジスタを用いる場合に
は、データ信号線駆動回路３２ａに回路構成が簡単な上
記点順次駆動方式が採用されることが多い。
【００１６】ところが、多結晶シリコン薄膜トランジス
タは、単結晶シリコン基板上に形成される通常のＩＣの
単結晶シリコントランジスタに比べて素子特性が劣るた
めに、素子サイズを大きくする必要があり、これに伴っ
てゲート容量も大きくなる。このため、上記データ信号
線駆動回路３２ａや走査信号線駆動回路３３ａに従来の
シフトレジスタ３４，３５を用いると、クロックトイン
バータ２，３，５，６のゲート容量が大きくなるため
に、消費電力がさらに増大するという問題もあった。
タは、単結晶シリコン基板上に形成される通常のＩＣの
単結晶シリコントランジスタに比べて素子特性が劣るた
めに、素子サイズを大きくする必要があり、これに伴っ
てゲート容量も大きくなる。このため、上記データ信号
線駆動回路３２ａや走査信号線駆動回路３３ａに従来の
シフトレジスタ３４，３５を用いると、クロックトイン
バータ２，３，５，６のゲート容量が大きくなるため
に、消費電力がさらに増大するという問題もあった。
【００１７】なお、上記課題を解決するために、シフト
レジスタを複数の回路ブロックに分割し、スタート信号
のパルス部分が転送されている回路ブロックにのみクロ
ック信号を供給して、このクロック信号による消費電力
の増大を抑制する技術が特公昭６３−５０７１７号公報
や特開昭６３−２７１２９８号公報に開示されている。
レジスタを複数の回路ブロックに分割し、スタート信号
のパルス部分が転送されている回路ブロックにのみクロ
ック信号を供給して、このクロック信号による消費電力
の増大を抑制する技術が特公昭６３−５０７１７号公報
や特開昭６３−２７１２９８号公報に開示されている。
【００１８】特公昭６３−５０７１７号公報に記載のも
のは、分周回路で分周したクロック信号に同期させて、
シフトレジスタを分割した回路ブロックの数に相当する
段数を有する選択用のシフトレジスタでスタート信号を
転送することにより、クロック信号の供給を必要とする
回路ブロックを順次選択できるようにしたものである。
また、クロック信号をカウントするカウンタと、このカ
ウンタのカウント出力をデコードするデコーダによって
回路ブロックの選択を行うようにしたものも開示されて
いる。しかし、この公報記載のものでは、ブロックの選
択のために分周回路と選択用のシフトレジスタやカウン
タとデコーダが必要になり、回路規模が大幅に増大する
という別の問題が生じる。
のは、分周回路で分周したクロック信号に同期させて、
シフトレジスタを分割した回路ブロックの数に相当する
段数を有する選択用のシフトレジスタでスタート信号を
転送することにより、クロック信号の供給を必要とする
回路ブロックを順次選択できるようにしたものである。
また、クロック信号をカウントするカウンタと、このカ
ウンタのカウント出力をデコードするデコーダによって
回路ブロックの選択を行うようにしたものも開示されて
いる。しかし、この公報記載のものでは、ブロックの選
択のために分周回路と選択用のシフトレジスタやカウン
タとデコーダが必要になり、回路規模が大幅に増大する
という別の問題が生じる。
【００１９】また、特開昭６３−２７１２９８号公報に
記載のものは、シフトレジスタを分割した各回路ブロッ
クにクロック信号を供給し始める時期を、前段のブロッ
クの転送出力に基づいて検出すると共に、このクロック
信号の供給を終了する時期を自身のブロックの転送出力
に基づいて検出するようにしたものである。しかし、こ
の公報記載のものでは、クロック信号の供給開始と終了
の時期を検出する回路が必要となるので、回路規模が増
大するという別の問題が生じる。
記載のものは、シフトレジスタを分割した各回路ブロッ
クにクロック信号を供給し始める時期を、前段のブロッ
クの転送出力に基づいて検出すると共に、このクロック
信号の供給を終了する時期を自身のブロックの転送出力
に基づいて検出するようにしたものである。しかし、こ
の公報記載のものでは、クロック信号の供給開始と終了
の時期を検出する回路が必要となるので、回路規模が増
大するという別の問題が生じる。
【００２０】本発明は、上記のような問題点を解消する
ためになされたもので、分割された各回路ブロックに供
給するクロック信号を制御することにより消費電力の増
加を抑制すると共に、このクロック信号の制御のために
回路規模が必要以上に増大するのを防止することができ
るシフトレジスタ回路、及びこのシフトレジスタ回路を
用いた画像表示装置を得ることを目的としている。
ためになされたもので、分割された各回路ブロックに供
給するクロック信号を制御することにより消費電力の増
加を抑制すると共に、このクロック信号の制御のために
回路規模が必要以上に増大するのを防止することができ
るシフトレジスタ回路、及びこのシフトレジスタ回路を
用いた画像表示装置を得ることを目的としている。
【００２１】
【課題を解決するための手段】本発明のシフトレジスタ
回路は、クロック信号に基づいて入力信号に応じた信号
を出力するラッチ回路を複数直列に接続してなるラッチ
回路群を有し、デジタル信号を該クロック信号に同期し
て順次転送するシフトレジスタ回路であって、該ラッチ
回路群を、連続する所定数のラッチ回路に対応する複数
の回路ブロックに分割した構成とし、該各回路ブロック
毎に、該各回路ブロック内のラッチ回路へのクロック信
号の供給を制御するクロック信号制御回路を備え、該ク
ロック信号制御回路のうち所定のものを、これに対応す
る回路ブロックの前段及び後段側の回路ブロック内のラ
ッチ回路の出力信号によって該クロック信号の供給制御
を行う構成とし、前記所定のクロック信号制御回路はそ
れぞれ、対応する回路ブロックの前段のブロック内の最
終段以前のラッチ回路の出力信号によって、該対応する
回路ブロック内の各ラッチ回路へのクロック信号の供給
を開始し、該対応する回路ブロックの次段の回路ブロッ
ク内の第２段目以降のラッチ回路の出力信号によって、
該対応する回路ブロック内のラッチ回路へのクロック信
号の供給を停止するものであり、前記各ラッチ回路は、
入力されるスタート信号をラッチして、供給されるクロ
ック信号の立ち上がりまたは立ち下りによって、前記ク
ロック信号の１周期の期間にわたってアクティブ状態の
信号を、前段のラッチ回路の出力信号に対して前記クロ
ック信号の半周期だけずれた状態で出力することによ
り、該スタート信号を転送し、前記クロック信号制御回
路は、その制御信号である、対応する回路ブロックの前
段及び後段側の回路ブロック内のラッチ回路の出力信号
に拘わらず、外部からの初期化信号の入力により、該対
応する回路ブロック内のラッチ回路へのクロック信号の
供給を行う論理回路を備えたものである。そのことによ
り上記目的が達成される。
回路は、クロック信号に基づいて入力信号に応じた信号
を出力するラッチ回路を複数直列に接続してなるラッチ
回路群を有し、デジタル信号を該クロック信号に同期し
て順次転送するシフトレジスタ回路であって、該ラッチ
回路群を、連続する所定数のラッチ回路に対応する複数
の回路ブロックに分割した構成とし、該各回路ブロック
毎に、該各回路ブロック内のラッチ回路へのクロック信
号の供給を制御するクロック信号制御回路を備え、該ク
ロック信号制御回路のうち所定のものを、これに対応す
る回路ブロックの前段及び後段側の回路ブロック内のラ
ッチ回路の出力信号によって該クロック信号の供給制御
を行う構成とし、前記所定のクロック信号制御回路はそ
れぞれ、対応する回路ブロックの前段のブロック内の最
終段以前のラッチ回路の出力信号によって、該対応する
回路ブロック内の各ラッチ回路へのクロック信号の供給
を開始し、該対応する回路ブロックの次段の回路ブロッ
ク内の第２段目以降のラッチ回路の出力信号によって、
該対応する回路ブロック内のラッチ回路へのクロック信
号の供給を停止するものであり、前記各ラッチ回路は、
入力されるスタート信号をラッチして、供給されるクロ
ック信号の立ち上がりまたは立ち下りによって、前記ク
ロック信号の１周期の期間にわたってアクティブ状態の
信号を、前段のラッチ回路の出力信号に対して前記クロ
ック信号の半周期だけずれた状態で出力することによ
り、該スタート信号を転送し、前記クロック信号制御回
路は、その制御信号である、対応する回路ブロックの前
段及び後段側の回路ブロック内のラッチ回路の出力信号
に拘わらず、外部からの初期化信号の入力により、該対
応する回路ブロック内のラッチ回路へのクロック信号の
供給を行う論理回路を備えたものである。そのことによ
り上記目的が達成される。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】前記シフトレジスタ回路において、前記各
ラッチ回路は、外部より入力される初期化信号によりそ
の出力が非アクティブとなるよう構成されている。
ラッチ回路は、外部より入力される初期化信号によりそ
の出力が非アクティブとなるよう構成されている。
【００２９】
【００３０】また、本発明のシフトレジスタ回路は、ク
ロック信号に基づいて入力信号に応じた信号を出力する
ラッチ回路を複数直列に接続してなるラッチ回路群を有
し、デジタル信号を該クロック信号に同期して順次転送
するシフトレジスタ回路であって、該ラッチ回路群を、
連続する所定数のラッチ回路に対応する複数の回路ブロ
ックに分割した構成とし、該各回路ブロック毎に、該各
回路ブロック内のラッチ回路へのクロック信号の供給を
制御するクロック信号制御回路を備え、該クロック信号
制御回路のうち所定のものを、これに対応する回路ブロ
ックの前段及び後段側の回路ブロック内のラッチ回路の
出力信号によって該クロック信号の供給制御を行う構成
とし、前記クロック信号制御回路は、その制御信号であ
る、対応する回路ブロックの前段及び後段側の回路ブロ
ック内のラッチ回路の出力信号に拘わらず、外部からの
初期化信号の入力により、該対応する回路ブロック内の
ラッチ回路へのクロック信号の供給を行う論理回路を備
えたものである。
ロック信号に基づいて入力信号に応じた信号を出力する
ラッチ回路を複数直列に接続してなるラッチ回路群を有
し、デジタル信号を該クロック信号に同期して順次転送
するシフトレジスタ回路であって、該ラッチ回路群を、
連続する所定数のラッチ回路に対応する複数の回路ブロ
ックに分割した構成とし、該各回路ブロック毎に、該各
回路ブロック内のラッチ回路へのクロック信号の供給を
制御するクロック信号制御回路を備え、該クロック信号
制御回路のうち所定のものを、これに対応する回路ブロ
ックの前段及び後段側の回路ブロック内のラッチ回路の
出力信号によって該クロック信号の供給制御を行う構成
とし、前記クロック信号制御回路は、その制御信号であ
る、対応する回路ブロックの前段及び後段側の回路ブロ
ック内のラッチ回路の出力信号に拘わらず、外部からの
初期化信号の入力により、該対応する回路ブロック内の
ラッチ回路へのクロック信号の供給を行う論理回路を備
えたものである。
【００３１】本発明は、前記シフトレジスタ回路を用い
たアクティブマトリクス型の画像表示装置であって、マ
トリクス状に配置された複数の画素、該画素の各列に対
応して設けられた複数のデータ信号線、及び該画素の各
行に対応して設けられた複数の走査信号線を有し、該走
査信号線から供給される走査信号に同期して、該データ
信号線から該画素に画像表示のための映像データが供給
される液晶パネルを備えるとともに、該複数のデータ信
号線に所定のタイミング信号に同期して順次該映像デー
タを出力するデータ信号線駆動回路と、該複数の走査信
号線に所定のタイミング信号に同期して順次該走査信号
を出力する走査信号線駆動回路とを備え、該データ信号
線駆動回路は、該シフトレジスタ回路を、映像データを
取り込むためのサンプリング信号を各データ信号線に対
応させて順次シフトする回路として含むものであり、前
記初期化信号は、本画像表示装置の電源投入時に該シフ
トレジスタ回路内に入力されるようになっている。
たアクティブマトリクス型の画像表示装置であって、マ
トリクス状に配置された複数の画素、該画素の各列に対
応して設けられた複数のデータ信号線、及び該画素の各
行に対応して設けられた複数の走査信号線を有し、該走
査信号線から供給される走査信号に同期して、該データ
信号線から該画素に画像表示のための映像データが供給
される液晶パネルを備えるとともに、該複数のデータ信
号線に所定のタイミング信号に同期して順次該映像デー
タを出力するデータ信号線駆動回路と、該複数の走査信
号線に所定のタイミング信号に同期して順次該走査信号
を出力する走査信号線駆動回路とを備え、該データ信号
線駆動回路は、該シフトレジスタ回路を、映像データを
取り込むためのサンプリング信号を各データ信号線に対
応させて順次シフトする回路として含むものであり、前
記初期化信号は、本画像表示装置の電源投入時に該シフ
トレジスタ回路内に入力されるようになっている。
【００３２】また、本発明は、前記シフトレジスタ回路
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該走
査信号線駆動回路は、該シフトレジスタ回路を、該走査
信号を各走査信号線に対応させて順次シフトする回路と
して含むものであり、前記初期化信号は、本画像表示装
置の電源投入時に該シフトレジスタ回路内に入力される
ようになっている。
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該走
査信号線駆動回路は、該シフトレジスタ回路を、該走査
信号を各走査信号線に対応させて順次シフトする回路と
して含むものであり、前記初期化信号は、本画像表示装
置の電源投入時に該シフトレジスタ回路内に入力される
ようになっている。
【００３３】また、本発明は、前記シフトレジスタ回路
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該デ
ータ信号線駆動回路は、該シフトレジスタ回路を、映像
データを取り込むためのサンプリング信号を各データ信
号線に対応させて順次シフトする回路として含むもので
あり、前記初期化信号は、垂直走査帰線期間毎に該シフ
トレジスタ回路内に入力されるようになっている。
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該デ
ータ信号線駆動回路は、該シフトレジスタ回路を、映像
データを取り込むためのサンプリング信号を各データ信
号線に対応させて順次シフトする回路として含むもので
あり、前記初期化信号は、垂直走査帰線期間毎に該シフ
トレジスタ回路内に入力されるようになっている。
【００３４】また、本発明は、前記シフトレジスタ回路
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該走
査信号線駆動回路は、該シフトレジスタ回路を、該走査
信号を各走査信号線に対応させて順次シフトする回路と
して含むものであり、前記初期化信号は、垂直走査帰線
期間毎に該シフトレジスタ回路内に入力されるようにな
っている。
を用いたアクティブマトリクス型の画像表示装置であっ
て、マトリクス状に配置された複数の画素、該画素の各
列に対応して設けられた複数のデータ信号線、及び該画
素の各行に対応して設けられた複数の走査信号線を有
し、該走査信号線から供給される走査信号に同期して、
該データ信号線から該画素に画像表示のための映像デー
タが供給される液晶パネルを備えるとともに、該複数の
データ信号線に所定のタイミング信号に同期して順次該
映像データを出力するデータ信号線駆動回路と、該複数
の走査信号線に所定のタイミング信号に同期して順次該
走査信号を出力する走査信号線駆動回路とを備え、該走
査信号線駆動回路は、該シフトレジスタ回路を、該走査
信号を各走査信号線に対応させて順次シフトする回路と
して含むものであり、前記初期化信号は、垂直走査帰線
期間毎に該シフトレジスタ回路内に入力されるようにな
っている。
【００３５】この発明（請求項１４）は、請求項１２ま
たは１３記載の画像表示装置において、前記初期化信号
として、前記走査信号線駆動回路の走査開始信号を用い
るものである。
たは１３記載の画像表示装置において、前記初期化信号
として、前記走査信号線駆動回路の走査開始信号を用い
るものである。
【００３６】以下、本発明の作用について説明する。
【００３７】この発明（請求項１）においては、シフト
レジスタ回路を構成する直列接続の複数のラッチ回路
を、連続する所定数のラッチ回路に対応させて複数の回
路ブロックに分割し、該各回路ブロック毎に、ラッチ回
路へのクロック信号の供給を制御するクロック信号制御
回路を備えたから、クロック信号のラッチ回路への供給
を各回路ブロック毎に選択的に行うことが可能となり、
同時にクロック信号が供給されるラッチ回路の個数を削
減できる。この結果、回路ブロック内におけるクロック
信号線の寄生容量，つまりラッチ回路の入力ゲート容量
や配線容量などを駆動する際消費される電力を大幅に削
減できる。
レジスタ回路を構成する直列接続の複数のラッチ回路
を、連続する所定数のラッチ回路に対応させて複数の回
路ブロックに分割し、該各回路ブロック毎に、ラッチ回
路へのクロック信号の供給を制御するクロック信号制御
回路を備えたから、クロック信号のラッチ回路への供給
を各回路ブロック毎に選択的に行うことが可能となり、
同時にクロック信号が供給されるラッチ回路の個数を削
減できる。この結果、回路ブロック内におけるクロック
信号線の寄生容量，つまりラッチ回路の入力ゲート容量
や配線容量などを駆動する際消費される電力を大幅に削
減できる。
【００３８】また、該クロック信号制御回路のうち所定
のものを、これに対応する回路ブロックの前段及び後段
側の回路ブロック内のラッチ回路の出力信号によって該
クロック信号の供給制御を行うようにしているので、回
路ブロックを選択するための回路構成が不要となる。さ
らに、この場合、回路ブロックを選択するための信号は
シフトレジスタ回路の内部で発生されるので、該回路ブ
ロックの選択信号をシフトレジスタ回路の外部から供給
する場合の外部端子は不要である。
のものを、これに対応する回路ブロックの前段及び後段
側の回路ブロック内のラッチ回路の出力信号によって該
クロック信号の供給制御を行うようにしているので、回
路ブロックを選択するための回路構成が不要となる。さ
らに、この場合、回路ブロックを選択するための信号は
シフトレジスタ回路の内部で発生されるので、該回路ブ
ロックの選択信号をシフトレジスタ回路の外部から供給
する場合の外部端子は不要である。
【００３９】なお、初段の回路ブロックについては前段
側の回路ブロックが存在しないので、この回路ブロック
のクロック信号制御回路は、例えばシフトレジスタ回路
の入力パルス信号が所定の信号レベルに変化することに
よってクロック信号の供給を開始させるようにしてもよ
く、他のなんらかの初期化動作によってクロック信号の
供給を開始させるようにしてもよい。また、最後段の回
路ブロックについても後段側のブロックが存在しないの
で、この回路ブロックのクロック信号制御回路は、さら
に後段側に付加したダミーのラッチ回路群の出力信号に
よってクロック信号の供給を停止させるようにしてもよ
く、また、シフトレジスタ回路の入力パルス信号によっ
てクロック信号の供給を停止させるようにすることもで
きる。
側の回路ブロックが存在しないので、この回路ブロック
のクロック信号制御回路は、例えばシフトレジスタ回路
の入力パルス信号が所定の信号レベルに変化することに
よってクロック信号の供給を開始させるようにしてもよ
く、他のなんらかの初期化動作によってクロック信号の
供給を開始させるようにしてもよい。また、最後段の回
路ブロックについても後段側のブロックが存在しないの
で、この回路ブロックのクロック信号制御回路は、さら
に後段側に付加したダミーのラッチ回路群の出力信号に
よってクロック信号の供給を停止させるようにしてもよ
く、また、シフトレジスタ回路の入力パルス信号によっ
てクロック信号の供給を停止させるようにすることもで
きる。
【００４０】この発明においては、シフトレジスタ回路
の各クロック信号制御回路は、対応する回路ブロックの
次の回路ブロックにおける第２段目以降のラッチ回路の
出力信号によってクロック信号の供給を停止するので、
該対応する回路ブロックではその最終段のラッチ回路の
出力信号が変化した後におけるクロック信号による少な
くとも１周期の転送動作が保証され、この最終段のラッ
チ回路の出力信号を正常に元に戻すことができる。な
お、各回路ブロックへのクロック信号の供給を開始する
タイミングは、少なくとも、前段側の回路ブロックにお
ける最終段のラッチ回路の出力信号が所定の信号レベル
に変化した直後に当該ブロックの転送動作が開始できる
ものであればよいので、各クロック信号制御回路での信
号遅延がない限り、前段側の回路ブロックのいずれのラ
ッチ回路の出力信号によってクロック信号の供給を開始
してもよい。
の各クロック信号制御回路は、対応する回路ブロックの
次の回路ブロックにおける第２段目以降のラッチ回路の
出力信号によってクロック信号の供給を停止するので、
該対応する回路ブロックではその最終段のラッチ回路の
出力信号が変化した後におけるクロック信号による少な
くとも１周期の転送動作が保証され、この最終段のラッ
チ回路の出力信号を正常に元に戻すことができる。な
お、各回路ブロックへのクロック信号の供給を開始する
タイミングは、少なくとも、前段側の回路ブロックにお
ける最終段のラッチ回路の出力信号が所定の信号レベル
に変化した直後に当該ブロックの転送動作が開始できる
ものであればよいので、各クロック信号制御回路での信
号遅延がない限り、前段側の回路ブロックのいずれのラ
ッチ回路の出力信号によってクロック信号の供給を開始
してもよい。
【００４１】また、シフトレジスタ回路における各回路
ブロックのラッチ回路が、単結晶シリコントランジスタ
に比べてゲート容量が大きく素子特性も劣る多結晶シリ
コン薄膜トランジスタによって構成することにより、こ
れらのラッチ回路での消費電力が大きいことから、この
場合シフトレジスタ回路を複数の回路ブロックに分割し
て各回路ブロック毎に選択的に駆動することによる消費
電力の削減効果がより一層顕著なものとなる。
ブロックのラッチ回路が、単結晶シリコントランジスタ
に比べてゲート容量が大きく素子特性も劣る多結晶シリ
コン薄膜トランジスタによって構成することにより、こ
れらのラッチ回路での消費電力が大きいことから、この
場合シフトレジスタ回路を複数の回路ブロックに分割し
て各回路ブロック毎に選択的に駆動することによる消費
電力の削減効果がより一層顕著なものとなる。
【００４２】さらに、アクティブマトリクス型の画像表
示装置におけるデータ信号線駆動回路を構成するシフト
レジスタ回路を、分割された複数の回路ブロック毎に選
択的に駆動する構成とすることにより、データ信号線駆
動回路における消費電力の削減により消費電力の少ない
アクティブマトリクス型の画像表示装置を実現できる。
示装置におけるデータ信号線駆動回路を構成するシフト
レジスタ回路を、分割された複数の回路ブロック毎に選
択的に駆動する構成とすることにより、データ信号線駆
動回路における消費電力の削減により消費電力の少ない
アクティブマトリクス型の画像表示装置を実現できる。
【００４３】また、アクティブマトリクス型の画像表示
装置における走査信号線駆動回路を構成するシフトレジ
スタ回路を、分割された複数の回路ブロック毎に選択的
に駆動する構成とすることにより、走査信号線駆動回路
における消費電力の削減により消費電力の少ないアクテ
ィブマトリクス型の画像表示装置を実現できる。
装置における走査信号線駆動回路を構成するシフトレジ
スタ回路を、分割された複数の回路ブロック毎に選択的
に駆動する構成とすることにより、走査信号線駆動回路
における消費電力の削減により消費電力の少ないアクテ
ィブマトリクス型の画像表示装置を実現できる。
【００４４】また、前記データ信号線駆動回路および走
査信号線駆動回路の少なくとも一方を構成する回路素子
を、画素が構成されている液晶パネルの基板上に形成す
ることにより、画素と駆動回路とを同一基板上に同一プ
ロセスで形成することが可能となり、駆動回路の実装に
要するコストの低減やその信頼性の向上を図ることがで
きる。
査信号線駆動回路の少なくとも一方を構成する回路素子
を、画素が構成されている液晶パネルの基板上に形成す
ることにより、画素と駆動回路とを同一基板上に同一プ
ロセスで形成することが可能となり、駆動回路の実装に
要するコストの低減やその信頼性の向上を図ることがで
きる。
【００４５】また、外部より供給される初期化信号によ
り、シフトレジスタ回路内の各ラッチ回路の出力を非ア
クティブとすることにより、電源投入時には、不定状態
にある各ラッチ回路の内部ノードを強制的に非アクティ
ブとすることができ、これにより、電源投入時に回路ブ
ロックにおけるラッチ回路の出力によりその前段側の回
路ブロックに対応するクロック信号制御回路がリセット
されるのを回避でき、該クロック信号制御回路のリセッ
トによる誤動作，つまりシフトレジスタ回路での走査が
不能となるのを回避することができる。
り、シフトレジスタ回路内の各ラッチ回路の出力を非ア
クティブとすることにより、電源投入時には、不定状態
にある各ラッチ回路の内部ノードを強制的に非アクティ
ブとすることができ、これにより、電源投入時に回路ブ
ロックにおけるラッチ回路の出力によりその前段側の回
路ブロックに対応するクロック信号制御回路がリセット
されるのを回避でき、該クロック信号制御回路のリセッ
トによる誤動作，つまりシフトレジスタ回路での走査が
不能となるのを回避することができる。
【００４６】また、ラッチ回路を、１個の同期型ＮＡＮ
Ｄ回路または同期型ＮＯＲ回路を備え、その同期型ＮＡ
ＮＤ回路または同期型ＮＯＲ回路に初期化信号が入力さ
れる構成とすることにより、初期化信号が入力されてい
る期間は、常に、各ラッチ回路の出力および内部ノード
を強制的に非アクテイブとすることができる。これによ
り、電源投入時にクロック信号制御回路がリセットされ
ることによる誤動作（シフトレジスタ回路の走査不能）
を回避することができる。
Ｄ回路または同期型ＮＯＲ回路を備え、その同期型ＮＡ
ＮＤ回路または同期型ＮＯＲ回路に初期化信号が入力さ
れる構成とすることにより、初期化信号が入力されてい
る期間は、常に、各ラッチ回路の出力および内部ノード
を強制的に非アクテイブとすることができる。これによ
り、電源投入時にクロック信号制御回路がリセットされ
ることによる誤動作（シフトレジスタ回路の走査不能）
を回避することができる。
【００４７】この発明（請求項９）においては、クロッ
ク信号制御回路を、その制御信号に拘わらず、該回路へ
の初期化信号の入力により、対応する回路ブロック内の
ラッチ回路へのクロック信号の供給を行う論理回路を有
する構成としているので、初期化信号が入力されている
期間は、常に、各クロック信号制御回路が強制的にアク
ティブになってクロック信号が各ラッチ回路へ供給され
ることとなる。これにより、複数のラッチ回路を含むシ
フトレジスタ回路の正常な走査が実現され、各ラッチ回
路の内部ノードを初期化することができる。
ク信号制御回路を、その制御信号に拘わらず、該回路へ
の初期化信号の入力により、対応する回路ブロック内の
ラッチ回路へのクロック信号の供給を行う論理回路を有
する構成としているので、初期化信号が入力されている
期間は、常に、各クロック信号制御回路が強制的にアク
ティブになってクロック信号が各ラッチ回路へ供給され
ることとなる。これにより、複数のラッチ回路を含むシ
フトレジスタ回路の正常な走査が実現され、各ラッチ回
路の内部ノードを初期化することができる。
【００４８】この発明（請求項１０，１１）において
は、前記初期化信号を、電源投入時にシフトレジスタ回
路に入力するようにしたので、電源投入時に発生するシ
フトレジスタ回路の誤動作を防止することができる。
は、前記初期化信号を、電源投入時にシフトレジスタ回
路に入力するようにしたので、電源投入時に発生するシ
フトレジスタ回路の誤動作を防止することができる。
【００４９】この発明（請求項１２，１３）において
は、前記初期化信号を、垂直走査帰線期間毎にシフトレ
ジスタ回路に入力するようにしたので、電源投入時に初
期化信号をシフトレジスタ回路に入力する構成では必要
となる、電源投入を検知する手段を不要とでき、簡単な
構成で、電源投入時に発生するシフトレジスタ回路の誤
動作を防止することができる。
は、前記初期化信号を、垂直走査帰線期間毎にシフトレ
ジスタ回路に入力するようにしたので、電源投入時に初
期化信号をシフトレジスタ回路に入力する構成では必要
となる、電源投入を検知する手段を不要とでき、簡単な
構成で、電源投入時に発生するシフトレジスタ回路の誤
動作を防止することができる。
【００５０】この発明（請求項１４）においては、前記
初期化信号として、走査信号線駆動回路の走査開始信号
を用いるようにしたので、電源投入時に初期化信号をシ
フトレジスタ回路に入力する構成では必要となる、電源
投入を検知する手段を不要とでき、しかも、上記初期化
信号を新たな同期信号として追加する必要もなくなり、
非常に簡単な構成で、電源投入時に発生するシフトレジ
スタ回路の誤動作を防止することができる。
初期化信号として、走査信号線駆動回路の走査開始信号
を用いるようにしたので、電源投入時に初期化信号をシ
フトレジスタ回路に入力する構成では必要となる、電源
投入を検知する手段を不要とでき、しかも、上記初期化
信号を新たな同期信号として追加する必要もなくなり、
非常に簡単な構成で、電源投入時に発生するシフトレジ
スタ回路の誤動作を防止することができる。
【００５１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００５２】（実施形態１）図１は本発明の実施形態１
によるシフトレジスタ回路の概略構成を示すブロック
図、図２は該シフトレジスタ回路の詳細な回路構成を示
すブロック図である。
によるシフトレジスタ回路の概略構成を示すブロック
図、図２は該シフトレジスタ回路の詳細な回路構成を示
すブロック図である。
【００５３】本実施形態では、１ビットのシフトレジス
タ回路を段方向にラッチ回路ｍ段ずつのｎ個の回路ブロ
ックに分割した場合について説明する。ただし、本発明
のシフトレジスタ回路の分割数や各回路ブロックにおけ
るラッチ回路の段数は任意であり、回路ブロックごとに
段数が異なっていてもよい。また、複数ビットのシフト
レジスタ回路にも同様に本発明を適用することができ
る。
タ回路を段方向にラッチ回路ｍ段ずつのｎ個の回路ブロ
ックに分割した場合について説明する。ただし、本発明
のシフトレジスタ回路の分割数や各回路ブロックにおけ
るラッチ回路の段数は任意であり、回路ブロックごとに
段数が異なっていてもよい。また、複数ビットのシフト
レジスタ回路にも同様に本発明を適用することができ
る。
【００５４】図において、１０１は本実施形態のシフト
レジスタ回路で、これは、図１に示すように、ｎ個の回
路ブロック（ラッチ回路群）ＢＬＫ1〜ＢＬＫnと、１個
の付加回路ブロック（付加ラッチ回路群）ＢＬＫXと、
これらの回路ブロックＢＬＫ1〜ＢＬＫnおよび付加回路
ブロックＢＬＫXにそれぞれ対応して設けられたクロッ
ク信号制御回路ＣＲＬ1〜ＣＲＬnおよび付加クロック信
号制御回路ＣＲＬXとによって構成されている。
レジスタ回路で、これは、図１に示すように、ｎ個の回
路ブロック（ラッチ回路群）ＢＬＫ1〜ＢＬＫnと、１個
の付加回路ブロック（付加ラッチ回路群）ＢＬＫXと、
これらの回路ブロックＢＬＫ1〜ＢＬＫnおよび付加回路
ブロックＢＬＫXにそれぞれ対応して設けられたクロッ
ク信号制御回路ＣＲＬ1〜ＣＲＬnおよび付加クロック信
号制御回路ＣＲＬXとによって構成されている。
【００５５】ｎ個の回路ブロックＢＬＫ1〜ＢＬＫnは、
入出力が順次直列に接続され、初段の回路ブロックＢＬ
Ｋ1の入力にスタート信号ＳＴが入力されるようになっ
ている。付加回路ブロックＢＬＫXは、最後段の回路ブ
ロックＢＬＫnの出力に接続された小規模なラッチ回路
群である。なお、本実施形態のシフトレジスタ回路から
シリアルに転送出力されるスタート信号ＳＴをさらに後
段の回路が利用する場合には、この後段の回路の入力を
最終段の回路ブロックＢＬＫnの出力に接続すればよ
い。
入出力が順次直列に接続され、初段の回路ブロックＢＬ
Ｋ1の入力にスタート信号ＳＴが入力されるようになっ
ている。付加回路ブロックＢＬＫXは、最後段の回路ブ
ロックＢＬＫnの出力に接続された小規模なラッチ回路
群である。なお、本実施形態のシフトレジスタ回路から
シリアルに転送出力されるスタート信号ＳＴをさらに後
段の回路が利用する場合には、この後段の回路の入力を
最終段の回路ブロックＢＬＫnの出力に接続すればよ
い。
【００５６】上記シフトレジスタ回路のクロック信号Ｃ
ＬＫは、クロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加
ロック信号制御回路ＣＲＬXに入力され、それぞれ内部
クロック信号ＣＫＩ1〜ＣＫＩn，ＣＫＩXとこれを反転
した内部クロック信号ＣＫＩ１バー〜ＣＫＩｎバー，Ｃ
ＫＩXバーに変換されて、対応する回路ブロックＢＬＫ1
〜ＢＬＫnと付加回路ブロックＢＬＫXに供給される。各
クロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加クロック
信号制御回路ＣＲＬXは、それぞれセット端子ＳＥＴと
リセット端子ＲＥＳＥＴを備えている。そして、第２の
回路ブロック以降に対応するクロック信号制御回路ＣＲ
Ｌ2〜ＣＲＬnと付加クロック信号制御回路ＣＲＬXのセ
ット端子ＳＥＴには、それぞれ対応する回路ブロックの
１つ前の回路ブロックＢＬＫ1〜ＢＬＫnのパラレル出力
のいずれかが入力され、全てのクロック信号制御回路Ｃ
ＲＬ1〜ＣＲＬnのリセット端子ＲＥＳＥＴには、それぞ
れ対応する回路ブロックの１つ後の回路ブロックＢＬＫ
2〜ＢＬＫnまたは付加回路ブロックＢＬＫXの第２段以
降のパラレル出力のいずれかが入力される。また、初段
に対応するクロック信号制御回路ＣＲＬ1のセット端子
ＳＥＴと、付加クロック信号制御回路ＣＲＬXのリセッ
ト端子ＲＥＳＥＴには、スタート信号ＳＴが入力され
る。
ＬＫは、クロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加
ロック信号制御回路ＣＲＬXに入力され、それぞれ内部
クロック信号ＣＫＩ1〜ＣＫＩn，ＣＫＩXとこれを反転
した内部クロック信号ＣＫＩ１バー〜ＣＫＩｎバー，Ｃ
ＫＩXバーに変換されて、対応する回路ブロックＢＬＫ1
〜ＢＬＫnと付加回路ブロックＢＬＫXに供給される。各
クロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加クロック
信号制御回路ＣＲＬXは、それぞれセット端子ＳＥＴと
リセット端子ＲＥＳＥＴを備えている。そして、第２の
回路ブロック以降に対応するクロック信号制御回路ＣＲ
Ｌ2〜ＣＲＬnと付加クロック信号制御回路ＣＲＬXのセ
ット端子ＳＥＴには、それぞれ対応する回路ブロックの
１つ前の回路ブロックＢＬＫ1〜ＢＬＫnのパラレル出力
のいずれかが入力され、全てのクロック信号制御回路Ｃ
ＲＬ1〜ＣＲＬnのリセット端子ＲＥＳＥＴには、それぞ
れ対応する回路ブロックの１つ後の回路ブロックＢＬＫ
2〜ＢＬＫnまたは付加回路ブロックＢＬＫXの第２段以
降のパラレル出力のいずれかが入力される。また、初段
に対応するクロック信号制御回路ＣＲＬ1のセット端子
ＳＥＴと、付加クロック信号制御回路ＣＲＬXのリセッ
ト端子ＲＥＳＥＴには、スタート信号ＳＴが入力され
る。
【００５７】上記回路ブロック（ラッチ回路群）ＢＬＫ
1〜ＢＬＫnは、図２に詳細に示すように、それぞれｍ段
に縦続接続されたラッチ回路ＬＴ1〜ＬＴmからなる。そ
して、クロック信号制御回路ＣＲＬ1〜ＣＲＬnから出力
される内部クロック信号ＣＫＩ1〜ＣＫＩnと内部クロッ
ク信号ＣＫＩ1バー〜ＣＫＩnバーは、対応する回路ブロ
ックＢＬＫ1〜ＢＬＫnにおけるこれらのラッチ回路ＬＴ
1〜ＬＴmにそれぞれ供給される。また、初段の回路ブロ
ックＢＬＫ1のラッチ回路ＬＴ1〜ＬＴmの各出力は、ｍ
ビットの出力信号ＯＵＴ1,1〜ＯＵＴ1,mとしてそれぞれ
外部にも送り出される。そして、以降の回路ブロックＢ
ＬＫ2〜ＢＬＫnのラッチ回路ＬＴ1〜ＬＴmも同様であ
り、これによってシフトレジスタ回路のパラレル出力で
あるｎ・ｍビットの出力信号ＯＵＴ1,1〜ＯＵＴn,mが外
部に送り出されるようになっている。付加回路ブロック
ＢＬＫXは、直列接続された２段のラッチ回路ＬＴ1，Ｌ
Ｔ2からなる。そして、付加クロック信号制御回路ＣＲ
ＬXから出力される内部クロック信号ＣＫＩXと内部クロ
ック信号ＣＫＩXバーは、この付加回路ブロックＢＬＫX
におけるこれらのラッチ回路ＬＴ1，ＬＴ2にそれぞれ供
給される。
1〜ＢＬＫnは、図２に詳細に示すように、それぞれｍ段
に縦続接続されたラッチ回路ＬＴ1〜ＬＴmからなる。そ
して、クロック信号制御回路ＣＲＬ1〜ＣＲＬnから出力
される内部クロック信号ＣＫＩ1〜ＣＫＩnと内部クロッ
ク信号ＣＫＩ1バー〜ＣＫＩnバーは、対応する回路ブロ
ックＢＬＫ1〜ＢＬＫnにおけるこれらのラッチ回路ＬＴ
1〜ＬＴmにそれぞれ供給される。また、初段の回路ブロ
ックＢＬＫ1のラッチ回路ＬＴ1〜ＬＴmの各出力は、ｍ
ビットの出力信号ＯＵＴ1,1〜ＯＵＴ1,mとしてそれぞれ
外部にも送り出される。そして、以降の回路ブロックＢ
ＬＫ2〜ＢＬＫnのラッチ回路ＬＴ1〜ＬＴmも同様であ
り、これによってシフトレジスタ回路のパラレル出力で
あるｎ・ｍビットの出力信号ＯＵＴ1,1〜ＯＵＴn,mが外
部に送り出されるようになっている。付加回路ブロック
ＢＬＫXは、直列接続された２段のラッチ回路ＬＴ1，Ｌ
Ｔ2からなる。そして、付加クロック信号制御回路ＣＲ
ＬXから出力される内部クロック信号ＣＫＩXと内部クロ
ック信号ＣＫＩXバーは、この付加回路ブロックＢＬＫX
におけるこれらのラッチ回路ＬＴ1，ＬＴ2にそれぞれ供
給される。
【００５８】図２では、第２ブロック以降に対応するク
ロック信号制御回路ＣＲＬ2〜ＣＲＬnと付加クロック信
号制御回路ＣＲＬXのセット端子ＳＥＴに、それぞれそ
の前段側の回路ブロックＢＬＫ1〜ＢＬＫnにおける最終
段のラッチ回路ＬＴmの出力信号ＯＵＴi,m（ｉは１≦ｉ
≦ｎの整数）が入力されるようになっている。ただし、
これらのセット端子ＳＥＴには、より前方の任意の段の
ラッチ回路ＬＴ1〜ＬＴm-1の出力信号ＯＵＴi,1〜ＯＵ
Ｔi,m-1を入力することもできる。また、全てのクロッ
ク信号制御回路ＣＲＬ1〜ＣＲＬnのリセット端子ＲＥＳ
ＥＴには、それぞれその後段側の回路ブロックＢＬＫ2
〜ＢＬＫnまたは付加回路ブロックＢＬＫXにおける第２
段のラッチ回路ＬＴmまたはラッチ回路ＬＴ2の出力信号
ＯＵＴi,2または出力信号ＯＵＴXが入力されるようにな
っている。ただし、これらのリセット端子ＲＥＳＥＴに
は、より後方の任意の段のラッチ回路ＬＴ3〜ＬＴmの出
力信号ＯＵＴi,3〜ＯＵＴi,mを入力してもよい。なお、
この場合には、付加回路ブロックＢＬＫXのラッチ回路
ＬＴ1〜ＬＴ2を３段以上に増やす必要がある。
ロック信号制御回路ＣＲＬ2〜ＣＲＬnと付加クロック信
号制御回路ＣＲＬXのセット端子ＳＥＴに、それぞれそ
の前段側の回路ブロックＢＬＫ1〜ＢＬＫnにおける最終
段のラッチ回路ＬＴmの出力信号ＯＵＴi,m（ｉは１≦ｉ
≦ｎの整数）が入力されるようになっている。ただし、
これらのセット端子ＳＥＴには、より前方の任意の段の
ラッチ回路ＬＴ1〜ＬＴm-1の出力信号ＯＵＴi,1〜ＯＵ
Ｔi,m-1を入力することもできる。また、全てのクロッ
ク信号制御回路ＣＲＬ1〜ＣＲＬnのリセット端子ＲＥＳ
ＥＴには、それぞれその後段側の回路ブロックＢＬＫ2
〜ＢＬＫnまたは付加回路ブロックＢＬＫXにおける第２
段のラッチ回路ＬＴmまたはラッチ回路ＬＴ2の出力信号
ＯＵＴi,2または出力信号ＯＵＴXが入力されるようにな
っている。ただし、これらのリセット端子ＲＥＳＥＴに
は、より後方の任意の段のラッチ回路ＬＴ3〜ＬＴmの出
力信号ＯＵＴi,3〜ＯＵＴi,mを入力してもよい。なお、
この場合には、付加回路ブロックＢＬＫXのラッチ回路
ＬＴ1〜ＬＴ2を３段以上に増やす必要がある。
【００５９】図３は、上記回路ブロックＢＬＫiにおけ
る隣接する２段のラッチ回路ＬＴj，ＬＴj+1（ｊは１≦
ｊ＜ｍの奇数）の具体的な構成を示している。これらの
ラッチ回路ＬＴj，ＬＴj+1は、図１３に示したラッチ回
路ＬＴk，ＬＴk+1（ｋは１≦ｋ＜Ｋの奇数）と同じ構成
であるが、クロック信号ＣＬＫ，ＣＬＫバーに代えて、
クロック信号制御回路ＣＲＬiの内部クロック信号ＣＫ
Ｉi，ＣＫＩiバーがクロックトインバータ２，３，５，
６の制御端子に入力される。そして、これらのラッチ回
路ＬＴj，ＬＴj+1におけるクロックトインバータ３，６
の出力からは、出力信号ＯＵＴi,j，ＯＵＴi,j+1を得る
ことになる。なお、出力信号ＯＵＴi,j，ＯＵＴi,j+1
は、上記インバータ１，４の出力から得るようにしても
よい。
る隣接する２段のラッチ回路ＬＴj，ＬＴj+1（ｊは１≦
ｊ＜ｍの奇数）の具体的な構成を示している。これらの
ラッチ回路ＬＴj，ＬＴj+1は、図１３に示したラッチ回
路ＬＴk，ＬＴk+1（ｋは１≦ｋ＜Ｋの奇数）と同じ構成
であるが、クロック信号ＣＬＫ，ＣＬＫバーに代えて、
クロック信号制御回路ＣＲＬiの内部クロック信号ＣＫ
Ｉi，ＣＫＩiバーがクロックトインバータ２，３，５，
６の制御端子に入力される。そして、これらのラッチ回
路ＬＴj，ＬＴj+1におけるクロックトインバータ３，６
の出力からは、出力信号ＯＵＴi,j，ＯＵＴi,j+1を得る
ことになる。なお、出力信号ＯＵＴi,j，ＯＵＴi,j+1
は、上記インバータ１，４の出力から得るようにしても
よい。
【００６０】また、付加回路ブロックＢＬＫXのラッチ
回路ＬＴ1，ＬＴ2も同様の構成であり、付加クロック信
号制御回路ＣＲＬXの内部クロック信号ＣＫＩX，ＣＫＩ
Xバーがクロックトインバータ２，３，５，６の制御端
子に入力される。したがって、これらのラッチ回路ＬＴ
j，ＬＴj+1は、内部クロック信号ＣＫＩiの立ち上がり
と立ち下がりによって順次前段のスタート信号ＳＴをラ
ッチして次段に転送する動作を行う。
回路ＬＴ1，ＬＴ2も同様の構成であり、付加クロック信
号制御回路ＣＲＬXの内部クロック信号ＣＫＩX，ＣＫＩ
Xバーがクロックトインバータ２，３，５，６の制御端
子に入力される。したがって、これらのラッチ回路ＬＴ
j，ＬＴj+1は、内部クロック信号ＣＫＩiの立ち上がり
と立ち下がりによって順次前段のスタート信号ＳＴをラ
ッチして次段に転送する動作を行う。
【００６１】図４は該シフトレジスタ回路を構成するク
ロック信号制御回路の構成を示しており、上記クロック
信号制御回路ＣＲＬiは、図４に示すように、フリップ
フロップ回路７とＮＡＮＤゲート８とインバータ９とか
らなる。フリップフロップ回路７は、２個のＮＯＲゲー
ト１０，１１の入出力を相互に接続してなるＲＳフリッ
プフロップ回路を含む構成としたものである。そして、
ＮＯＲゲート１０の他方の入力にセット端子ＳＥＴを接
続し、ＮＯＲゲート１１の他方の入力にリセット端子Ｒ
ＥＳＥＴを接続している。また、ＮＯＲゲート１０の出
力からインバータ１２を介してブロック選択信号ＳＢi
を得るようになっている。したがって、セット端子ＳＥ
Ｔの入力が一旦アクティブになると、ブロック選択信号
ＳＢiがアクティブになり、その後にセット端子ＳＥＴ
の入力が非アクティブに戻っても、ブロック選択信号Ｓ
Ｂiのアクティブ状態が保持される。また、リセット端
子ＲＥＳＥＴの入力が一旦アクティブになると、ブロッ
ク選択信号ＳＢiが非アクティブになり、その後にリセ
ット端子ＲＥＳＥＴの入力が非アクティブに戻っても、
ブロック選択信号ＳＢiの非アクティブ状態が保持され
る。
ロック信号制御回路の構成を示しており、上記クロック
信号制御回路ＣＲＬiは、図４に示すように、フリップ
フロップ回路７とＮＡＮＤゲート８とインバータ９とか
らなる。フリップフロップ回路７は、２個のＮＯＲゲー
ト１０，１１の入出力を相互に接続してなるＲＳフリッ
プフロップ回路を含む構成としたものである。そして、
ＮＯＲゲート１０の他方の入力にセット端子ＳＥＴを接
続し、ＮＯＲゲート１１の他方の入力にリセット端子Ｒ
ＥＳＥＴを接続している。また、ＮＯＲゲート１０の出
力からインバータ１２を介してブロック選択信号ＳＢi
を得るようになっている。したがって、セット端子ＳＥ
Ｔの入力が一旦アクティブになると、ブロック選択信号
ＳＢiがアクティブになり、その後にセット端子ＳＥＴ
の入力が非アクティブに戻っても、ブロック選択信号Ｓ
Ｂiのアクティブ状態が保持される。また、リセット端
子ＲＥＳＥＴの入力が一旦アクティブになると、ブロッ
ク選択信号ＳＢiが非アクティブになり、その後にリセ
ット端子ＲＥＳＥＴの入力が非アクティブに戻っても、
ブロック選択信号ＳＢiの非アクティブ状態が保持され
る。
【００６２】上記ブロック選択信号ＳＢiは、クロック
信号ＣＬＫと共にＮＡＮＤゲート８に入力され、このＮ
ＡＮＤゲート８の出力からインバータ９を介して内部ク
ロック信号ＣＫＩiが送出される。また、このＮＡＮＤ
ゲート８の出力からは、内部クロック信号ＣＫＩiを反
転した内部クロック信号ＣＫＩiバーが送出される。し
たがって、クロック信号制御回路ＣＲＬiは、セット端
子ＳＥＴの入力がアクティブになってからリセット端子
ＲＥＳＥＴの入力がアクティブになるまでの期間にの
み、クロック信号ＣＬＫを内部クロック信号ＣＫＩiと
して供給すると共に、このクロック信号ＣＬＫを反転し
て内部クロック信号ＣＫＩiバーとして供給する。そし
て、その他の期間には、これらの内部クロック信号ＣＫ
Ｉi，ＣＫＩiバーをそれぞれ異なる一定信号レベルに固
定する。このように内部クロック信号ＣＫＩi，ＣＫＩi
バーが一定信号レベルに固定されると、雑音などにより
内部ノードの電位レベルが変化して回路ブロックＢＬＫ
iが誤動作を起こすようなおそれがなくなる。また、付
加クロック信号制御回路ＣＲＬXも、このクロック信号
制御回路ＣＲＬiと同じ構成となる。
信号ＣＬＫと共にＮＡＮＤゲート８に入力され、このＮ
ＡＮＤゲート８の出力からインバータ９を介して内部ク
ロック信号ＣＫＩiが送出される。また、このＮＡＮＤ
ゲート８の出力からは、内部クロック信号ＣＫＩiを反
転した内部クロック信号ＣＫＩiバーが送出される。し
たがって、クロック信号制御回路ＣＲＬiは、セット端
子ＳＥＴの入力がアクティブになってからリセット端子
ＲＥＳＥＴの入力がアクティブになるまでの期間にの
み、クロック信号ＣＬＫを内部クロック信号ＣＫＩiと
して供給すると共に、このクロック信号ＣＬＫを反転し
て内部クロック信号ＣＫＩiバーとして供給する。そし
て、その他の期間には、これらの内部クロック信号ＣＫ
Ｉi，ＣＫＩiバーをそれぞれ異なる一定信号レベルに固
定する。このように内部クロック信号ＣＫＩi，ＣＫＩi
バーが一定信号レベルに固定されると、雑音などにより
内部ノードの電位レベルが変化して回路ブロックＢＬＫ
iが誤動作を起こすようなおそれがなくなる。また、付
加クロック信号制御回路ＣＲＬXも、このクロック信号
制御回路ＣＲＬiと同じ構成となる。
【００６３】次に動作について説明する。図５は該シフ
トレジスタ回路の動作を示すタイムチャートである。た
だし、ここでは、各回路ブロック（ラッチ回路群）ＢＬ
Ｋiが１６段（ｍ＝１６）のラッチ回路ＬＴ1〜ＬＴ16で
構成されているものとする。また、クロック信号ＣＬＫ
は、デューティ比が１：１のパルスが連続して出力され
るものとする。さらに、スタート信号ＳＴは、クロック
信号ＣＬＫの８ｎ周期（＝ｎ・ｍ／２）よりも少し長い
周期を有し、各周期ごとにこのクロック信号ＣＬＫの１
周期の期間（以降、期間Ｔという）だけＨレベルに立ち
上がるパルス信号であるとする。なお、ここでは、内部
クロック信号ＣＫＩ1〜ＣＫＩn，ＣＫＩXのみを示し、
内部クロック信号ＣＫＩ1バー〜ＣＫＩnバー，ＣＫＩX
バーについては省略して説明する。
トレジスタ回路の動作を示すタイムチャートである。た
だし、ここでは、各回路ブロック（ラッチ回路群）ＢＬ
Ｋiが１６段（ｍ＝１６）のラッチ回路ＬＴ1〜ＬＴ16で
構成されているものとする。また、クロック信号ＣＬＫ
は、デューティ比が１：１のパルスが連続して出力され
るものとする。さらに、スタート信号ＳＴは、クロック
信号ＣＬＫの８ｎ周期（＝ｎ・ｍ／２）よりも少し長い
周期を有し、各周期ごとにこのクロック信号ＣＬＫの１
周期の期間（以降、期間Ｔという）だけＨレベルに立ち
上がるパルス信号であるとする。なお、ここでは、内部
クロック信号ＣＫＩ1〜ＣＫＩn，ＣＫＩXのみを示し、
内部クロック信号ＣＫＩ1バー〜ＣＫＩnバー，ＣＫＩX
バーについては省略して説明する。
【００６４】まず、スタート信号ＳＴがＨレベルに立ち
上がると、クロック信号制御回路ＣＲＬ1のセット端子
ＳＥＴがＨレベル（アクティブ）となり、少し遅れてブ
ロック選択信号ＳＢ1がＨレベル（アクティブ）になる
ので、クロック信号ＣＬＫが内部クロック信号ＣＫＩ1
として回路ブロックＢＬＫ1に供給され始める。そし
て、この内部クロック信号ＣＫＩ1が時刻ｔ1に最初に立
ち上がると、回路ブロックＢＬＫ1における第１段のラ
ッチ回路ＬＴ1の出力信号ＯＵＴ1,1がＨレベル（アクテ
ィブ）となる。また、この内部クロック信号ＣＫＩ1が
時刻ｔ2に立ち下がると、第２段のラッチ回路ＬＴ2の出
力信号ＯＵＴ1,2がＨレベルとなる。これらの出力信号
ＯＵＴ1,1，ＯＵＴ1,2は、それぞれ期間Ｔの後にＬレベ
ルに戻り、以降内部クロック信号ＣＫＩ1の立ち上がり
と立ち下がりのたびに出力信号ＯＵＴ1,3〜ＯＵＴ1,16
が順に期間ＴずつＨレベルとなる。
上がると、クロック信号制御回路ＣＲＬ1のセット端子
ＳＥＴがＨレベル（アクティブ）となり、少し遅れてブ
ロック選択信号ＳＢ1がＨレベル（アクティブ）になる
ので、クロック信号ＣＬＫが内部クロック信号ＣＫＩ1
として回路ブロックＢＬＫ1に供給され始める。そし
て、この内部クロック信号ＣＫＩ1が時刻ｔ1に最初に立
ち上がると、回路ブロックＢＬＫ1における第１段のラ
ッチ回路ＬＴ1の出力信号ＯＵＴ1,1がＨレベル（アクテ
ィブ）となる。また、この内部クロック信号ＣＫＩ1が
時刻ｔ2に立ち下がると、第２段のラッチ回路ＬＴ2の出
力信号ＯＵＴ1,2がＨレベルとなる。これらの出力信号
ＯＵＴ1,1，ＯＵＴ1,2は、それぞれ期間Ｔの後にＬレベ
ルに戻り、以降内部クロック信号ＣＫＩ1の立ち上がり
と立ち下がりのたびに出力信号ＯＵＴ1,3〜ＯＵＴ1,16
が順に期間ＴずつＨレベルとなる。
【００６５】次に、時刻ｔ3に上記出力信号ＯＵＴ1,16
（ＯＵＴ1,m）がＨレベルに立ち上がると、クロック信
号制御回路ＣＲＬ2のセット端子ＳＥＴがＨレベルとな
り、少し遅れてブロック選択信号ＳＢ2がＨレベルにな
るので、クロック信号ＣＬＫが内部クロック信号ＣＫＩ
2として回路ブロックＢＬＫ2に供給され始める。そし
て、この内部クロック信号ＣＫＩ2が最初に立ち上がる
と、回路ブロックＢＬＫ2における第１段のラッチ回路
ＬＴ1の出力信号ＯＵＴ2,1がＨレベルとなる。また、こ
の内部クロック信号ＣＫＩ2が時刻ｔ4に立ち下がると、
第２段のラッチ回路ＬＴ2の出力信号ＯＵＴ2,2がＨレベ
ルとなる。すると、クロック信号制御回路ＣＲＬ1のリ
セット端子ＲＥＳＥＴがＨレベルとなり、少し遅れてブ
ロック選択信号ＳＢ1がＬレベルに戻るので、内部クロ
ック信号ＣＫＩ1が一定のＬレベルとなり、回路ブロッ
クＢＬＫ1へのクロック信号ＣＬＫの供給が終了する。
ただし、この内部クロック信号ＣＫＩ1は、時刻ｔ3の後
にも１パルス分が回路ブロックＢＬＫ1に供給されるの
で、この回路ブロックＢＬＫ1の最終段のラッチ回路Ｌ
Ｔ16の出力信号ＯＵＴ1,16は、期間Ｔの後の時刻ｔ4に
正常にＬレベルに戻ることができる。したがって、回路
ブロックＢＬＫ1は、ブロック選択信号ＳＢ1がＨレベル
に立ち上がるパルス部分が入力されると同時に転送動作
を開始し、このパルス部分の転送が完了すると同時に転
送動作を終了する。
（ＯＵＴ1,m）がＨレベルに立ち上がると、クロック信
号制御回路ＣＲＬ2のセット端子ＳＥＴがＨレベルとな
り、少し遅れてブロック選択信号ＳＢ2がＨレベルにな
るので、クロック信号ＣＬＫが内部クロック信号ＣＫＩ
2として回路ブロックＢＬＫ2に供給され始める。そし
て、この内部クロック信号ＣＫＩ2が最初に立ち上がる
と、回路ブロックＢＬＫ2における第１段のラッチ回路
ＬＴ1の出力信号ＯＵＴ2,1がＨレベルとなる。また、こ
の内部クロック信号ＣＫＩ2が時刻ｔ4に立ち下がると、
第２段のラッチ回路ＬＴ2の出力信号ＯＵＴ2,2がＨレベ
ルとなる。すると、クロック信号制御回路ＣＲＬ1のリ
セット端子ＲＥＳＥＴがＨレベルとなり、少し遅れてブ
ロック選択信号ＳＢ1がＬレベルに戻るので、内部クロ
ック信号ＣＫＩ1が一定のＬレベルとなり、回路ブロッ
クＢＬＫ1へのクロック信号ＣＬＫの供給が終了する。
ただし、この内部クロック信号ＣＫＩ1は、時刻ｔ3の後
にも１パルス分が回路ブロックＢＬＫ1に供給されるの
で、この回路ブロックＢＬＫ1の最終段のラッチ回路Ｌ
Ｔ16の出力信号ＯＵＴ1,16は、期間Ｔの後の時刻ｔ4に
正常にＬレベルに戻ることができる。したがって、回路
ブロックＢＬＫ1は、ブロック選択信号ＳＢ1がＨレベル
に立ち上がるパルス部分が入力されると同時に転送動作
を開始し、このパルス部分の転送が完了すると同時に転
送動作を終了する。
【００６６】この後も上記と同様の動作が繰り返される
ことにより、クロック信号ＣＬＫが順に内部クロック信
号ＣＫＩ2〜ＣＫＩnとして回路ブロックＢＬＫ2〜ＢＬ
Ｋnに供給され、時刻ｔ5に最終段の回路ブロックＢＬＫ
nにおける最終段のラッチ回路ＬＴ16の出力信号ＯＵＴ
n,16がＨレベルになると、付加クロック信号制御回路Ｃ
ＲＬXのセット端子ＳＥＴがＨレベルとなり、少し遅れ
てブロック選択信号ＳＢXがＨレベルになるので、クロ
ック信号ＣＬＫが内部クロック信号ＣＫＩXとして付加
回路ブロックＢＬＫXに供給され始める。そして、この
付加回路ブロックＢＬＫXにおける図５では図示しない
第２段のラッチ回路ＬＴ2の出力信号ＯＵＴXがＨレベル
となると、クロック信号制御回路ＣＲＬnのリセット端
子ＲＥＳＥＴがＨレベルとなり、少し遅れてブロック選
択信号ＳＢnがＬレベルに戻るので、内部クロック信号
ＣＫＩnが一定のＬレベルとなり、最終段の回路ブロッ
クＢＬＫnへのクロック信号ＣＬＫの供給が終了する。
ことにより、クロック信号ＣＬＫが順に内部クロック信
号ＣＫＩ2〜ＣＫＩnとして回路ブロックＢＬＫ2〜ＢＬ
Ｋnに供給され、時刻ｔ5に最終段の回路ブロックＢＬＫ
nにおける最終段のラッチ回路ＬＴ16の出力信号ＯＵＴ
n,16がＨレベルになると、付加クロック信号制御回路Ｃ
ＲＬXのセット端子ＳＥＴがＨレベルとなり、少し遅れ
てブロック選択信号ＳＢXがＨレベルになるので、クロ
ック信号ＣＬＫが内部クロック信号ＣＫＩXとして付加
回路ブロックＢＬＫXに供給され始める。そして、この
付加回路ブロックＢＬＫXにおける図５では図示しない
第２段のラッチ回路ＬＴ2の出力信号ＯＵＴXがＨレベル
となると、クロック信号制御回路ＣＲＬnのリセット端
子ＲＥＳＥＴがＨレベルとなり、少し遅れてブロック選
択信号ＳＢnがＬレベルに戻るので、内部クロック信号
ＣＫＩnが一定のＬレベルとなり、最終段の回路ブロッ
クＢＬＫnへのクロック信号ＣＬＫの供給が終了する。
【００６７】ただし、この場合にも、内部クロック信号
ＣＫＩnは、時刻ｔ5の後に１パルス分が回路ブロックＢ
ＬＫnに供給されるので、この回路ブロックＢＬＫnの最
終段のラッチ回路ＬＴ16の出力信号ＯＵＴn,16は、期間
Ｔの後に正常にＬレベルに戻ることができる。したがっ
て、付加回路ブロックＢＬＫXは、最終段の回路ブロッ
クＢＬＫnの転送動作を完全に終了させるために付加さ
れる。また、この後に内部クロック信号ＣＫＩXが数回
立ち上がりと立ち下がりを繰り返すと、スタート信号Ｓ
Ｔが再びＨレベルに立ち上がって、付加クロック信号制
御回路ＣＲＬXのリセット端子ＲＥＳＥＴがＨレベルと
なり、少し遅れてブロック選択信号ＳＢXがＬレベルに
戻るので、内部クロック信号ＣＫＩXが一定のＬレベル
となり、付加回路ブロックＢＬＫXへのクロック信号Ｃ
ＬＫの供給が終了して、以降同様の動作を繰り返す。
ＣＫＩnは、時刻ｔ5の後に１パルス分が回路ブロックＢ
ＬＫnに供給されるので、この回路ブロックＢＬＫnの最
終段のラッチ回路ＬＴ16の出力信号ＯＵＴn,16は、期間
Ｔの後に正常にＬレベルに戻ることができる。したがっ
て、付加回路ブロックＢＬＫXは、最終段の回路ブロッ
クＢＬＫnの転送動作を完全に終了させるために付加さ
れる。また、この後に内部クロック信号ＣＫＩXが数回
立ち上がりと立ち下がりを繰り返すと、スタート信号Ｓ
Ｔが再びＨレベルに立ち上がって、付加クロック信号制
御回路ＣＲＬXのリセット端子ＲＥＳＥＴがＨレベルと
なり、少し遅れてブロック選択信号ＳＢXがＬレベルに
戻るので、内部クロック信号ＣＫＩXが一定のＬレベル
となり、付加回路ブロックＢＬＫXへのクロック信号Ｃ
ＬＫの供給が終了して、以降同様の動作を繰り返す。
【００６８】以上説明したように、本実施形態のシフト
レジスタは、スタート信号ＳＴがＨレベルとなるパルス
部分を転送する回路ブロックＢＬＫiのみにクロック信
号ＣＬＫを供給することができる。したがって、このク
ロック信号ＣＬＫは、シフトレジスタ回路全体のほぼｎ
分の１のラッチ回路ＬＴ1〜ＬＴmにのみ供給されるの
で、信号線における寄生容量やクロックトインバータ
２，３，５，６のゲート容量などで消費される電力を大
幅に削減することができる。
レジスタは、スタート信号ＳＴがＨレベルとなるパルス
部分を転送する回路ブロックＢＬＫiのみにクロック信
号ＣＬＫを供給することができる。したがって、このク
ロック信号ＣＬＫは、シフトレジスタ回路全体のほぼｎ
分の１のラッチ回路ＬＴ1〜ＬＴmにのみ供給されるの
で、信号線における寄生容量やクロックトインバータ
２，３，５，６のゲート容量などで消費される電力を大
幅に削減することができる。
【００６９】しかも、クロック信号ＣＬＫの供給の開始
と終了のタイミングを、前後の回路ブロックＢＬＫ1〜
ＢＬＫnや付加回路ブロックＢＬＫXのラッチ回路ＬＴ
m，ＬＴ2の出力から取得するので、簡単な回路構成のク
ロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加クロック信
号制御回路ＣＲＬXを設けるだけで、他に特別の検出回
路を設けることなくクロック信号ＣＬＫの供給を制御す
ることができ、回路規模が必要以上に大きくなるおそれ
も生じない。また、外部にクロック信号ＣＬＫの供給を
制御するための大規模な回路を接続する必要がないこと
から、実装面でも信頼性の向上やコストダウンに貢献す
ることができる。
と終了のタイミングを、前後の回路ブロックＢＬＫ1〜
ＢＬＫnや付加回路ブロックＢＬＫXのラッチ回路ＬＴ
m，ＬＴ2の出力から取得するので、簡単な回路構成のク
ロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加クロック信
号制御回路ＣＲＬXを設けるだけで、他に特別の検出回
路を設けることなくクロック信号ＣＬＫの供給を制御す
ることができ、回路規模が必要以上に大きくなるおそれ
も生じない。また、外部にクロック信号ＣＬＫの供給を
制御するための大規模な回路を接続する必要がないこと
から、実装面でも信頼性の向上やコストダウンに貢献す
ることができる。
【００７０】なお、上記実施形態１では、最終段の回路
ブロックＢＬＫnの後方に付加回路ブロックＢＬＫXを接
続したが、これは必ずしも必要ではない。
ブロックＢＬＫnの後方に付加回路ブロックＢＬＫXを接
続したが、これは必ずしも必要ではない。
【００７１】（実施形態２）図６は本発明の実施形態２
によるシフトレジスタ回路の構成を示す図である。図に
おいて、１０２は本実施形態２のシフトレジスタ回路
で、これは、実施形態１のシフトレジスタ回路１０１に
おける付加回路ブロックＢＬＫXを省略したものであ
り、この構成では、回路規模の増大をさらに抑制するこ
とができる。
によるシフトレジスタ回路の構成を示す図である。図に
おいて、１０２は本実施形態２のシフトレジスタ回路
で、これは、実施形態１のシフトレジスタ回路１０１に
おける付加回路ブロックＢＬＫXを省略したものであ
り、この構成では、回路規模の増大をさらに抑制するこ
とができる。
【００７２】この実施形態２では、クロック信号制御回
路ＣＲＬnのリセット端子ＲＥＳＥＴには、スタート信
号ＳＴを入力させる。上記実施形態１では、最終段の回
路ブロックＢＬＫnが転送動作を終了した後は、次にス
タート信号ＳＴがＨレベルに立ち上がるまで、付加回路
ブロックＢＬＫXの２段のラッチ回路ＬＴ1，ＬＴ2にの
みクロック信号ＣＬＫが供給されていたが、この実施形
態２のシフトレジスタ回路では、転送動作が終了した後
も最終段の回路ブロックＢＬＫnの１６段のラッチ回路
ＬＴ1〜ＬＴmにクロック信号ＣＬＫが供給され続けるの
で、スタート信号ＳＴの周期が長い場合には、消費電力
の削減効果がわずかながら損なわれることになる。
路ＣＲＬnのリセット端子ＲＥＳＥＴには、スタート信
号ＳＴを入力させる。上記実施形態１では、最終段の回
路ブロックＢＬＫnが転送動作を終了した後は、次にス
タート信号ＳＴがＨレベルに立ち上がるまで、付加回路
ブロックＢＬＫXの２段のラッチ回路ＬＴ1，ＬＴ2にの
みクロック信号ＣＬＫが供給されていたが、この実施形
態２のシフトレジスタ回路では、転送動作が終了した後
も最終段の回路ブロックＢＬＫnの１６段のラッチ回路
ＬＴ1〜ＬＴmにクロック信号ＣＬＫが供給され続けるの
で、スタート信号ＳＴの周期が長い場合には、消費電力
の削減効果がわずかながら損なわれることになる。
【００７３】なお、上記実施形態１及び２では、前段の
回路ブロックＢＬＫi-1における最終段のラッチ回路Ｌ
Ｔmの出力信号ＯＵＴi-1,mを、該当する回路ブロックＢ
ＬＫiのクロック信号制御回路ＣＲＬiのセット端子ＳＥ
Ｔに入力しているが、このセット端子ＳＥＴの入力とし
ては、さらに前段側のラッチ回路ＬＴjの出力信号ＯＵ
Ｔi-1,jを用いることもできる。クロック信号制御回路
ＣＲＬiでの信号遅延がクロック信号ＣＬＫの周期に比
べて十分に短くない場合には、より前段のラッチ回路Ｌ
Ｔjの出力信号ＯＵＴi-1,jを用いることにより、前段の
回路ブロックＢＬＫi-1における最終段のラッチ回路Ｌ
Ｔmの出力信号ＯＵＴi-1,mがＨレベルに変化している間
に確実に当該回路ブロックＢＬＫiの転送動作を開始さ
せる必要がある。ただし、無駄に前段のラッチ回路ＬＴ
jの出力信号ＯＵＴi-1,jを用いると、回路ブロックＢＬ
Ｋiの転送動作が必要以上に早く開始されるので、消費
電力の削減効果が阻害されることになる。
回路ブロックＢＬＫi-1における最終段のラッチ回路Ｌ
Ｔmの出力信号ＯＵＴi-1,mを、該当する回路ブロックＢ
ＬＫiのクロック信号制御回路ＣＲＬiのセット端子ＳＥ
Ｔに入力しているが、このセット端子ＳＥＴの入力とし
ては、さらに前段側のラッチ回路ＬＴjの出力信号ＯＵ
Ｔi-1,jを用いることもできる。クロック信号制御回路
ＣＲＬiでの信号遅延がクロック信号ＣＬＫの周期に比
べて十分に短くない場合には、より前段のラッチ回路Ｌ
Ｔjの出力信号ＯＵＴi-1,jを用いることにより、前段の
回路ブロックＢＬＫi-1における最終段のラッチ回路Ｌ
Ｔmの出力信号ＯＵＴi-1,mがＨレベルに変化している間
に確実に当該回路ブロックＢＬＫiの転送動作を開始さ
せる必要がある。ただし、無駄に前段のラッチ回路ＬＴ
jの出力信号ＯＵＴi-1,jを用いると、回路ブロックＢＬ
Ｋiの転送動作が必要以上に早く開始されるので、消費
電力の削減効果が阻害されることになる。
【００７４】さらに、上記実施形態１及び２のシフトレ
ジスタ回路では、次段の回路ブロックＢＬＫi+1におけ
る第２段のラッチ回路ＬＴ2の出力信号ＯＵＴi+1,2をク
ロック信号制御回路ＣＲＬiのリセット端子ＲＥＳＥＴ
に入力しているが、このリセット端子ＲＥＳＥＴの入力
には、次段の回路ブロックＢＬＫi+1のさらに後段側の
ラッチ回路ＬＴjの出力信号ＯＵＴi+1,jを用いることも
できる。スタート信号ＳＴがクロック信号ＣＬＫの１周
期以上にわたってＨレベルとなる場合や、スタート信号
ＳＴの１周期の間にＨレベルとなるパルス部分が複数現
れるような場合には、より後段のラッチ回路ＬＴjの出
力信号ＯＵＴi+1,jを用いることにより、このスタート
信号ＳＴのパルス部分を全部確実に転送させる必要があ
る。ただし、無駄に後段のラッチ回路ＬＴjの出力信号
ＯＵＴi+1,jを用いると、回路ブロックＢＬＫiの転送動
作が必要以上に遅く終了するので、この場合にも消費電
力の削減効果が阻害される。なお、スタート信号ＳＴの
パルス部分が長い場合や複数ある場合にも、これらのパ
ルス部分は１ブロック分より短くなければならず、次の
パルス部分との間に１回路ブロック分以上にわたってＬ
レベルが維持される期間がなければならない。
ジスタ回路では、次段の回路ブロックＢＬＫi+1におけ
る第２段のラッチ回路ＬＴ2の出力信号ＯＵＴi+1,2をク
ロック信号制御回路ＣＲＬiのリセット端子ＲＥＳＥＴ
に入力しているが、このリセット端子ＲＥＳＥＴの入力
には、次段の回路ブロックＢＬＫi+1のさらに後段側の
ラッチ回路ＬＴjの出力信号ＯＵＴi+1,jを用いることも
できる。スタート信号ＳＴがクロック信号ＣＬＫの１周
期以上にわたってＨレベルとなる場合や、スタート信号
ＳＴの１周期の間にＨレベルとなるパルス部分が複数現
れるような場合には、より後段のラッチ回路ＬＴjの出
力信号ＯＵＴi+1,jを用いることにより、このスタート
信号ＳＴのパルス部分を全部確実に転送させる必要があ
る。ただし、無駄に後段のラッチ回路ＬＴjの出力信号
ＯＵＴi+1,jを用いると、回路ブロックＢＬＫiの転送動
作が必要以上に遅く終了するので、この場合にも消費電
力の削減効果が阻害される。なお、スタート信号ＳＴの
パルス部分が長い場合や複数ある場合にも、これらのパ
ルス部分は１ブロック分より短くなければならず、次の
パルス部分との間に１回路ブロック分以上にわたってＬ
レベルが維持される期間がなければならない。
【００７５】また、上記各実施形態のシフトレジスタ回
路は、単結晶シリコントランジスタを用いて形成した場
合にも有効であるが、特に多結晶シリコン薄膜トランジ
スタを用いて形成した場合に効果が顕著となる。これ
は、多結晶シリコン薄膜トランジスタの素子特性が単結
晶シリコントランジスタに比べて劣るので、素子サイズ
を大きくする必要があり、これに伴って回路容量が大き
くなることと、この素子特性が劣ることにより駆動電圧
が高くなることから、クロック信号ＣＬＫによる消費電
力がより大きくなるためである。
路は、単結晶シリコントランジスタを用いて形成した場
合にも有効であるが、特に多結晶シリコン薄膜トランジ
スタを用いて形成した場合に効果が顕著となる。これ
は、多結晶シリコン薄膜トランジスタの素子特性が単結
晶シリコントランジスタに比べて劣るので、素子サイズ
を大きくする必要があり、これに伴って回路容量が大き
くなることと、この素子特性が劣ることにより駆動電圧
が高くなることから、クロック信号ＣＬＫによる消費電
力がより大きくなるためである。
【００７６】上記多結晶シリコン薄膜トランジスタは、
図７に示すように、絶縁性の透明基板２１の上にシリコ
ン酸化膜２２を介して成膜された多結晶シリコン薄膜２
３によって形成される。この多結晶シリコン薄膜２３の
上方には、ゲート酸化膜となるシリコン酸化膜２４を介
してゲート電極２５が形成されると共に、これらの表面
全体が保護膜となるシリコン酸化膜２６で覆われる。そ
して、多結晶シリコン薄膜２３のソース領域２３ａとド
レイン領域２３ｂには、シリコン酸化膜２６，２４を貫
通してソース電極２７とドレイン電極２８が接続されて
いる。
図７に示すように、絶縁性の透明基板２１の上にシリコ
ン酸化膜２２を介して成膜された多結晶シリコン薄膜２
３によって形成される。この多結晶シリコン薄膜２３の
上方には、ゲート酸化膜となるシリコン酸化膜２４を介
してゲート電極２５が形成されると共に、これらの表面
全体が保護膜となるシリコン酸化膜２６で覆われる。そ
して、多結晶シリコン薄膜２３のソース領域２３ａとド
レイン領域２３ｂには、シリコン酸化膜２６，２４を貫
通してソース電極２７とドレイン電極２８が接続されて
いる。
【００７７】（実施形態３）次に本発明の実施形態３に
よるアクティブマトリクス型画像表示装置について説明
する。
よるアクティブマトリクス型画像表示装置について説明
する。
【００７８】この実施形態３の画像表示装置は、図８に
示すアクティブマトリクス型の液晶表示装置２００にお
けるデータ信号線駆動回路３２及び走査信号線駆動回路
３３の少なくとも一方におけるシフトレジスタ回路３
４，３５を、上記実施形態１または実施形態２のシフト
レジスタ回路と同一の構成としたものである。
示すアクティブマトリクス型の液晶表示装置２００にお
けるデータ信号線駆動回路３２及び走査信号線駆動回路
３３の少なくとも一方におけるシフトレジスタ回路３
４，３５を、上記実施形態１または実施形態２のシフト
レジスタ回路と同一の構成としたものである。
【００７９】この画像表示装置では、これらのシフトレ
ジスタ３４，３５は、１水平走査期間または１垂直走査
期間ごとに１パルスのスタート信号を転送するだけなの
で、転送動作が必要となる回路ブロックＢＬＫiは常に
ほぼ１ブロックだけとなり、これにより駆動回路で消費
される電力を削減することができる。この場合、駆動回
路３２，３３は、それぞれ単結晶シリコン基板上にＩＣ
として構成されるので、シフトレジスタ３４，３５は、
単結晶シリコントランジスタにより形成されることにな
る。
ジスタ３４，３５は、１水平走査期間または１垂直走査
期間ごとに１パルスのスタート信号を転送するだけなの
で、転送動作が必要となる回路ブロックＢＬＫiは常に
ほぼ１ブロックだけとなり、これにより駆動回路で消費
される電力を削減することができる。この場合、駆動回
路３２，３３は、それぞれ単結晶シリコン基板上にＩＣ
として構成されるので、シフトレジスタ３４，３５は、
単結晶シリコントランジスタにより形成されることにな
る。
【００８０】この実施形態では、上記データ信号線駆動
回路３２のデータクロック信号ＣＫＳは、走査信号線駆
動回路３３の走査クロック信号ＣＫＧに比べて数百倍〜
千倍以上（ＶＧＡ規格の場合に６４０倍、ＸＧＡ規格の
場合に１０２４倍）の周波数となるので、このデータ信
号線駆動回路３２のシフトレジスタ回路を各回路ブロッ
ク毎に選択的に駆動する構成とすることにより、極めて
大きな効果を期待することができる。また、走査信号線
駆動回路３３のシフトレジスタ回路３５の段数は非常に
多いので（ＶＧＡ規格の場合に４８０段、ＸＧＡ規格の
場合に７６８段）、該シフトレジスタ回路を各回路ブロ
ック毎に選択的に駆動する構成することにより、十分な
消費電力削減の効果を得ることができる。
回路３２のデータクロック信号ＣＫＳは、走査信号線駆
動回路３３の走査クロック信号ＣＫＧに比べて数百倍〜
千倍以上（ＶＧＡ規格の場合に６４０倍、ＸＧＡ規格の
場合に１０２４倍）の周波数となるので、このデータ信
号線駆動回路３２のシフトレジスタ回路を各回路ブロッ
ク毎に選択的に駆動する構成とすることにより、極めて
大きな効果を期待することができる。また、走査信号線
駆動回路３３のシフトレジスタ回路３５の段数は非常に
多いので（ＶＧＡ規格の場合に４８０段、ＸＧＡ規格の
場合に７６８段）、該シフトレジスタ回路を各回路ブロ
ック毎に選択的に駆動する構成することにより、十分な
消費電力削減の効果を得ることができる。
【００８１】（実施形態４）次に本発明の実施形態４に
よるアクティブマトリクス型画像表示装置について説明
する。
よるアクティブマトリクス型画像表示装置について説明
する。
【００８２】この実施形態４の画像表示装置は、図１４
に示すアクティブマトリクス型の液晶表示装置３００に
おけるデータ信号線駆動回路３２ａ及び走査信号線駆動
回路３３ａの少なくとも一方におけるシフトレジスタ回
路３４，３５を、上記実施形態１または実施形態２のシ
フトレジスタ回路と同一構成としたものである。
に示すアクティブマトリクス型の液晶表示装置３００に
おけるデータ信号線駆動回路３２ａ及び走査信号線駆動
回路３３ａの少なくとも一方におけるシフトレジスタ回
路３４，３５を、上記実施形態１または実施形態２のシ
フトレジスタ回路と同一構成としたものである。
【００８３】この画像表示装置では、データ信号線駆動
回路３２ａ及び走査信号線駆動回路３３ａは、液晶パネ
ル３１を構成する一対の基板の一方の上に、画素を構成
する素子とともに形成されている。そして、これらのシ
フトレジスタ回路は、液晶パネル３１の透明基板上に形
成された多結晶シリコン薄膜トランジスタをその構成素
子として有している。
回路３２ａ及び走査信号線駆動回路３３ａは、液晶パネ
ル３１を構成する一対の基板の一方の上に、画素を構成
する素子とともに形成されている。そして、これらのシ
フトレジスタ回路は、液晶パネル３１の透明基板上に形
成された多結晶シリコン薄膜トランジスタをその構成素
子として有している。
【００８４】この実施形態４では、上記実施形態３の効
果に加えて、各回路ブロックのラッチ回路が、単結晶シ
リコントランジスタに比べてゲート容量が大きく素子特
性も劣る多結晶シリコン薄膜トランジスタによって構成
されているので、これらのラッチ回路での消費電力が大
きいことから、シフトレジスタ回路を複数の回路ブロッ
クに分割して各回路ブロック毎に選択的に駆動すること
による消費電力の削減効果がより一層顕著なものとな
る。
果に加えて、各回路ブロックのラッチ回路が、単結晶シ
リコントランジスタに比べてゲート容量が大きく素子特
性も劣る多結晶シリコン薄膜トランジスタによって構成
されているので、これらのラッチ回路での消費電力が大
きいことから、シフトレジスタ回路を複数の回路ブロッ
クに分割して各回路ブロック毎に選択的に駆動すること
による消費電力の削減効果がより一層顕著なものとな
る。
【００８５】以下、本発明の実施形態５〜９について説
明する。まず、実施形態５〜９に対応する発明の基本原
理を図１５を用いて説明する。上記実施形態１，２のシ
フトレジスタ回路を構成する各ラッチ回路は、図３に示
した回路構成より明らかなように、正帰還がかかる構成
になっているので、電源投入時の内部状態によっては、
該ラッチ回路の出力がアクティブになるものがある。
明する。まず、実施形態５〜９に対応する発明の基本原
理を図１５を用いて説明する。上記実施形態１，２のシ
フトレジスタ回路を構成する各ラッチ回路は、図３に示
した回路構成より明らかなように、正帰還がかかる構成
になっているので、電源投入時の内部状態によっては、
該ラッチ回路の出力がアクティブになるものがある。
【００８６】そして上記実施形態１，２に対応する発明
の構成では、シフトレジスタ回路を構成する所定の回路
ブロックにおけるある特定段のラッチ回路の出力パルス
を用いて、該回路ブロックの前段及び後段の回路ブロッ
クに対応するクロック信号制御回路を、クロック信号が
回路ブロックへ供給される状態とクロック信号の供給が
遮断される状態との間で制御しているので、電源投入時
に、該所定の回路ブロックにおける特定段のラッチ回路
がアクテイブになっていると、その前段側の回路ブロッ
クに対応するクロック信号制御回路にリセット信号が入
力される状態が続き、クロック信号の該前段側の回路ブ
ロックへの入力が遮断されることとなる。その結果、こ
の前段側の回路ブロック以降の回路ブロックでは、シフ
トレジスタ回路におけるスタート信号（走査開始信号）
の走査（シフト動作）が行われないということになる。
の構成では、シフトレジスタ回路を構成する所定の回路
ブロックにおけるある特定段のラッチ回路の出力パルス
を用いて、該回路ブロックの前段及び後段の回路ブロッ
クに対応するクロック信号制御回路を、クロック信号が
回路ブロックへ供給される状態とクロック信号の供給が
遮断される状態との間で制御しているので、電源投入時
に、該所定の回路ブロックにおける特定段のラッチ回路
がアクテイブになっていると、その前段側の回路ブロッ
クに対応するクロック信号制御回路にリセット信号が入
力される状態が続き、クロック信号の該前段側の回路ブ
ロックへの入力が遮断されることとなる。その結果、こ
の前段側の回路ブロック以降の回路ブロックでは、シフ
トレジスタ回路におけるスタート信号（走査開始信号）
の走査（シフト動作）が行われないということになる。
【００８７】このような問題を回避するには、少なくと
も電源投入時に、シフトレジスタ回路を構成する全ての
ラッチ回路の出力を強制的に非アクティブ状態にするこ
とが必要である。
も電源投入時に、シフトレジスタ回路を構成する全ての
ラッチ回路の出力を強制的に非アクティブ状態にするこ
とが必要である。
【００８８】そこで、実施形態５〜９に対応する発明に
係るシフトレジスタ回路１００ａでは、図１５に示すよ
うに、例えば図１のシフトレジスタ回路を構成する各回
路部Ｂi（ｉ：１〜ｎの整数），Ｂxに初期化信号ＩＮＩ
Ｔを入力することにより、該各回路部における全てのラ
ッチ回路の出力を該初期化信号ＩＮＩＴにより強制的に
非アクティブ状態にするようにしたり、該初期化信号に
より、全てのクロック信号制御回路が、クロック信号を
回路ブロックへ供給する状態となるようにしたりしてい
る。これにより、上述したような誤動作を防止してい
る。ここで、回路部Ｂi（ｉ：１〜ｎの整数），Ｂxは、
図１に示すクロック信号制御回路ＣＲＬｉ（ｉ：１〜ｎ
の整数），ＣＲＬｘ及び回路ブロックＢＬＫi（ｉ：１
〜ｎの整数），ＢＬＫxをまとめて示すものである。
係るシフトレジスタ回路１００ａでは、図１５に示すよ
うに、例えば図１のシフトレジスタ回路を構成する各回
路部Ｂi（ｉ：１〜ｎの整数），Ｂxに初期化信号ＩＮＩ
Ｔを入力することにより、該各回路部における全てのラ
ッチ回路の出力を該初期化信号ＩＮＩＴにより強制的に
非アクティブ状態にするようにしたり、該初期化信号に
より、全てのクロック信号制御回路が、クロック信号を
回路ブロックへ供給する状態となるようにしたりしてい
る。これにより、上述したような誤動作を防止してい
る。ここで、回路部Ｂi（ｉ：１〜ｎの整数），Ｂxは、
図１に示すクロック信号制御回路ＣＲＬｉ（ｉ：１〜ｎ
の整数），ＣＲＬｘ及び回路ブロックＢＬＫi（ｉ：１
〜ｎの整数），ＢＬＫxをまとめて示すものである。
【００８９】（実施形態５）図１６は本発明の実施形態
５によるシフトレジスタ回路の構成を示すブロック図、
図１７はこのシフトレジスタ回路を構成する回路ブロッ
クにおける隣接する２段のラッチ回路ＬＴ'j，ＬＴ'j+1
を示す図である。
５によるシフトレジスタ回路の構成を示すブロック図、
図１７はこのシフトレジスタ回路を構成する回路ブロッ
クにおける隣接する２段のラッチ回路ＬＴ'j，ＬＴ'j+1
を示す図である。
【００９０】図において、１０５は本実施形態５のシフ
トレジスタ回路で、これは上記実施形態１のシフトレジ
スタ回路１０１における各回路ブロックＢＬＫi，ＢＬ
Ｋxに代えて、スタート信号ＳＴ及び内部クロック信号
ＣＫｌi，ＣＫｌx，ＣＫｌiバー，ＣＫｌxバーに加え
て、初期化信号ＩＮＩＴを受ける回路ブロックＢＬＫ'
i，ＢＬＫ'xを備え、該初期化信号ＩＮＩＴにより各回
路ブロックにおけるラッチ回路の出力を強制的に非アク
ティブ状態にするようにしたものである。なおここで、
上記回路ブロックＢＬＫi，ＢＬＫ'i、内部クロック信
号ＣＫｌi，ＣＫｌiバーにおける添字ｉは、１〜ｎの整
数である。
トレジスタ回路で、これは上記実施形態１のシフトレジ
スタ回路１０１における各回路ブロックＢＬＫi，ＢＬ
Ｋxに代えて、スタート信号ＳＴ及び内部クロック信号
ＣＫｌi，ＣＫｌx，ＣＫｌiバー，ＣＫｌxバーに加え
て、初期化信号ＩＮＩＴを受ける回路ブロックＢＬＫ'
i，ＢＬＫ'xを備え、該初期化信号ＩＮＩＴにより各回
路ブロックにおけるラッチ回路の出力を強制的に非アク
ティブ状態にするようにしたものである。なおここで、
上記回路ブロックＢＬＫi，ＢＬＫ'i、内部クロック信
号ＣＫｌi，ＣＫｌiバーにおける添字ｉは、１〜ｎの整
数である。
【００９１】上記各回路ブロックＢＬＫ'iは、図１に示
すシフトレジスタ回路１０１の各回路ブロックＢＬＫi
と同様、ｍ段のラッチ回路を縦続接続してなる構成とな
っており、ここでは、隣接する２段のラッチ回路ＬＴ'
j，ＬＴ'j+1は、１個のクロックトインバータ（同期型
反転回路）３，６と、１個のインバータ（反転回路）
１，４と、１個のクロックトＮＡＮＤ回路（同期型否定
論理積回路）２ａ，５ａとから構成されている。そし
て、クロックトインバータ３，６と、クロックトＮＡＮ
Ｄ回路５ａ，２ａには、逆相のクロック信号ＣＫｌi，
ＣＫｌiバーが同期信号として入力され、さらに該クロ
ックトＮＡＮＤ回路２ａ，５ａには、それぞれのラッチ
回路ＬＴ'j，ＬＴ'j+1の出力と初期化信号ＩＮＩＴとが
入力されている。
すシフトレジスタ回路１０１の各回路ブロックＢＬＫi
と同様、ｍ段のラッチ回路を縦続接続してなる構成とな
っており、ここでは、隣接する２段のラッチ回路ＬＴ'
j，ＬＴ'j+1は、１個のクロックトインバータ（同期型
反転回路）３，６と、１個のインバータ（反転回路）
１，４と、１個のクロックトＮＡＮＤ回路（同期型否定
論理積回路）２ａ，５ａとから構成されている。そし
て、クロックトインバータ３，６と、クロックトＮＡＮ
Ｄ回路５ａ，２ａには、逆相のクロック信号ＣＫｌi，
ＣＫｌiバーが同期信号として入力され、さらに該クロ
ックトＮＡＮＤ回路２ａ，５ａには、それぞれのラッチ
回路ＬＴ'j，ＬＴ'j+1の出力と初期化信号ＩＮＩＴとが
入力されている。
【００９２】つまり、上記図１に示すシフトレジスタ回
路１０１の隣接する２段のラッチ回路ＬＴj，ＬＴj+1に
おけるフリップフロップを構成するクロックトインバー
タ２，５を、クロックトＮＡＮＤ回路（同期型否定論理
積回路）２ａ，５ａに置き換えた構成となっている。
路１０１の隣接する２段のラッチ回路ＬＴj，ＬＴj+1に
おけるフリップフロップを構成するクロックトインバー
タ２，５を、クロックトＮＡＮＤ回路（同期型否定論理
積回路）２ａ，５ａに置き換えた構成となっている。
【００９３】このような構成において、少なくとも電源
投入時に、全てのラッチ回路に初期化信号（この場合に
は負論理信号）を入力することで、全てのラッチ回路の
出力を非アクティプ状態とすることができる。その結
果、所定の回路ブロックＢＫＬ'iの前段の回路ブロック
ＢＫＬ'i-1に対応するクロック信号制御回路ＣＲＬi-1
に、リセット信号が入力され続けるという事態を回避す
ることができ、上述したような誤動作を防止することが
できる。
投入時に、全てのラッチ回路に初期化信号（この場合に
は負論理信号）を入力することで、全てのラッチ回路の
出力を非アクティプ状態とすることができる。その結
果、所定の回路ブロックＢＫＬ'iの前段の回路ブロック
ＢＫＬ'i-1に対応するクロック信号制御回路ＣＲＬi-1
に、リセット信号が入力され続けるという事態を回避す
ることができ、上述したような誤動作を防止することが
できる。
【００９４】なお、上記実施形態５では、上記シフトレ
ジスタ回路１０５の走査パルス（スタート信号）ＳＴが
正論理であり、初期化信号ＩＮＩＴが負論理である場合
について示したが、上記シフトレジスタ回路１０５の走
査パルス（スタート信号）ＳＴが負論理（逆符号）であ
る場合には、上記クロックトＮＡＮＤ回路（同期型否定
論理積回路）をクロックトＮＯＲ回路（同期型否定論理
和回路）に置き換え、入力する初期化信号を正論理とす
ればよく、この場合も上記実施形態５と同様の作用効果
を得ることができる。
ジスタ回路１０５の走査パルス（スタート信号）ＳＴが
正論理であり、初期化信号ＩＮＩＴが負論理である場合
について示したが、上記シフトレジスタ回路１０５の走
査パルス（スタート信号）ＳＴが負論理（逆符号）であ
る場合には、上記クロックトＮＡＮＤ回路（同期型否定
論理積回路）をクロックトＮＯＲ回路（同期型否定論理
和回路）に置き換え、入力する初期化信号を正論理とす
ればよく、この場合も上記実施形態５と同様の作用効果
を得ることができる。
【００９５】（実施形態６）図１８は本発明の実施形態
６によるシフトレジスタ回路の構成を示すブロック図、
図１９はこのシフトレジスタ回路を構成するクロック信
号制御回路の詳細な構成を示す図である。
６によるシフトレジスタ回路の構成を示すブロック図、
図１９はこのシフトレジスタ回路を構成するクロック信
号制御回路の詳細な構成を示す図である。
【００９６】図において、１０６は本実施形態６のシフ
トレジスタ回路で、これは上記実施形態１のシフトレジ
スタ回路１０１におけるクロック信号制御回路ＣＲＬi
（ｉは１〜ｎの整数），ＣＲＬxに代えて、クロック信
号ＣＬＫとともに初期化信号ＩＮＩＴを受けるクロック
信号制御回路ＣＲＬ'i（ｉは１〜ｎの整数），ＣＲＬ'x
を備え、該初期化信号ＩＮＩＴにより、各クロック信号
制御回路ＣＲＬ'i，ＣＲＬ'xを、セット信号ＳＥＴ、リ
セット信号ＲＳＥＴの状態に拘わらず全てのラッチ回路
にクロック信号が供給される状態とするようにしたもの
である。
トレジスタ回路で、これは上記実施形態１のシフトレジ
スタ回路１０１におけるクロック信号制御回路ＣＲＬi
（ｉは１〜ｎの整数），ＣＲＬxに代えて、クロック信
号ＣＬＫとともに初期化信号ＩＮＩＴを受けるクロック
信号制御回路ＣＲＬ'i（ｉは１〜ｎの整数），ＣＲＬ'x
を備え、該初期化信号ＩＮＩＴにより、各クロック信号
制御回路ＣＲＬ'i，ＣＲＬ'xを、セット信号ＳＥＴ、リ
セット信号ＲＳＥＴの状態に拘わらず全てのラッチ回路
にクロック信号が供給される状態とするようにしたもの
である。
【００９７】ここで上記クロック信号制御回路ＣＲＬ'i
は、上記実施形態１のシフトレジスタ回路１０１におけ
るクロック信号制御回路ＣＲＬi（図４参照）を構成す
るインバータ１２に代えて、ＮＡＮＤ回路（否定論理積
回路）１２ａを備えたものである。つまり、上記クロッ
ク信号制御回路ＣＲＬ'iは、図１９に示すように、フリ
ップフロップ回路７とＮＡＮＤゲート８とインバータ９
とからなり、該フリップフロップ回路７は、２個のＮＯ
Ｒゲート１０，１１の入出力を相互に接続してなるＲＳ
フリップフロップ回路を含む構成となっており、ＮＯＲ
ゲート１０の他方の入力にセット端子ＳＥＴを接続し、
ＮＯＲゲート１１の他方の入力にリセット端子ＲＥＳＥ
Ｔを接続している。そして、ＮＯＲゲート１０の出力と
上記初期化信号ＩＮＩＴとが上記ＮＡＮＤ回路１２ａの
入力に接続されており、該ＮＯＲゲート１０の出力から
該ＮＡＮＤ回路１２ａを介してブロック選択信号ＳＢi
を得るようになっている。ここで上記初期化信号ＩＮＩ
Ｔは、負論理信号ＩＮＩＴバーとなっている。また上記
付加クロック信号制御回路ＣＲＬ'xも上記クロック信号
制御回路ＣＲＬ'iと同一構成となっている。
は、上記実施形態１のシフトレジスタ回路１０１におけ
るクロック信号制御回路ＣＲＬi（図４参照）を構成す
るインバータ１２に代えて、ＮＡＮＤ回路（否定論理積
回路）１２ａを備えたものである。つまり、上記クロッ
ク信号制御回路ＣＲＬ'iは、図１９に示すように、フリ
ップフロップ回路７とＮＡＮＤゲート８とインバータ９
とからなり、該フリップフロップ回路７は、２個のＮＯ
Ｒゲート１０，１１の入出力を相互に接続してなるＲＳ
フリップフロップ回路を含む構成となっており、ＮＯＲ
ゲート１０の他方の入力にセット端子ＳＥＴを接続し、
ＮＯＲゲート１１の他方の入力にリセット端子ＲＥＳＥ
Ｔを接続している。そして、ＮＯＲゲート１０の出力と
上記初期化信号ＩＮＩＴとが上記ＮＡＮＤ回路１２ａの
入力に接続されており、該ＮＯＲゲート１０の出力から
該ＮＡＮＤ回路１２ａを介してブロック選択信号ＳＢi
を得るようになっている。ここで上記初期化信号ＩＮＩ
Ｔは、負論理信号ＩＮＩＴバーとなっている。また上記
付加クロック信号制御回路ＣＲＬ'xも上記クロック信号
制御回路ＣＲＬ'iと同一構成となっている。
【００９８】このような構成の実施形態６では、少なく
とも電源投入時に、全てのクロック信号制御回路ＣＲ
Ｌ'i（ｉは１〜ｎの整数），ＣＲＬ'xに初期化信号（こ
の場合には負論理信号）を入力することで、上記フリッ
プフロップ７がセットあるいはリセットの状態であるか
に拘わらず、全てのラッチ回路にクロック信号が供給さ
れるようにすることができる。
とも電源投入時に、全てのクロック信号制御回路ＣＲ
Ｌ'i（ｉは１〜ｎの整数），ＣＲＬ'xに初期化信号（こ
の場合には負論理信号）を入力することで、上記フリッ
プフロップ７がセットあるいはリセットの状態であるか
に拘わらず、全てのラッチ回路にクロック信号が供給さ
れるようにすることができる。
【００９９】従って、この状態でパルス信号（スタート
信号ＳＴ）を走査することにより、１走査期間後には、
全てのラッチ回路の出力は非アクティブ状態となる。そ
の結果、以降の走査期間においても、上述のような誤動
作（シフトレジスタ回路の走査不能）を防止することが
できる。
信号ＳＴ）を走査することにより、１走査期間後には、
全てのラッチ回路の出力は非アクティブ状態となる。そ
の結果、以降の走査期間においても、上述のような誤動
作（シフトレジスタ回路の走査不能）を防止することが
できる。
【０１００】なお、この実施形態６の構成では、上記前
述の実施形態５の構成とは異なり、各ラッチ回路として
は通常の構成のものを用いることができ、このため、実
施形態５に対して、動作速度の点で不利になることがな
いというメリットがある。
述の実施形態５の構成とは異なり、各ラッチ回路として
は通常の構成のものを用いることができ、このため、実
施形態５に対して、動作速度の点で不利になることがな
いというメリットがある。
【０１０１】また、上記実施形態５ではラッチ回路にの
み初期化信号を入力するようにし、上記実施形態６では
クロック信号制御回路にのみ初期化信号を入力するよう
にしているが、初期化信号はラッチ回路及びクロック信
号制御回路の両方に入力し、該初期化信号の入力により
全てのラッチ回路の出力が非アクティブとなり、かつ該
初期化信号の入力により全てのクロック信号制御回路
が、対応するラッチ回路にクロック信号を供給する状態
となるようにしてもよい。
み初期化信号を入力するようにし、上記実施形態６では
クロック信号制御回路にのみ初期化信号を入力するよう
にしているが、初期化信号はラッチ回路及びクロック信
号制御回路の両方に入力し、該初期化信号の入力により
全てのラッチ回路の出力が非アクティブとなり、かつ該
初期化信号の入力により全てのクロック信号制御回路
が、対応するラッチ回路にクロック信号を供給する状態
となるようにしてもよい。
【０１０２】（実施形態７）図２０は本発明の実施形態
７による画像表示装置を説明するための図である。この
実施形態７の画像表示装置は、図８に示す従来の液晶表
示装置におけるデータ信号線駆動回路３２のシフトレジ
スタ回路３４を、上記実施形態５あるいは６のシフトレ
ジスタ回路と同一構成としたものである。そして、この
実施形態７の画像表示装置では、上記初期化信号ＩＮＩ
Ｔとして、図２０に示す波形例のものを用いている。こ
の波形の初期化信号ＩＮＩＴは、電源投入後の最初の１
水平走査期間だけ、アクティブ（ローレベル）となる負
論理の初期化信号である。
７による画像表示装置を説明するための図である。この
実施形態７の画像表示装置は、図８に示す従来の液晶表
示装置におけるデータ信号線駆動回路３２のシフトレジ
スタ回路３４を、上記実施形態５あるいは６のシフトレ
ジスタ回路と同一構成としたものである。そして、この
実施形態７の画像表示装置では、上記初期化信号ＩＮＩ
Ｔとして、図２０に示す波形例のものを用いている。こ
の波形の初期化信号ＩＮＩＴは、電源投入後の最初の１
水平走査期間だけ、アクティブ（ローレベル）となる負
論理の初期化信号である。
【０１０３】このような初期化信号を入力することによ
り、電源投入後の最初の１水平走査期間内には、シフト
レジスタ回路における全てのラッチ回路の出力を非アク
ティブ状態にすることができ、これにより、シフトレジ
スタ回路は、電源投入後の最初の１水平走査期間以降、
電源を遮断するまで、正常に動作することとなる。
り、電源投入後の最初の１水平走査期間内には、シフト
レジスタ回路における全てのラッチ回路の出力を非アク
ティブ状態にすることができ、これにより、シフトレジ
スタ回路は、電源投入後の最初の１水平走査期間以降、
電源を遮断するまで、正常に動作することとなる。
【０１０４】なお、この実施形態７では、上記実施形態
５または６のシフトレジスタ回路の構成をデータ信号線
駆動回路３２に適用した場合を示したが、このシフトレ
ジスタ回路の構成を、上記液晶表示装置における走査信
号線駆動回路３３のシフトレジスタ回路３５に適用する
こともでき、この場合、初期化信号ＩＮＩＴを、電源投
入後の最初の１垂直走査期間だけ、アクティブ（ローレ
ベル）となる負論理の初期化信号とすることで、上記実
施形態７と同様の作用効果を得ることができる。
５または６のシフトレジスタ回路の構成をデータ信号線
駆動回路３２に適用した場合を示したが、このシフトレ
ジスタ回路の構成を、上記液晶表示装置における走査信
号線駆動回路３３のシフトレジスタ回路３５に適用する
こともでき、この場合、初期化信号ＩＮＩＴを、電源投
入後の最初の１垂直走査期間だけ、アクティブ（ローレ
ベル）となる負論理の初期化信号とすることで、上記実
施形態７と同様の作用効果を得ることができる。
【０１０５】（実施形態８）図２１は本発明の実施形態
８による画像表示装置を説明するための図である。この
実施形態８の画像表示装置は、図８に示す従来の液晶表
示装置におけるデータ信号線駆動回路３２のシフトレジ
スタ回路３４を、上記実施形態５あるいは６のシフトレ
ジスタ回路と同一構成としたものである。そして、この
実施形態８の画像表示装置では、上記初期化信号ＩＮＩ
Ｔとして、図２１に示す波形例のものを用いている。こ
の波形の初期化信号ＩＮＩＴは、垂直走査期間が経過す
る毎に垂直走査帰線期間における最初の１水平走査期間
だけ、アクティブ（ローレベル）となる負論理の初期化
信号である。
８による画像表示装置を説明するための図である。この
実施形態８の画像表示装置は、図８に示す従来の液晶表
示装置におけるデータ信号線駆動回路３２のシフトレジ
スタ回路３４を、上記実施形態５あるいは６のシフトレ
ジスタ回路と同一構成としたものである。そして、この
実施形態８の画像表示装置では、上記初期化信号ＩＮＩ
Ｔとして、図２１に示す波形例のものを用いている。こ
の波形の初期化信号ＩＮＩＴは、垂直走査期間が経過す
る毎に垂直走査帰線期間における最初の１水平走査期間
だけ、アクティブ（ローレベル）となる負論理の初期化
信号である。
【０１０６】このような初期化信号を入力することによ
り、垂直走査帰線期間における最初の１水平走査期間内
にシフトレジスタ回路における全てのラッチ回路の出力
を非アクティブ状態にすることができ、シフトレジスタ
回路は、電源投入後は実質的に正常な動作をすることと
なる。
り、垂直走査帰線期間における最初の１水平走査期間内
にシフトレジスタ回路における全てのラッチ回路の出力
を非アクティブ状態にすることができ、シフトレジスタ
回路は、電源投入後は実質的に正常な動作をすることと
なる。
【０１０７】このように、電源投入時のみでなく、垂直
走査期間毎に初期化信号をシフトレジスタ回路に入力す
る構成では、上記実施形態７のように電源投入時に初期
化信号をシフトレジスタ回路に入力する構成で必要とな
る電源投入を検出する機構を備える必要がないので、シ
フトレジスタ回路の外部の構成が簡略化される。
走査期間毎に初期化信号をシフトレジスタ回路に入力す
る構成では、上記実施形態７のように電源投入時に初期
化信号をシフトレジスタ回路に入力する構成で必要とな
る電源投入を検出する機構を備える必要がないので、シ
フトレジスタ回路の外部の構成が簡略化される。
【０１０８】なお、この実施形態８では、上記実施形態
５または６のシフトレジスタ回路の構成をデータ信号線
駆動回路に適用した場合の例を示したが、上記実施形態
５のシフトレジスタ回路の構成は、上記液晶表示装置に
おける走査信号線駆動回路３３に適用することもでき、
この場合も、上記実施形態８と同様の作用効果を得るこ
とができる。
５または６のシフトレジスタ回路の構成をデータ信号線
駆動回路に適用した場合の例を示したが、上記実施形態
５のシフトレジスタ回路の構成は、上記液晶表示装置に
おける走査信号線駆動回路３３に適用することもでき、
この場合も、上記実施形態８と同様の作用効果を得るこ
とができる。
【０１０９】（実施形態９）図２２は本発明の実施形態
９による画像表示装置を説明するための図である。この
実施形態９の画像表示装置は、図８に示す従来の液晶表
示装置におけるシフトレジスタ回路３４，３５を、上記
実施形態５あるいは６のシフトレジスタ回路と同一構成
としたものである。そして、この実施形態９の画像表示
装置では、垂直走査のスタートパルス（走査開始信号）
ＳＰＧを、水平走査の初期化信号ＩＮＩＴとしても利用
するものである。
９による画像表示装置を説明するための図である。この
実施形態９の画像表示装置は、図８に示す従来の液晶表
示装置におけるシフトレジスタ回路３４，３５を、上記
実施形態５あるいは６のシフトレジスタ回路と同一構成
としたものである。そして、この実施形態９の画像表示
装置では、垂直走査のスタートパルス（走査開始信号）
ＳＰＧを、水平走査の初期化信号ＩＮＩＴとしても利用
するものである。
【０１１０】このとき、上記負論理の初期化信号ＩＮＩ
Ｔの立ち下がりタイミングｔ0は、垂直走査のクロック
信号ＣＫＧの立ち上がり（または立ち下がり）タイミン
グｔ1よりも前で、かつ初期化信号ＩＮＩＴの立ち上が
りタイミングｔ3は、垂直走査のクロック信号ＣＫＧの
立ち下がり（または立ち上がり）タイミングｔ2よりも
後にしている。
Ｔの立ち下がりタイミングｔ0は、垂直走査のクロック
信号ＣＫＧの立ち上がり（または立ち下がり）タイミン
グｔ1よりも前で、かつ初期化信号ＩＮＩＴの立ち上が
りタイミングｔ3は、垂直走査のクロック信号ＣＫＧの
立ち下がり（または立ち上がり）タイミングｔ2よりも
後にしている。
【０１１１】これは、実施形態７において全てのラッチ
回路の内部ノードを非アクティブ状態にするには、初期
化信号が１水平走査期間（すなわち、走査信号線駆動回
路のクロック信号ＣＧＫの半周期分）にわたって入力さ
れ続ける必要があるからである。
回路の内部ノードを非アクティブ状態にするには、初期
化信号が１水平走査期間（すなわち、走査信号線駆動回
路のクロック信号ＣＧＫの半周期分）にわたって入力さ
れ続ける必要があるからである。
【０１１２】このような初期化信号を入力することによ
り、１水平走査期間内に全てのラッチ回路の出力を非ア
クティブ状態にすることができ、シフトレジスタ回路
は、電源投入後は実質的に正常な動作をすることとな
る。
り、１水平走査期間内に全てのラッチ回路の出力を非ア
クティブ状態にすることができ、シフトレジスタ回路
は、電源投入後は実質的に正常な動作をすることとな
る。
【０１１３】また、このように、垂直走査の開始信号Ｓ
ＰＧを初期化信号として用いることは、上記実施形態７
のように電源投入を検出する機構を備える必要がないと
ともに、上記実施形態７，８のように初期化信号を新た
に生成する必要もないので、シフトレジスタ回路の外部
の構成がより簡略化される。
ＰＧを初期化信号として用いることは、上記実施形態７
のように電源投入を検出する機構を備える必要がないと
ともに、上記実施形態７，８のように初期化信号を新た
に生成する必要もないので、シフトレジスタ回路の外部
の構成がより簡略化される。
【０１１４】
【発明の効果】以上のように本発明によれば、シフトレ
ジスタ回路における転送動作が必要となる回路ブロック
にのみ順次クロック信号を供給するので、このクロック
信号をシフトレジスタ回路全体に供給する場合に比べて
信号線の寄生容量やラッチ回路のゲート容量などで消費
される電力を大幅に削減することができる。しかも、前
後の回路ブロックの出力信号に基づき簡単な回路構成の
クロック信号制御回路によって、各回路ブロックへのク
ロック信号の供給を制御できるので、シフトレジスタ回
路の規模が大きくなりすぎるようなこともなくなる。
ジスタ回路における転送動作が必要となる回路ブロック
にのみ順次クロック信号を供給するので、このクロック
信号をシフトレジスタ回路全体に供給する場合に比べて
信号線の寄生容量やラッチ回路のゲート容量などで消費
される電力を大幅に削減することができる。しかも、前
後の回路ブロックの出力信号に基づき簡単な回路構成の
クロック信号制御回路によって、各回路ブロックへのク
ロック信号の供給を制御できるので、シフトレジスタ回
路の規模が大きくなりすぎるようなこともなくなる。
【０１１５】また、本発明のシフトレジスタ回路を、ア
クティブマトリクス型の画像表示装置のデータ信号線駆
動回路や走査信号線駆動回路に採用することにより、消
費電力が少なく、かつ高品位の画像表示が可能な画像表
示装置を実現することができる。
クティブマトリクス型の画像表示装置のデータ信号線駆
動回路や走査信号線駆動回路に採用することにより、消
費電力が少なく、かつ高品位の画像表示が可能な画像表
示装置を実現することができる。
【０１１６】本発明によれば、シフトレジスタ回路にお
ける全てのラッチ回路の出力を初期化信号により強制的
に非アクティブ状態にするようにしているので、電源投
入時に回路ブロックにおけるラッチ回路の出力によりそ
の前段側の回路ブロックに対応するクロック信号制御回
路がリセットされるのを回避でき、該クロック信号制御
回路のリセットによる誤動作，つまりシフトレジスタ回
路での走査が不能となるのを回避することができる効果
がある。
ける全てのラッチ回路の出力を初期化信号により強制的
に非アクティブ状態にするようにしているので、電源投
入時に回路ブロックにおけるラッチ回路の出力によりそ
の前段側の回路ブロックに対応するクロック信号制御回
路がリセットされるのを回避でき、該クロック信号制御
回路のリセットによる誤動作，つまりシフトレジスタ回
路での走査が不能となるのを回避することができる効果
がある。
【０１１７】また、本発明によれば、初期化信号によ
り、シフトレジスタ回路における全てのクロック信号制
御回路が、クロック信号を回路ブロックへ供給する状態
となるようにしているので、電源投入時に回路ブロック
におけるラッチ回路の出力によりその前段側の回路ブロ
ックに対応するクロック信号制御回路がリセットされる
のを回避でき、該クロック信号制御回路のリセットによ
る誤動作，つまりシフトレジスタ回路での走査が不能と
なるのを回避することができる効果がある。
り、シフトレジスタ回路における全てのクロック信号制
御回路が、クロック信号を回路ブロックへ供給する状態
となるようにしているので、電源投入時に回路ブロック
におけるラッチ回路の出力によりその前段側の回路ブロ
ックに対応するクロック信号制御回路がリセットされる
のを回避でき、該クロック信号制御回路のリセットによ
る誤動作，つまりシフトレジスタ回路での走査が不能と
なるのを回避することができる効果がある。
【図１】本発明の実施形態１によるシフトレジスタ回路
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図２】上記実施形態１のシフトレジスタ回路の詳細な
構成を示すブロック図である。
構成を示すブロック図である。
【図３】上記実施形態１のシフトレジスタ回路を構成す
るラッチ回路の構成を示すブロック図である。
るラッチ回路の構成を示すブロック図である。
【図４】上記実施形態１のシフトレジスタ回路を構成す
るクロック信号制御回路の構成を示すブロック図であ
る。
るクロック信号制御回路の構成を示すブロック図であ
る。
【図５】上記実施形態１のシフトレジスタ回路の動作を
説明するための信号波形を示す図である。
説明するための信号波形を示す図である。
【図６】本発明の実施形態２によるシフトレジスタ回路
の詳細な構成を示すブロック図である。
の詳細な構成を示すブロック図である。
【図７】上記実施形態１及び２のシフトレジスタ回路の
トランジスタとして、採用される多結晶シリコン薄膜ト
ランジスタの構造を示す縦断面図である。
トランジスタとして、採用される多結晶シリコン薄膜ト
ランジスタの構造を示す縦断面図である。
【図８】従来及び本発明の実施形態３のアクティブマト
リクス型の画像表示装置の概略構成を説明するためのブ
ロック図である。
リクス型の画像表示装置の概略構成を説明するためのブ
ロック図である。
【図９】従来の画像表示装置のデータ信号線駆動回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１０】従来の画像表示装置のデータ信号線駆動回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】アクティブマトリクス型の画像表示装置にお
ける液晶パネルの画素の構成を示す図である。
ける液晶パネルの画素の構成を示す図である。
【図１２】従来の画像表示装置のデータ信号線駆動回路
や走査信号線駆動回路に採用されているシフトレジスタ
回路の具体的な構成を示すブロック図である。
や走査信号線駆動回路に採用されているシフトレジスタ
回路の具体的な構成を示すブロック図である。
【図１３】従来のシフトレジスタ回路におけるラッチ回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１４】従来及び本発明の実施形態４によるアクティ
ブマトリクス型の画像表示装置の概略構成を説明するた
めのブロック図である。
ブマトリクス型の画像表示装置の概略構成を説明するた
めのブロック図である。
【図１５】実施形態５〜９に共通する発明の基本原理を
説明するための図である。
説明するための図である。
【図１６】本発明の実施形態５によるシフトレジスタ回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１７】上記実施形態５のシフトレジスタ回路を構成
する回路ブロックにおける隣接する２段のラッチ回路Ｌ
Ｔ'j，ＬＴ'j+1の構成を示す図である。
する回路ブロックにおける隣接する２段のラッチ回路Ｌ
Ｔ'j，ＬＴ'j+1の構成を示す図である。
【図１８】本発明の実施形態６によるシフトレジスタ回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１９】上記実施形態６のシフトレジスタ回路を構成
するクロック信号制御回路の詳細な構成を示す図であ
る。
するクロック信号制御回路の詳細な構成を示す図であ
る。
【図２０】本発明の実施形態７による画像表示装置にお
ける、初期化信号の波形例を示す図である。
ける、初期化信号の波形例を示す図である。
【図２１】本発明の実施形態８による画像表示装置にお
ける、初期化信号の波形例を示す図である。
ける、初期化信号の波形例を示す図である。
【図２２】本発明の実施形態９による画像表示装置にお
ける、初期化信号の波形例を示す図である。
ける、初期化信号の波形例を示す図である。
３２ データ信号線駆動回路
３３ 走査信号線駆動回路
３４ シフトレジスタ
３５ シフトレジスタ
１０１，１０２，１０５，１０６ シフトレジスタ回路
ＢＬＫ1，ＢＬＫ2，ＢＬＫn，ＢＬＫx 回路ブロック
ＬＴ1，ＬＴ2，ＬＴj，ＬＴj+1，ＬＴm，ＬＴ’j，Ｌ
Ｔ’j+1 ラッチ回路 ＣＲＬ1，ＣＲＬ2，ＣＲＬi，ＣＲＬn，ＣＲＬx，ＣＲ
Ｌ’i クロック信号制御回路 ＣＬＫ クロック信号 ＩＮＩＴ 初期化信号
Ｔ’j+1 ラッチ回路 ＣＲＬ1，ＣＲＬ2，ＣＲＬi，ＣＲＬn，ＣＲＬx，ＣＲ
Ｌ’i クロック信号制御回路 ＣＬＫ クロック信号 ＩＮＩＴ 初期化信号
フロントページの続き
(72)発明者 小山 潤
神奈川県厚木市長谷398 株式会社半導
体エネルギー研究所内
(72)発明者 千村 秀彦
神奈川県厚木市長谷398 株式会社半導
体エネルギー研究所内
(72)発明者 田中 幸夫
神奈川県厚木市長谷398 株式会社半導
体エネルギー研究所内
(56)参考文献 特開 平７−248741（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
G02F 1/133
Claims (8)
- 【請求項１】 クロック信号に基づいて入力信号に応じ
た信号を出力するラッチ回路を複数直列に接続してなる
ラッチ回路群を有し、デジタル信号を該クロック信号に
同期して順次転送するシフトレジスタ回路であって、 該ラッチ回路群を、連続する所定数のラッチ回路に対応
する複数の回路ブロックに分割した構成とし、該各回路
ブロック毎に、該各回路ブロック内のラッチ回路へのク
ロック信号の供給を制御するクロック信号制御回路を備
え、該クロック信号制御回路のうち所定のものを、これ
に対応する回路ブロックの前段及び後段側の回路ブロッ
ク内のラッチ回路の出力信号によって該クロック信号の
供給制御を行う構成とし、 前記所定のクロック信号制御回路はそれぞれ、対応する
回路ブロックの前段のブロック内の最終段以前のラッチ
回路の出力信号によって、該対応する回路ブロック内の
各ラッチ回路へのクロック信号の供給を開始し、該対応
する回路ブロックの次段の回路ブロック内の第２段目以
降のラッチ回路の出力信号によって、該対応する回路ブ
ロック内のラッチ回路へのクロック信号の供給を停止す
るものであり、 前記各ラッチ回路は、入力されるスタート信号をラッチ
して、供給されるクロック信号の立ち上がりまたは立ち
下りによって、前記クロック信号の１周期の期間にわた
ってアクティブ状態の信号を、前段のラッチ回路の出力
信号に対して前記クロック信号の半周期だけずれた状態
で出力することにより、該スタート信号を転送し、 前記クロック信号制御回路は、その制御信号である、対
応する回路ブロックの前段及び後段側の回路ブロック内
のラッチ回路の出力信号に拘わらず、外部からの初期化
信号の入力により、該対応する回路ブロック内のラッチ
回路へのクロック信号の供給を行う論理回路を備えたも
のである、 シフトレジスタ回路。 - 【請求項２】 請求項１記載のシフトレジスタ回路にお
いて、 前記各ラッチ回路は、外部より入力される初期化信号に
よりその出力が非アクティブとなるよう構成されている
シフトレジスタ回路。 - 【請求項３】 クロック信号に基づいて入力信号に応じ
た信号を出力するラッチ回路を複数直列に接続してなる
ラッチ回路群を有し、デジタル信号を該クロック信号に
同期して順次転送するシフトレジスタ回路であって、 該ラッチ回路群を、連続する所定数のラッチ回路に対応
する複数の回路ブロックに分割した構成とし、該各回路
ブロック毎に、該各回路ブロック内のラッチ回路へのク
ロック信号の供給を制御するクロック信号制御回路を備
え、該クロック信号制御回路のうち所定のものを、これ
に対応する回路ブロックの前段及び後段側の回路ブロッ
ク内のラッチ回路の出力信号によって該クロック信号の
供給制御を行う構成とし、 前記クロック信号制御回路は、その制御信号である、対
応する回路ブロックの前段及び後段側の回路ブロック内
のラッチ回路の出力信号に拘わらず、外部からの初期化
信号の入力により、該対応する回路ブロック内のラッチ
回路へのクロック信号の供給を行う論理回路を備えたも
のである、シフトレジスタ回路。 - 【請求項４】 請求項１〜３のいずれかに記載のシフト
レジスタ回路を用いたアクティブマトリクス型の画像表
示装置であって、 マトリクス状に配置された複数の画素、該画素の各列に
対応して設けられた複数のデータ信号線、及び該画素の
各行に対応して設けられた複数の走査信号線を有し、該
走査信号線から供給される走査信号に同期して、該デー
タ信号線から該画素に画像表示のための映像データが供
給される液晶パネルを備えるとともに、 該複数のデータ信号線に所定のタイミング信号に同期し
て順次該映像データを出力するデータ信号線駆動回路
と、該複数の走査信号線に所定のタイミング信号に同期
して順次該走査信号を出力する走査信号線駆動回路とを
備え、 該データ信号線駆動回路は、該シフトレジスタ回路を、
映像データを取り込むためのサンプリング信号を各デー
タ信号線に対応させて順次シフトする回路として含むも
のであり、 前記初期化信号は、本画像表示装置の電源投入時に該シ
フトレジスタ回路内に入力されるようになっている画像
表示装置。 - 【請求項５】 請求項１〜３のいずれかに記載のシフト
レジスタ回路を用いたアクティブマトリクス型の画像表
示装置であって、 マトリクス状に配置された複数の画素、該画素の各列に
対応して設けられた複数のデータ信号線、及び該画素の
各行に対応して設けられた複数の走査信号線を有し、該
走査信号線から供給される走査信号に同期して、該デー
タ信号線から該画素に画像表示のための映像データが供
給される液晶パネルを備えるとともに、 該複数のデータ信号線に所定のタイミング信号に同期し
て順次該映像データを出力するデータ信号線駆動回路
と、該複数の走査信号線に所定のタイミング信号に同期
して順次該走査信号を出力する走査信号線駆動回路とを
備え、 該走査信号線駆動回路は、該シフトレジスタ回路を、該
走査信号を各走査信号線に対応させて順次シフトする回
路として含むものであり、 前記初期化信号は、本画像表示装置の電源投入時に該シ
フトレジスタ回路内に入力されるようになっている画像
表示装置。 - 【請求項６】 請求項１〜３のいずれかに記載のシフト
レジスタ回路を用いたアクティブマトリクス型の画像表
示装置であって、 マトリクス状に配置された複数の画素、該画素の各列に
対応して設けられた複数のデータ信号線、及び該画素の
各行に対応して設けられた複数の走査信号線を有し、該
走査信号線から供給される走査信号に同期して、該デー
タ信号線から該画素に画像表示のための映像データが供
給される液晶パネルを備えるとともに、 該複数のデータ信号線に所定のタイミング信号に同期し
て順次該映像データを出力するデータ信号線駆動回路
と、該複数の走査信号線に所定のタイミング信号に同期
して順次該走査信号を出力する走査信号線駆動回路とを
備え、 該データ信号線駆動回路は、該シフトレジスタ回路を、
映像データを取り込むためのサンプリング信号を各デー
タ信号線に対応させて順次シフトする回路として含むも
のであり、 前記初期化信号は、垂直走査帰線期間毎に該シフトレジ
スタ回路内に入力されるようになっている画像表示装
置。 - 【請求項７】 請求項１〜３のいずれかに記載のシフト
レジスタ回路を用いたアクティブマトリクス型の画像表
示装置であって、 マトリクス状に配置された複数の画素、該画素の各列に
対応して設けられた複数のデータ信号線、及び該画素の
各行に対応して設けられた複数の走査信号線を有し、該
走査信号線から供給される走査信号に同期して、該デー
タ信号線から該画素に画像表示のための映像データが供
給される液晶パネルを備えるとともに、 該複数のデータ信号線に所定のタイミング信号に同期し
て順次該映像データを出力するデータ信号線駆動回路
と、該複数の走査信号線に所定のタイミング信号に同期
して順次該走査信号を出力する走査信号線駆動回路とを
備え、 該走査信号線駆動回路は、該シフトレジスタ回路を、該
走査信号を各走査信号線に対応させて順次シフトする回
路として含むものであり、 前記初期化信号は、垂直走査帰線期間毎に該シフトレジ
スタ回路内に入力されるようになっている画像表示装
置。 - 【請求項８】 請求項６または７記載の画像表示装置に
おいて、 前記初期化信号として、前記走査信号線駆動回路の走査
開始信号を用いる画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22160096A JP3516323B2 (ja) | 1996-05-23 | 1996-08-22 | シフトレジスタ回路および画像表示装置 |
| US08/841,585 US5990857A (en) | 1996-05-23 | 1997-04-30 | Shift register having a plurality of circuit blocks and image display apparatus using the shift register |
| KR1019970020021A KR100255835B1 (ko) | 1996-05-23 | 1997-05-22 | 시프트 레지스터 및 화상 표시 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12883096 | 1996-05-23 | ||
| JP8-128830 | 1996-05-23 | ||
| JP22160096A JP3516323B2 (ja) | 1996-05-23 | 1996-08-22 | シフトレジスタ回路および画像表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003377521A Division JP3856316B2 (ja) | 1996-05-23 | 2003-11-06 | シフトレジスタ回路および画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1039823A JPH1039823A (ja) | 1998-02-13 |
| JP3516323B2 true JP3516323B2 (ja) | 2004-04-05 |
Family
ID=26464406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22160096A Expired - Fee Related JP3516323B2 (ja) | 1996-05-23 | 1996-08-22 | シフトレジスタ回路および画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5990857A (ja) |
| JP (1) | JP3516323B2 (ja) |
| KR (1) | KR100255835B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017140012A1 (zh) * | 2016-02-18 | 2017-08-24 | 深圳市华星光电技术有限公司 | 一种goa电路及液晶显示装置 |
| WO2017140014A1 (zh) * | 2016-02-18 | 2017-08-24 | 深圳市华星光电技术有限公司 | 一种goa电路及液晶显示装置 |
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| JP3473745B2 (ja) | 1999-05-28 | 2003-12-08 | シャープ株式会社 | シフトレジスタ、および、それを用いた画像表示装置 |
| KR100312755B1 (ko) * | 1999-06-03 | 2001-11-03 | 윤종용 | 멀티싱크를 위한 액정 표시 장치 및 디스플레이 장치와 각각의 구동 장치 |
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| JP3893844B2 (ja) * | 2000-04-05 | 2007-03-14 | セイコーエプソン株式会社 | 走査回路 |
| JP2002013993A (ja) * | 2000-04-25 | 2002-01-18 | Sony Corp | アクティブマトリクス回路及びその駆動方法と面圧力分布検出装置 |
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| JP4190706B2 (ja) | 2000-07-03 | 2008-12-03 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
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|---|---|
| JPH1039823A (ja) | 1998-02-13 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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|
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