KR100933669B1 - 저전력 쉬프트 레지스터 및 이를 포함하는 반도체메모리장치 - Google Patents

저전력 쉬프트 레지스터 및 이를 포함하는 반도체메모리장치 Download PDF

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Abstract

본 발명은 저전력 쉬프트 레지스터 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 쉬프트 레지스터는, 쉬프트용 클럭에 동기해 입력신호를 쉬프트시켜 출력신호를 출력하는 쉬프팅부; 및 상기 입력신호에 응답하여 상기 쉬프트용 클럭을 인에이블시키고, 상기 출력신호에 응답하여 상기 쉬프트용 클럭을 디스에이블시키는 클럭 제어부를 포함한다.
Figure R1020080033674
쉬프트 레지스터, 저전력, 반도체 메모리장치

Description

저전력 쉬프트 레지스터 및 이를 포함하는 반도체 메모리장치{Low power shift register and semiconductor memory device including the same}
본 발명은 각종 직접회로 등에서 사용되는 쉬프트 레지스터(shift register)에 관한 것으로, 더욱 상세하게는 쉬프트 레지스터에서 소모하는 전류량을 줄이기 위한 기술에 관한 것이다.
쉬프트 레지스터는 입력신호를 시스템의 클럭(clock)에 동기해 쉬프트 시켜가며 전달하는 장치(회로)로서, 각종 직접회로, 반도체 장치 등에서 사용되고 있다.
이하, 반도체 메모리장치에 적용된 예를 들어, 쉬프트 레지스터에 대해 설명하기로 한다.
DDR2/DDR3의 스펙(specification)을 따르는 반도체 메모리장치는 액티브(active) 명령에 의해 활성화되는 메모리 셀(momory cell)에 데이터의 저장이 완전히 이루어지는 시점까지의 동작을 보장하기 위해 라이트 리커버리 타임(tWR: Write Recovery Time)을 보장하도록 되어있다. 즉, 내부적으로 라이트 동작이 시작되는 시점부터 라이트 리커버리 타임(tWR)이 지나기 전까지 셀 기준의 프리차지(peecharge) 동작이 금지되어 있다.
메모리장치의 동작 방식 중 오토 프리차지는 라이트(write) 혹은 리드(read) 명령이 들어온 시점에 컬럼 어드레스 <10>의 위상이 '하이'인 경우에 별도의 외부 프리차지 명령이 없더라도 스펙에서 규정된 시점에 내부으로 프리차지 명령을 수행하여 활성화된 워드라인(word line)을 비활성화하고 비트라인(bitline)을 프리차지 한다.
오토 프리차지 중 라이트 명령과 같이 입력되는 라이트 위드 오토 프리차지(Write with Auto Precharge)는 프리차지 동작이 발생하는 시점이 모드 레지스터 셋(mode register set)으로 설정되는 클럭 기준의 라이트 리커버리 타임(tWR)에 의해 좌우된다.
즉, 프리차지를 동반한 라이트 명령이 입력된 뒤에 라이트 리커버리 타임(tWR)이 경과된 후 내부적으로 프리차지 동작이 시작된다.
따라서 라이트 명령의 입력시점으로부터 클럭에 기반한 라이트 리커버리 타임(tWR) 경과 후 프리차지 동작을 하게 하기 위해 쉬프트 레지스터를 사용하고 있다.
도 1은 종래의 반도체 메모리장치에서 라이트 리커버리 타임(tWR)을 확보하기 위해 사용되는 쉬프트 레지스터를 도시한 도면이다.
도면에 도시된 바와 같이, 종래의 쉬프트 레지스터는 클럭(CLOCK)에 동기해 입력신호(INPUT)를 각각 1클럭씩 지연시키는 다수의 쉬프트단(110, 120, 130, 140, 150, 160)을 포함한다.
입력신호(INPUT)는 컬럼 어드레스<10>의 위상이 '하이'일때 라이트 명령이 입력되는 경우 인에이블되는 라이트 위드 프리차지 신호이며, 다수의 쉬프트단(110, 120, 130, 140, 150, 160)은 이 신호를 각각 클럭에 동기해 1클럭씩 쉬프트 시킨다.
그리고 다수의 쉬프트단(110, 120, 130, 140, 150, 160)의 출력(A, B, C, D, E, F) 중 하나가 오토 프리차지 신호(APCG)로 선택되어 출력된다. 예를 들어, 라이트 리커버리 타임(tWR)이 3인 경우에는 입력신호(INPUT)가 3개의 쉬프트단(110, 120, 130)을 거친 후에 오토 프리차지 신호(APCG)로서 출력되고, 라이트 리커버리 타임(tWR)이 6인 경우에는 입력신호가 6개의 쉬프트단(110, 120, 130, 140, 150, 160)을 거친 후에 오토 프리차지 신호(APCG)로서 출력된다.
간단히 말해, 쉬프트 레지스터는 라이트 위드 프리차지 신호(INPUT)를 클럭 베이스의 라이트 리커버리 타임(tWR)만큼 지연시켜 오토 프리차지 신호(APCG)를 출력한다.
도 2는 도 1의 다수의 쉬프트단(110~160) 중 하나(110)를 상세히 도시한 도면이다.
도면에 도시된 바와 같이, 쉬프트단(110)은 2개의 패스게이트(PG1, PG2)와 2개의 래치(111, 112)를 포함하여 구성된다. 이는 쉬프트단(110~160)이 입력신호(INPUT)를 한클럭 쉬프트시키기 때문인데, 쉬프트단(110~160)이 입력신호를 반클 럭씩 쉬프트 시킨다면 각각의 쉬프트단(110~160) 별로 하나의 패스게이트와 하나의 래치만을 포함하면 된다.
동작을 간단히 살펴보면, 클럭(CLOCK)이 '하이'인 동안에는 첫번째 패스게이트(PG1)가 온되고, 클럭(CLOCK)이 '로우'인 동안에는 두번째 패스게이트(PG2)가 온된다. 따라서 입력신호(INPUT)는 반클럭 마다 다음의 래치단(111, 112)으로 쉬프트된다. 도면의 쉬프트단(110)의 경우에는 두개의 패스게이트(PG1, PG2)와 두개의 래치(111, 112)를 포함하므로 쉬프트단(110)을 거치면서 입력신호(INPUT)는 한클럭 쉬프트된다.
도면의 트랜지스터(113)는 초기화 신호(INITIAL)를 입력받아 래치(111)에 저장된 신호를 초기화시키는 역할을 수행한다.
도 3은 도 1의 동작을 도시한 타이밍도이다.
간단한 설명을 위해 도면에는 라이트 리커버리 타임(tWR)이 6인 경우의 동작을 도시하였다. 라이트 위드 프리차지 신호(INPUT)가 입력되면 쉬프트 레지스터는 이를 6클럭(CLOCK) 쉬프트하여 오토 프리차지 신호(APCG)로서 출력한다. 따라서 메모리장치는 라이트 동작으로부터 라이트 리커버리 타임(tWR)을 확보한 후에 오토 프리차지 동작을 할 수 있게 된다.
쉬프트 레지스터가 적용되는 메모리장치, 반도체 장치, 직접회로의 동작 속도가 점점 빨라지면서 쉬프트 레지스터에 사용되는 클럭의 주파수도 점점 높아지고 있다.
쉬프트 레지스터는 클럭에 기반하여 동작하기 때문에 클럭이 토글할 때마다 전류을 소모하며, 따라서 쉬프트 레지스터가 소모하는 전류량도 점점 늘어나고 있다. 그러므로 적은 전류를 소모하는 저전력 쉬프트 레지스터가 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 적은 양의 전류를 소모하면서 동작하는 저전력 쉬프트 레지스터 및 이를 포함하는 반도체 메모리장치를 제공하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 쉬프트용 클럭에 동기해 입력신호를 쉬프트시켜 출력신호를 출력하는 쉬프팅부; 및 상기 입력신호에 응답하여 상기 쉬프트용 클럭을 인에이블시키고, 상기 출력신호에 응답하여 상기 쉬프트용 클럭을 디스에이블시키는 클럭 제어부를 포함한다.
즉, 본 발명에 따른 쉬프트 레지스터는 쉬프트용 클럭을 항상 토글링시키지 않으며, 입력신호를 쉬프트 시켜야 할 때만 토글링 시킴으로서 전류 소모를 줄인다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 쉬프트용 클럭에 동기해 라이트 위드 프리차지 신호를 쉬프트시켜 오토 프리차지 신호를 출력하는 쉬프팅부; 및 상기 라이트 위드 프리차지 신호에 응답하여 상기 쉬프트용 클럭을 인에이블시키고, 상기 오토 프리차지 신호에 응답하여 상기 쉬프트용 클럭을 디스에이블시키는 클럭 제어부를 포함한다.
즉, 본 발명에 따른 반도체 메모리장치는, 라이트 위드 프리차지 신호가 인 에이블되면 쉬프트용 클럭을 토글링시켜 라이트 위드 프리차지 신호의 쉬프팅을 시키고, 쉬프팅이 완료되어 오토 프리차지 신호가 인에이블되면 쉬프트용 클럭을 디스에이블(토글링을 막음)시킴으로써 전류의 소모를 줄인다.
본 발명에 따른 쉬프트 레지스터는 입력신호가 입력되어 실제로 쉬프트되는 동안에만 쉬프트용 클럭을 인에이블시킨다. 따라서 쉬프트용 클럭이 쓸데없이 토글링하지 않으며, 쉬프트용 클럭의 토글링으로 인한 전류 소모를 줄일 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 쉬프트 레지스터가 반도체 메모리장치에 적용된 일실시예를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명에 따른 쉬프트 레지스터는, 입력신호(INPUT)에 응답하여 쉬프트용 클럭(iCLOCK)을 인에이블시키고, 출력신호(APCG)에 응답하여 쉬프트용 클럭(iCLOCK)을 디스에이블시키는 클럭 제어부(410); 및 쉬프트용 클럭(iCLOCK)에 동기해 입력신호(INPUT)를 쉬프트시켜 출력신호(APCG)를 출력하 는 쉬프팅부(420)를 포함한다.
클럭 제어부(410)는 입력신호(INPUT)가 인에이블되면 쉬프트용 클럭(iCLOCK)을 인에이블시킨다. 인에이블시킨다는 의미는 쉬프트용 클럭(iCLOCK)을 토글링(toggling)시킨다는 것을 의미한다. 입력신호(INPUT)가 인에이블 되어 입력되기 전에는 쉬프팅시킬 신호가 없기 때문에 쉬프트용 클럭(iCLOCK)을 토글링시킬 필요가 없다. 또한, 클럭 제어부(410)는 출력신호(APCG)가 인에이블되면 쉬프트용 클럭(iCLOCK)을 디스에이블시킨다. 쉬프트용 클럭(iCLOCK)을 디스에이블시킨다는 것은 쉬프트용 클럭(iCLOCK)을 '로우' 또는 '하이'의 레벨로 고정시켜 토글링을 멈추게 한다는 것을 의미한다.
쉬프트용 클럭(iCLOCK)은 출력신호(APCG)의 인에이블에 응답하여 디스에이블되기는 하지만 출력신호(APCG)의 인에이블과 동시에 디스에이블되지는 않는다. 출력신호(APCG)가 인에이블되고 다시 디스에이블될 수 있도록 하기 위하여 어느 정도의 마진(margin)이 필요하기 때문이다. 물론, 인에이블된 출력신호(APCG)가 다시 디스에이블될 필요가 없는 경우에는 출력신호(APCG)가 인에이블됨과 동시에 쉬프트용 클럭(iCLOCK)을 디스에이블시킬 수도 있다. 클럭 제어부(410)는 본 발명의 주요 부분에 해당하므로 이에 대해서는 도 5와 함께 자세히 서술하기로 한다.
쉬프팅부(420)는 쉬프트용 클럭(iCLOCK)에 동기해 입력신호(INPUT)를 쉬프트시켜 출력신호(APCG)를 출력한다. 쉬프팅부(420)는 다수의 쉬프트단(421~426)을 포함하여 구성되는데, 각각의 쉬프트단(421~426)은 자신의 입력신호를 한클럭씩 쉬프트시켜 출력한다. 물론 각각의 쉬프트단(421~426)이 자신의 입력신호를 몇클럭 쉬 프트시키냐는 선택적인 사항이며, 각각의 쉬프트단(421~426)은 자신의 입력신호를 반클럭 또는 두클럭 이상씩 쉬프트시키도록 설계될 수도 있다. 각각의 쉬프트단(421~426)은 종래와 동일한 역할을 하므로, 도 2와 같이 구성될 수 있다.
본 실시예에서는 쉬프트 레지스터가 반도체 메모리장치에 적용되어 라이트 위드 오토 프리차지 신호(INPUT)를 이용해 오토 프리차지 신호(APCG)를 출력하는 경우를 도시하였다. 라이트 위드 오토 프리차지 신호(INPUT)가 몇 클럭 쉬프트되어 오토 프리차지 신호(APCG)로 출력되는지는 라이트 리커버리 타임(tWR)에 의해 결정된다. 따라서 도 4의 실시예에서도 각각의 쉬프트단(421~426)의 출력신호(A,B,C,D,E,F) 중 라이트 리커버리 타임(tWR)에 맞는 출력신호가 오토 프리차지 신호(APCG)로서 출력되도록 구성하였다.
쉬프트 레지스터가 입력신호(INPUT)를 쉬프트시킬 때 쉬프트 시키는 폭(클럭 수)이 바뀔 필요가 있는 경우에는 도면과 같이, 각각의 쉬프트단(421~426)의 출력신호(A, B, C, D, E, F) 중 하나를 쉬프트 레지스터의 출력신호(APCG)로서 선택하는 선택부(430)를 추가로 구비하게 설계하면 된다.
도면의 회로(440)에서는 기존의 초기화 신호(INITIAL)와 쉬프트 레지스터의 출력신호(APCG)를 오아게이트로 입력해 오아게이트의 출력(RESET)을 각각의 쉬프트단(421~426)의 초기화 신호로서 사용하도록 구성하였다. 따라서 기존의 초기화 신호(INITIAL)와 쉬프트 레지스터의 출력신호(APCG) 중 하나만 인에이블되면 초기화 신호(RESET)가 인에이블되어 각각의 쉬프트단(421~426)에 저장된 값이 초기화된다. 출력신호(APCG)가 인에이블 되었다 함은 쉬프팅부(420)의 동작이 끝났다는 것을 의 미하기 때문에, 출력신호(APCG)가 인에이블됨과 동시에 쉬프팅부(420)가 초기화 되도록 구성한 것인데, 이러한 구성은 선택적인 구성에 불과하며, 종래와 같이 각각의 쉬프트단(421~426)이 본래의 초기화 신호(INITIAL)를 직접 입력받도록 구성하여도 된다.
도 5는 도 4의 클럭 제어부(410)의 상세 실시예를 도시한 도면이다.
클럭 제어부(410)는 입력신호(INPUT)에 응답하여 클럭 인에이블 신호(CKE)를 인에이블시키고, 출력신호(APCG)에 응답하여 클럭 인에이블 신호(CKE)를 디스에이블시키는 신호 입력부(510); 클럭 인에이블 신호(CKE)의 레벨을 유지시켜 주기 위한 래치부(520); 및 클럭 인에이블 신호(CKE)에 응답하여 쉬프트용 클럭(iCLOCK)을 인에이블 또는 디스에이블시키는 제어부(530)를 포함하여 구성된다.
신호 입력부(510)는 입력신호(INPUT) 인에이블시 클럭 인에이블 신호(CKE)를 인에이블시키기 위한 인에이블 수단(511); 출력신호(APCG)를 일정시간 지연시켜 출력하는 지연수단(512); 지연수단(512)의 출력신호 인에이블시 클럭 인에이블 신호(CKE)를 디스에이블시키기 위한 디스에이블 수단(513)을 포함하여 구성될 수 있다.
도면에 도시된 바와 같이, 인에이블 수단(511)은 NMOS트랜지스터 구성될 수 있다. 지연수단(512)은 일반적인 지연회로 또는 입력신호를 한클럭 지연시키는 한단의 쉬프트단(예, 도 4의 421)으로 구성될 수 있다. 앞서 설명한 바와 같이 지연수단(512)은 출력신호(APCG)가 인에이블 되었다가 다시 디스에이블될 수 있는 시간, 즉 마진을 확보하기 위해 구비되는데, 그 지연시간은 경우에 따라 다르기는 하 지만 약 1클럭 정도이면 충분하다. 디스에이블 수단(513)은 지연수단(512)의 출력을 반전하는 인버터와 인버터의 출력을 게이트에 입력받는 PMOS트랜지스터로 구성될 수 있다.
래치부(520)는 도면에 도시된 바와 같이 입/출력단이 서로 연결된 한 쌍의 인버터로 간단히 구성될 수 있으며, 제어부(530)는 클럭(CLOCK, 종래기술에서의 클럭과 동일한 클럭임)과 클럭 인에이블 신호(CKE)를 입력받아 쉬프트용 클럭(iCLOCK)을 출력하는 앤드게이트(낸드게이트+인버터)로 구성될 수 있다.
클럭 제어부(410)의 전체적인 동작을 살펴본다. 입력신호(INPUT)가 '하이'로 인에이블되어 입력되면 인에이블 수단(511)이 온되어 클럭 인에이블 신호(CKE)가 '하이'로 인에이블되며, 래치부(520)에 의해 래치된다. 클럭 인에이블 신호(CKE)가 '하이'로 인에이블 되어 있는 동안 제어부(530)는 클럭(CLOCK)을 그대로 쉬프트용 클럭(iCLOCK)으로서 전달한다. 즉, 쉬프트용 클럭(iCLOCK)은 토글링하게 되고, 그 결과 쉬프팅부(420)는 쉬프팅 동작을 수행한다.
출력신호(APCG)가 '하이'로 인에이블되어 입력되면 지연수단(512)에 의해 약간의 마진을 확보한 후 디스에이블 수단(513)이 온되어 클럭 인에이블 신호(CKE)가 '로우'로 디스에이블되며 래치부(520)에 의해 래치된다. 클럭 인에이블 신호(CKE)가 '로우'로 디스에이블 되어 있는 동안에는 제어부(530)는 클럭(CLOCK)의 토글링과는 상관없이 쉬프트용 클럭(iCLOCK)을 논리레벨 '로우'로 고정시킨다. 즉, 쉬프트용 클럭(iCLOCK)은 토글링을 멈추게 되고, 그 결과 쉬프팅부(420)는 쉬프팅 동작을 수행하지 아니하며 전류 역시 소모하지 않는다.
도 6은 도 4의 전체적인 동작을 도시한 타이밍도이다.
간단한 설명을 위해 라이트 리커버리 타임(tWR)이 6인 경우. 즉 쉬프트단(426)의 출력이 출력신호로 선택된 경우를 도시하였다.
입력신호(INPUT)가 인에이블되는 것과 동시에 쉬프트용 클럭(iCLOCK)의 토글링이 시작된다. 그러면 쉬프팅부(420)에 의해 입력신호(INPUT)가 6클럭 쉬프트된 뒤에 출력신호(APCG)가 인에이블된다. 그리고 출력신호(APCG)가 인에이블되면 약간의 마진을 확보한 후 쉬프트용 클럭(iCLOCK)의 토글링이 멈춘다.
본 발명은 입력신호(INPUT)가 쉬프트되며 출력신호(APCG)로 출력될 때 까지만 쉬프트용 클럭(iCLOCK)을 토글링 시킨다. 따라서 그 이외의 시간 동안에 쉬프트용 클럭(iCLOCK)이 토글링 하지 않으며, 쓸데없는 전류 또한 소모하지 않게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상기 실시예에서는 쉬프트 레지스터가 반도체 메모리장치에 적용된 경우를 도시하였지만, 본 발명의 쉬프트 레지스터는 입력신호를 클럭에 기반해 지연시켜 출력신호를 출력할 필요가 있는 모든 직접회로 및 반도체 장치 등에 적용 가능함은 당연하다.
도 1은 종래의 반도체 메모리장치에서 라이트 리커버리 타임(tWR)을 확보하기 위해 사용되는 쉬프트 레지스터를 도시한 도면.
도 2는 도 1의 다수의 쉬프트단(110~160) 중 하나(110)를 상세히 도시한 도면.
도 3은 도 1의 동작을 도시한 타이밍도.
도 4는 본 발명에 따른 쉬프트 레지스터가 반도체 메모리장치에 적용된 일실시예를 도시한 도면.
도 5는 도 4의 클럭 제어부(410)의 상세 실시예를 도시한 도면.
도 6은 도 4의 전체적인 동작을 도시한 타이밍도.

Claims (16)

  1. 삭제
  2. 쉬프트용 클럭에 동기해 입력신호를 쉬프트시켜 출력신호를 출력하는 쉬프팅부; 및
    상기 입력신호에 응답하여 상기 쉬프트용 클럭을 인에이블시키고, 상기 출력신호에 응답하여 상기 쉬프트용 클럭을 디스에이블시키는 클럭 제어부를 포함하고,
    상기 클럭 제어부는
    상기 출력신호의 인에이블 시점으로부터 일정 시간이 경과한 후 상기 쉬프트용 클럭을 디스에이블시키는 것을 특징으로 하는 쉬프트 레지스터.
  3. 쉬프트용 클럭에 동기해 입력신호를 쉬프트시켜 출력신호를 출력하는 쉬프팅부; 및
    상기 입력신호에 응답하여 상기 쉬프트용 클럭을 인에이블시키고, 상기 출력신호에 응답하여 상기 쉬프트용 클럭을 디스에이블시키는 클럭 제어부를 포함하고,
    상기 클럭 제어부는
    상기 입력신호에 응답하여 클럭 인에이블 신호를 인에이블시키고, 상기 출력신호에 응답하여 상기 클럭 인에이블 신호를 디스에이블시키는 신호 입력부;
    상기 클럭 인에이블 신호의 레벨을 유지시켜 주기 위한 래치부; 및
    상기 클럭 인에이블 신호에 응답하여 상기 쉬프트용 클럭을 인에이블 또는 디스에이블시키는 제어부
    를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 3항에 있어서,
    상기 신호 입력부는,
    상기 입력신호 인에이블시 상기 클럭 인에이블 신호를 인에이블시키기 위한 인에이블 수단;
    상기 출력신호를 일정시간 지연시켜 출력하는 지연수단; 및
    상기 지연수단의 출력신호 인에이블시 상기 클럭 인에이블 신호를 디스에이블시키기 위한 디스에이블 수단
    을 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 3항에 있어서,
    상기 제어부는,
    상기 클럭 인에이블 신호 인에이블시에는 토글링하는 입력클럭을 상기 쉬프트용 클럭으로 출력하고,
    상기 클럭 인에이블 신호 디스에이블시에는 상기 쉬프트용 클럭을 일정 논리 레벨로 고정시키는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 2항에 있어서,
    상기 쉬프팅부는,
    상기 쉬프트용 클럭에 동기해 상기 입력신호를 각각 1클럭씩 쉬프트시키는 다수의 쉬프트단을 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 6항에 있어서,
    상기 다수의 쉬프트단의 출력신호중 하나가 상기 쉬프팅부의 출력신호로 선택되는 것을 특징으로 하는 쉬프트 레지스터.
  8. 쉬프트용 클럭에 동기해 라이트 위드 프리차지 신호를 쉬프트시켜 오토 프리차지 신호를 출력하는 쉬프팅부; 및
    상기 라이트 위드 프리차지 신호에 응답하여 상기 쉬프트용 클럭을 인에이블시키고, 상기 오토 프리차지 신호에 응답하여 상기 쉬프트용 클럭을 디스에이블시키는 클럭 제어부
    를 포함하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 쉬프팅부는,
    라이트 리커버리 타임(tWR)만큼 상기 라이트 위드 프리차지 신호를 쉬프트시키는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 8항에 있어서,
    상기 클럭 제어부는,
    상기 오토 프리차지 신호의 인에이블 시점으로부터 일정 시간이 경과한 후 상기 쉬프트용 클럭을 디스에이블시키는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 8항에 있어서,
    상기 클럭 제어부는,
    상기 라이트 위드 프리차지 신호에 응답하여 클럭 인에이블 신호를 인에이블시키고, 상기 오토 프리차지 신호에 응답하여 상기 클럭 인에이블 신호를 디스에이블시키는 신호 입력부;
    상기 클럭 인에이블 신호의 레벨을 유지시켜 주기 위한 래치부; 및
    상기 클럭 인에이블 신호에 응답하여 상기 쉬프트용 클럭을 인에이블 또는 디스에이블시키는 제어부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 신호 입력부는,
    상기 라이트 위드 프리차지 신호 인에이블시 상기 클럭 인에이블 신호를 인에이블시키기 위한 인에이블 수단;
    상기 오토 프리차지 신호를 일정시간 지연시켜 출력하는 지연수단; 및
    상기 지연수단의 출력신호 인에이블시 상기 클럭 인에이블 신호를 디스에이블시키기 위한 디스에이블 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 11항에 있어서,
    상기 제어부는,
    상기 클럭 인에이블 신호 인에이블시에는 토글링하는 입력클럭을 상기 쉬프트용 클럭으로 출력하고,
    상기 클럭 인에이블 신호 디스에이블시에는 상기 쉬프트용 클럭을 일정 논리 레벨로 고정시키는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 8항에 있어서,
    상기 쉬프팅부는,
    상기 쉬프트용 클럭에 동기해 상기 라이트 위드 프리차지 신호를 각각 1클럭씩 쉬프트시키는 다수의 쉬트트단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 14항에 있어서,
    상기 다수의 쉬프트단의 출력신호 중 현재 설정된 라이트 리커버리 타임(tWR)에 맞는 신호가 상기 오토 프리차지 신호로 선택되는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 15항에 있어서,
    상기 라이트 리커버리 타임의 설정은,
    모드 레지스터 셋팅에 의해 이루어지는 것을 특징으로 하는 반도체 메모리장치.
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