KR100672135B1 - 외부 클럭 신호의 주파수 변화에 무관하게 안정적인 오토프리차지 신호를 발생하는 반도체 메모리 장치의 오토프리차지 제어 회로 - Google Patents

외부 클럭 신호의 주파수 변화에 무관하게 안정적인 오토프리차지 신호를 발생하는 반도체 메모리 장치의 오토프리차지 제어 회로 Download PDF

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Abstract

본 발명은 외부 클럭 신호의 주파수 변화에 무관하게 안정적인 오토 프리차지 신호를 발생하는 반도체 메모리 장치의 오토 프리차지 제어 회로에 관한 것으로, 본 발명에 따른 오토 프리차지 제어 회로는 외부 클럭 신호의 주파수 변화에 따라 기입 회복 시간을 보상하도록 오토 프리차지 신호를 발생함으로써, 반도체 메모리 장치의 기입 회복 시간을 안정적으로 보장하고, 반도체 메모리 장치의 기입 동작 패일을 방지할 수 있다.
주파수 검출기, 기준 펄스 신호, 클럭 펄스 신호, 주파수 비교기

Description

외부 클럭 신호의 주파수 변화에 무관하게 안정적인 오토 프리차지 신호를 발생하는 반도체 메모리 장치의 오토 프리차지 제어 회로{Auto precharge control circuit of semiconductor memory device for generating stable auto precharge signal regardless of frequency variation of external clock signal}
도 1은 종래의 반도체 메모리 장치의 오토 프리차지 제어 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 오토 프리차지 제어 회로의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 펄스 신호 발생기의 상세한 회로도이다.
도 5는 도 3에 도시된 주파수 비교기의 상세한 회로도이다.
도 6은 도 3에 도시된 프리차지 신호 발생기의 상세한 회로도이다.
도 7은 도 3에 도시된 펄스 신호 발생기 및 주파수 비교기의 동작과 관련된 신호들의 타이밍도이다.
도 8은 도 3에 도시된 오토 프리차지 제어 회로의 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 오토 프리차지 감지부 120 : 프리차지 제어부
130 : 주파수 검출기 140 : 프리차지 신호 발생기
150 : 펄스 신호 발생기 160 : 주파수 비교기
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 오토 프리차지 제어 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 오토(auto) 프리차지 명령을 포함하는 기입(write) 명령에 응답하여, 데이터의 기입 동작을 완료한 후, 자동으로 워드 라인을 디세이블시키는 기능을 갖는다. 이러한 기능은, 반도체 메모리 장치내에 포함되는 오토 프리차지 제어 회로에 의해 실행된다. 오토 프리차지 명령을 포함하는 기입 명령이 반도체 메모리 장치에 입력되면, 오토 프리차지 제어 회로는 반도체 메모리 장치의 기입 동작이 완료된 후, 설정된 시점에 자동으로 프리차지 신호를 발생한다. 그 결과, 프리차지 신호에 응답하여 로우 활성화부(또는 로우 디코더)가 기입 동작이 완료된 셀들이 연결된 워드 라인을 디세이블시킨다.
도 1은 종래의 반도체 메모리 장치의 오토 프리차지 제어 회로를 나타내는 도면이다. 도 1을 참고하면, 오토 프리차지 제어 회로(10)는 오토 프리차지 감지부(20), 로직 회로(30), 지연부(40), 및 출력부(50)를 포함한다. 상기 로직 회로(30) 는 인버터들(31, 33)과 NAND 게이트(32)를 포함한다. 또, 상기 지연부(40)는 제1 지연부(60)와 제2 지연부(70)를 포함한다. 상기 제1 지연부(60)는 클럭 지연부(61)와 지연 회로(62)를 포함하고, 상기 제2 지연부(70)는 인에이블 신호 발생부(71), 지연 회로(72), 래치 회로(73), 및 전송 게이트들(74, 75)을 포함한다. 상기 인에이블 신호 발생부(71)는 인버터(IV), 퓨즈 회로(F), 및 NMOS 트랜지스터(NM)를 포함한다. 여기에서, 유저(user)는 상기 퓨즈 회로(F)를 절단시키거나 또는 비절단 상태로 둠으로써, 상기 오토 프리차지 제어 회로(10)가 고주파수 동작 또는 저주파수 동작에 대응하는 오토 프리차지 신호(apcg)를 발생하도록 설정할 수 있다. 즉, 상기 퓨즈 회로(F)의 절단 또는 비절단 상태에 따라 상기 인에이블 신호 발생부(71)가 발생하는 인에이블 신호(EN)의 로직 레벨이 결정된다. 그 결과, 상기 인에이블 신호(EN)에 응답하여, 상기 전송 게이트(74)와 상기 전송 게이트(75) 중 어느 하나만이 턴 온된다. 상기 전송 게이트(74)가 턴 온될 때, 상기 제1 지연부(60)의 출력 신호(cksft1)가 지연없이 상기 전송 게이트(74)를 통하여, 상기 출력부(50)에 입력된다. 또, 상기 전송 게이트(75)가 턴 온될 때, 상기 출력 신호(cksft1)가 상기 지연 회로(72)에 의해 지연되고, 그 지연된 신호(cksft2)가 상기 전송 게이트(75)를 통하여, 상기 출력부(50)에 입력된다. 상기 출력부(50)는 지연 회로(51), NAND 게이트(52), 및 인버터(53)를 포함한다. 상기 출력부(50)는 상기 전송 게이트들(74, 75) 중 어느 하나로부터 수신되는 상기 출력 신호(cksft1) 또는 상기 지연된 신호(cksft2)에 응답하여, 오토 프리차지 신호(apcg)를 발생한다. 그러나, 상기 오토 프리차지 제어 회로(10)에서는 도 2에 도시된 것과 같이, 외부 클럭 신호의 주파수가 변함에 따라 상기 오토 프리차지 신호(apcg)가 발생되는 시점이 변경된다. 그 이유는, 상기 제1 지연부(60)는 외부 클럭 신호(clk)에 응답하여 동작하고, 상기 제2 지연부(70)는 상기 외부 클럭 신호(clk)와 무관하게 동작하기 때문이다. 즉, 상기 제1 지연부(60)는 외부 클럭 신호(clk)에 응답하여, 상기 로직 회로(30)의 출력 신호(NDBb)를 지연시키고, 상기 제2 지연부(70)는 상기 제1 지연부(60)의 출력 신호(cksft1)를 상기 외부 클럭 신호(clk)의 주파수 변화에 상관없이 일정한 값으로 설정된 시간 동안 지연시킨다.
이를 도 2를 참고하여 좀 더 상세히 설명하면 다음과 같다. 도 2에서, clk, clk', clk''는 외부 클럭 신호들을 각각 나타내고, 이들을 주파수가 높은 순서대로 정렬하면, clk'> clk> clk''로 나타낼 수 있다. ybstendb는 상기 오토 프리차지 기입 명령(wta)이 상기 반도체 메모리 장치에 입력된 시점으로부터 설정된 버스트 길이(burst length)에 대응하는 시간 이 후(즉, 상기 반도체 메모리 장치의 기입 동작이 완료된 후), 로우 펄스 형태로 발생되는 신호이다. 예를 들어, 상기 클럭 지연부(61)가 상기 외부 클럭 신호(clk')에 응답하여, 제어 클럭 신호(clkp')를 발생하면, 상기 지연 회로(62)는 상기 제어 클럭 신호(clkp')의 설정된 클럭 사이클 동안 상기 출력 신호(NDBb)를 지연시킨다. 또, 상기 클럭 지연부(61)가 상기 외부 클럭 신호(clk'')에 응답하여, 제어 클럭 신호(clkp'')를 발생하면, 상기 지연 회로(62)는 상기 제어 클럭 신호(clkp'')의 설정된 클럭 사이클 동안 상기 출력 신호(NDBb)를 지연시킨다. 이때, 상기 제어 클럭 신호(clkp')의 주기가 상기 제어 클럭 신호(clkp'')의 주기보다 더 짧다. 결과적으로, 외부 클럭 신호의 주파수가 증가하 면 상기 지연 회로(62)에 의해 지연되는 시간이 감소하고, 외부 클럭 신호의 주파수가 감소하면 상기 지연 회로(62)에 의해 지연되는 시간이 증가한다. 한편, 상기 퓨즈 회로(F)가 절단 상태일 때, 상기 출력 신호(cksft1)는 상기 제2 지연부(70)의 지연 회로(72)와 상기 전송 게이트(75)를 연속적으로 통과한다. 이때, 상기 지연 회로(72)에 의해 상기 출력 신호(cksft1)가 지연되는 시간은 외부 클럭 신호의 주파수 증감에 상관없이 항상 일정하다. 결국, 상기 외부 클럭 신호(clk')를 수신할 때, 상기 오토 프리차지 제어 회로(10)가 상기 오토 프리차지 신호(apcg)를 발생하는 시점이, 상기 외부 클럭 신호(clk'')를 수신할 때, 상기 오토 프리차지 제어 회로(10)가 상기 오토 프리차지 신호(apcg)를 발생하는 시점보다 더 앞선다. 그 결과, 도 2에 도시된 것과 같이, 상기 오토 프리차지 제어 회로(10)가 상기 외부 클럭 신호(clk')를 수신할 때의 기입 회복 시간(tWR1)이, 상기 오토 프리차지 제어 회로(10)가 상기 외부 클럭 신호(clk)를 수신할 때의 기입 회복 시간(tWR2)보다 더 짧다. 여기에서, 기입 회복 시간은 반도체 메모리 장치에 마지막 데이터 비트의 기입이 완료된 시점으로부터 프리차지 동작이 시작될 때까지의 시간이다. 따라서 상술한 것과 같이, 기입 회복 시간이 설정된 시간보다 짧아지면, 기입 동작이 완료되기도 전에 프리차지 동작이 시작되므로, 반도체 메모리 장치의 기입 동작에 패일(fail)이 유발된다. 또, 상기 오토 프리차지 제어 회로(10)가 상기 외부 클럭 신호(clk'')를 수신할 때의 기입 회복 시간(tWR3)이, 상기 오토 프리차지 제어 회로(10)가 상기 외부 클럭 신호(clk)를 수신할 때의 기입 회복 시간(tWR2)보다 더 길다. 이처럼, 기입 회복 시간이 설정된 시간보다 더 길어지면, 오토 프리차지 동작 이 지연되므로, 반도체 메모리 장치의 휴지(rest) 시간이 불필요하게 증가되는 문제점이 있다. 상술한 것과 같이, 종래의 오토 프리차지 제어 회로는 외부 클럭 신호의 주파수가 증가할 때, 오토 프리차지 신호를 안정적으로 발생하지 못하기 때문에, 요구되는 기입 회복 시간을 보장할 수 없는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 클럭 신호의 주파수 변화에 따라 기입 회복 시간을 보상하도록 오토 프리차지 신호를 발생함으로써, 기입 회복 시간을 안정적으로 보장하고, 기입 동작 패일을 방지할 수 있는 반도체 메모리 장치의 오토 프리차지 제어 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로는, 오토 프리차지 명령을 포함하는 기입 명령에 응답하여, 오토 프리차지 신호를 발생하는 반도체 메모리 장치의 오토 프리차지 제어 회로에 있어서, 오토 프리차지 감지부, 프리차지 제어부, 주파수 검출기, 및 프리차지 신호 발생기를 포함한다. 오토 프리차지 감지부는 파워-업 검출 신호, 오토 프리차지 신호, 제1 제어 신호 및 제2 제어 신호에 응답하여, 오토 프리차지 감지 신호를 출력한다. 프리차지 제어부는 오토 프리차지 감지 신호와 기입 완료 신호에 응답하여 프리차지 제어 신호를 발생한다. 주파수 검출기는 파워-업 검출 신호와 제1 기입 제어 신호에 응답하여, 외부 클럭 신호의 주파수를 검출하고, 그 검출 결과에 따라 주파수 검출 신호를 발생한다. 프리차지 신호 발생기는 파워-업 검출 신 호, 프리차지 제어 신호, 및 주파수 검출 신호에 응답하여 오토 프리차지 신호를 발생한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로를 나타내는 도면이다. 도 3을 참고하면, 오토 프리차지 제어 회로(100)는 오토 프리차지 감지부(110), 프리차지 제어부(120), 주파수 검출기(130), 및 프리차지 신호 발생기(140)를 포함한다. 상기 오토 프리차지 감지부(110)는 인버터(111), NAND 게이트(112), NOR 게이트(113), PMOS 트랜지스터들(P1, P2), NMOS 트랜지스터들(N1, N2), 래치 회로(114), 및 지연부(115)를 포함한다. 상기 인버터(111)는 제1 제어 신호(ATP)를 반전시킨다. 상기 NAND 게이트(112)는 제2 제어 신호(CASP)와 상기 인버터(111)의 출력 신호에 응답하여, 제어 로직 신호(CL1)를 출력한다. 바람직하게, 상기 제1 및 제2 제어 신호들(ATP, CASP)은 오토 프리차지 명령을 포함하는 기입 명령이 활성화될 때 인에이블된다. 또, 상기 제1 및 제2 제어 신호들(ATP, CASP)은 다른 메모리 뱅크의 기입 또는 독출 명령이 활성화되거나 또는 프리차지 신호가 활성화될 때 디세이블된다. 상기 NOR 게이트(113)는 파워-업 검출 신호(PWRUP)와 오토 프리차지 신호(APCG)에 응답하여, 제어 로직 신호(CL2)를 출력한다. 바람직하게, 상기 파워-업 검출 신호(PWRUP)는 상기 반도체 메모리 장치가 인에이블될 때, 설정 시간 동안 인에이블된 후 디세이블된다.
상기 PMOS 트랜지스터(P1)는 상기 제어 로직 신호(CL1)에 응답하여 턴 온 또는 오프되고, 턴 온될 때 내부 전압(VDD)을 출력 노드(D1)에 공급한다. 그 결과, 상기 출력 노드(D1)에서 내부 신호(IN)가 로직 하이로 발생된다. 또, 상기 NMOS 트랜지스터(N1)는 상기 제2 제어 신호(CASP)에 응답하여 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(N2)는 상기 제1 제어 신호(ATP)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(N1, N2)은 동시에 턴 온될 때, 상기 출력 노드(D1)에 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 출력 노드(D1)에서 상기 내부 신호(IN)가 로직 로우로 발생된다. 상기 래치 회로(114)는 인버터들(116, 117)을 포함하고, 상기 내부 신호(IN)를 래치하고, 그 래치된 신호(LATC)를 출력한다. 상기 지연부(115)는 상기 래치된 신호(LATC)를 지연시키고, 그 지연된 신호를 오토 프리차지 감지 신호(TPA)로서 출력한다. 결과적으로, 상기 제1 및 제2 제어 신호들(ATP, CASP)이 모두 인에이블될 때, 상기 오토 프리차지 감지부(110)가 상기 오토 프리차지 감지 신호(TPA)를 로직 하이로 인에이블시킨다. 한편, 상기 PMOS 트랜지스터(P2)는 상기 제어 로직 신호(CL2)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 래치 회로(114)에 상기 내부 전압(VDD)을 공급하여, 상기 래치 회로(114)를 초기화시킨다.
상기 프리차지 제어부(120)는 인버터들(121, 122), PMOS 트랜지스터들(P3, P4), 및 NMOS 트랜지스터들(N3, N4)을 포함한다. 상기 인버터(121)는 기입 완료 신 호(YBSTENDB)를 반전시킨다. 바람직하게, 상기 기입 완료 신호(YBSTENDB)는 상기 반도체 메모리 장치의 기입 동작이 완료된 후(즉, 마지막 데이터 비트의 기입이 완료된 후) 로우 펄스 신호 형태로 발생된다. 상기 PMOS 트랜지스터(P3)는 상기 오토 프리차지 감지 신호(TPA)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 내부 전압(VDD)을 출력 노드(D2)에 출력한다. 그 결과 상기 출력 노드(D2)에서 프리차지 제어 신호(NDEB)가 로직 하이로 발생된다. 상기 NMOS 트랜지스터(N3)는 상기 오토 프리차지 감지 신호(TPA)에 응답하여 턴 온 또는 오프된다. 결국, 상기 PMOS 트랜지스터(P3)가 턴 온될 때, 상기 NMOS 트랜지스터(N3)가 턴 오프되고, 상기 PMOS 트랜지스터(P3)가 턴 오프될 때, 상기 NMOS 트랜지스터(N3)가 턴 온된다. 상기 NMOS 트랜지스터(N4)는 상기 인버터(121)의 출력 신호에 응답하여, 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(N3, N4)이 동시에 턴 온될 때, 상기 출력 노드(D2)에 상기 그라운드 전압(VSS)이 공급되어, 상기 프리차지 제어 신호(NDEB)가 로직 로우로 발생된다. 즉, 상기 프리차지 제어 신호(NDEB)가 디세이블된다.
결과적으로, 상기 오토 프리차지 감지 신호(TPA)가 로직 하이로 인에이블되고, 상기 기입 완료 신호(YBSTENDB)가 로우 펄스 신호 형태로 발생될 때(즉, 디세이블될 때), 상기 프리차지 제어부(120)가 상기 프리차지 제어 신호(NDEB)를 디세이블시킨다. 한편, 상기 인버터(122)는 상기 파워-업 검출 신호(PWRUP)를 반전시키고, 상기 PMOS 트랜지스터(P4)는 상기 인버터(122)의 출력 신호에 응답하여, 턴 온 또는 오프된다. 상기 PMOS 트랜지스터(P4)는 턴 온될 때, 상기 출력 노드(D2)에 상기 내부 전압(VDD)을 공급한다.
상기 주파수 검출기(130)는 펄스 신호 발생기(150)와 주파수 비교기(160)를 포함한다. 상기 펄스 신호 발생기(150)는 상기 파워-업 검출 신호(PWRUP), 제1 기입 제어 신호(WCTL), 및 외부 클럭 신호(CLKMC)에 응답하여, 기준 펄스 신호(REFPLS)와 클럭 펄스 신호(CLKMCP)를 발생한다. 상기 주파수 비교기(160)는 상기 기준 펄스 신호(REFPLS)와 상기 클럭 펄스 신호(CLKMCP)를 비교하고, 그 비교 결과에 따라 주파수 검출 신호(FRE_DET)를 출력한다. 상기 프리차지 신호 발생기(140)는 상기 파워-업 검출 신호(PWRUP), 상기 프리차지 제어 신호(NDEB), 및 상기 주파수 검출 신호(FRE_DET)에 응답하여 상기 오토 프리차지 신호(APCG)를 발생한다.
도 4는 도 3에 도시된 펄스 신호 발생기의 상세한 회로도이다. 도 4를 참고하면, 펄스 신호 발생기(150)는 펄스 발생 제어 회로(151), 기준 펄스 발생 회로(152), 및 클럭 펄스 발생 회로(153)를 포함한다. 상기 펄스 발생 제어 회로(151)는 드라이버 회로(210), 제1 래치 회로(220), 제1 전송 회로(230), 내부 로직 회로(240), 제2 전송 회로(250), 제2 래치 회로(260), 지연 회로(270), 및 래치 리셋 회로(280)를 포함한다. 상기 드라이버 회로(210)는 인버터(211), PMOS 트랜지스터(212), 및 NMOS 트랜지스터들(213, 214)을 포함한다. 상기 인버터(211)는 상기 제1 기입 제어 신호(WCTL)를 반전시키고, 반전된 기입 제어 신호(WCTLb)를 출력한다. 상기 제1 기입 제어 신호(WCTL)는 기입 명령이 활성화될 때 디세이블된다.
상기 PMOS 트랜지스터(212)는 제2 펄스 발생 제어 신호(SPC)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 출력 노드(D3)에 상기 내부 전압(VDD) 레벨(즉, 로직 하이)의 내부 제어 신호(INC)를 출력한다. 상기 NMOS 트랜지스터(213)는 상기 반전된 기입 제어 신호(WCTLb)에 응답하여 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(214)는 상기 외부 클럭 신호(CLKMC)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(213, 214)은 동시에 턴 온될 때, 상기 출력 노드(D3)에 상기 그라운드 전압(VSS) 레벨(즉, 로직 로우)의 상기 내부 제어 신호(INC)를 출력한다. 상기 제1 래치 회로(220)는 인버터들(221, 222)을 포함하고, 상기 내부 제어 신호(INC)를 래치하고, 그 래치된 신호를 제1 펄스 발생 제어 신호(FPC)로서 출력한다. 상기 제1 전송 회로(230)는 인버터(231)와 전송 게이트(232)를 포함한다. 상기 인버터(231)는 상기 외부 클럭 신호(CLKMC)를 반전시킨다. 상기 전송 게이트(232)는 상기 외부 클럭 신호(CLKMC)와 상기 인버터(231)의 출력 신호에 응답하여 턴 온 또는 오프된다. 상기 전송 게이트(232)는 턴 온될 때 상기 제1 펄스 발생 제어 신호(FPC)를 수신하여, 상기 내부 로직 회로(240)에 출력한다.
상기 내부 로직 회로(240)는 인버터들(241, 243)과 NAND 게이트(242)를 포함한다. 상기 인버터(241)는 상기 파워-업 검출 신호(PWRUP)를 반전시킨다. 상기 NAND 게이트(242)는 상기 인버터(241)의 출력 신호와, 상기 제1 전송 회로(230)로부터 수신되는 상기 제1 펄스 발생 제어 신호(FPC)에 응답하여, 내부 로직 신호(INL)를 출력한다. 상기 인버터(243)는 상기 내부 로직 신호(INL)를 반전시켜, 상기 제1 전송 회로(230)에 연결된 상기 NAND 게이트(242)의 입력 단자에 출력한다. 상기 제2 전송 회로(250)는 바람직하게 전송 게이트로서 실행될 수 있다. 이하, 상기 제2 전송 회로(250)는 전송 게이트(250)로서 참조된다. 상기 전송 게이트(250)는 상기 외부 클럭 신호(CLKMC)와 상기 인버터(231)의 출력 신호에 응답하여 턴 온 또는 오프된다. 상기 전송 게이트(250)는 턴 온될 때 상기 내부 로직 신호(INL)를 수신하여, 상기 제2 래치 회로(260)에 출력한다. 바람직하게, 상기 전송 게이트(232)가 턴 온될 때, 상기 전송 게이트(250)는 턴 오프된다. 상기 제2 래치 회로(260)는 인버터들(261, 262)을 포함하고, 상기 전송 게이트(250)로부터 수신되는 상기 내부 로직 신호(INL)를 래치하고, 그 래치된 신호(LAT)를 출력한다. 상기 지연 회로(270)는 직렬 연결되는 인버터들(271∼273)을 포함하고, 래치된 신호(LAT)를 지연시키고, 그 지연된 신호를 상기 제2 펄스 발생 제어 신호(SPC)로서 출력한다. 상기 래치 리셋 회로(280)는 PMOS 트랜지스터로 실행될 수 있다. 상기 래치 리셋 회로(280)는 상기 인버터(241)의 출력 신호에 응답하여, 상기 내부 전압(VDD)을 상기 제1 래치 회로(220)에 출력함으로써, 상기 제1 래치 회로(220)를 초기화시킨다.
상기 기준 펄스 발생 회로(152)는 지연부(281)와 NAND 게이트(282)를 포함한다. 상기 지연부(281)는 상기 제1 펄스 발생 제어 신호(FPC)를 설정된 시간 동안 지연시키고, 그 지연된 신호(DFPC)를 출력한다. 상기 NAND 게이트(282)는 상기 제1 펄스 발생 제어 신호(FPC)와 상기 지연된 신호(DFPC)에 응답하여 상기 기준 펄스 신호(REFPLS)를 출력한다. 상기 클럭 펄스 발생 회로(153)는 NAND 게이트(283)와 인버터(284)를 포함한다. 상기 NAND 게이트(283)는 상기 제1 펄스 발생 제어 신호(FPC), 상기 제2 펄스 발생 제어 신호(SPC), 및 상기 외부 클럭 신호(CLKMC)에 응답하여, 내부 로직 신호(NL)를 출력한다. 상기 인버터(284)는 상기 내부 로직 신호(NL)를 반전시키고, 그 반전된 신호를 상기 클럭 펄스 신호(CLKMCP)로서 출력한다.
바람직하게, 상기 기준 펄스 신호(REFPLS)는 로우 펄스 신호이고, 상기 클럭 펄스 신호(CLKMCP)는 상기 외부 클럭 신호(CLKMC)의 주파수 변화에 따라 그 펄스 폭이 변경되는 하이 펄스 신호이다. 상기 클럭 펄스 발생 회로(153)는 상기 외부 클럭 신호(CLKMC)의 주파수가 증가할 때, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭을 증가시키고, 상기 외부 클럭 신호(CLKMC)의 주파수가 감소할 때, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭을 감소시킨다.
도 5는 도 3에 도시된 주파수 비교기의 상세한 회로도이다. 도 5를 참고하면, 주파수 비교기(160)는 드라이버 회로(161), 래치 회로(162), 지연 회로(163), 및 래치 리셋 회로(164)를 포함한다. 상기 드라이버 회로(161)는 인버터(I61), PMOS 트랜지스터(P61), 및 NMOS 트랜지스터들(N61, N62)을 포함한다. 상기 인버터(I61)는 제3 기입 제어 신호(RASI)를 반전시킨다. 상기 제3 기입 제어 신호(RASI)는 상기 반도체 메모리 장치의 메모리 뱅크들 중 어느 하나가 활성화될 때, 로직 로우로 디세이블되고, 상기 메모리 뱅크들이 모두 비활성 상태일 때, 로직 하이로 인에이블된다. 상기 PMOS 트랜지스터(P61)는 상기 인버터(I61)의 출력 신호에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 출력 노드(D2)에 상기 내부 전압(VDD) 레벨의 내부 제어 신호(ICTL)를 출력한다. 상기 NMOS 트랜지스터(N61)는 상기 기준 펄스 신호(REFPLS)에 응답하여 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(N62)는 상기 클럭 펄스 신호(CLKMCP)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(N61, N62)은 동시에 턴 온될 때, 상기 출력 노드(D2)에 상기 그라운드 전압(VSS) 레벨의 상기 내부 제어 신호(ICTL)를 출력한다. 상기 래치 회로(162)는 인버 터들(I63, I64)을 포함하고, 상기 내부 제어 신호(ICTL)를 래치하고, 그 래치된 신호(LATCH)를 출력한다. 상기 지연 회로(163)는 직렬 연결되는 인버터들(I65, I66)을 포함하고, 상기 래치된 신호(LATCH)를 지연시키고, 그 지연된 신호를 상기 주파수 검출 신호(FRE_DET)로서 출력한다. 결과적으로, 상기 주파수 비교기(160)는 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭이 상기 기준 펄스 신호(REFPLS)의 펄스 폭과 동일하거나 또는 더 작을 때, 상기 주파수 검출 신호(FRE_DET)를 디세이블시킨다. 또, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭이 상기 기준 펄스 신호(REFPLS)의 펄스 폭보다 더 클 때, 상기 주파수 검출 신호(FRE_DET)를 인에이블시킨다.
도 6은 도 3에 도시된 프리차지 신호 발생기의 상세한 회로도이다. 도 6을 참고하면, 프리차지 신호 발생기(140)는 입력 로직 회로(141), 제1 내지 제3 쉬프트 회로들(142∼144), 선택 회로(145), 및 출력 로직 회로(146)를 포함한다. 상기 입력 로직 회로(141)는 인버터들(311, 313)과 NAND 게이트(312)를 포함한다. 상기 인버터(311)는 상기 파워-업 검출 신호(PWRUP)를 반전시키고, 반전된 파워-업 검출 신호(PWRUPb)를 출력한다. 상기 NAND 게이트(312)는 상기 외부 클럭 신호(CLKMC)에 기초하여 발생되는 제1 제어 클럭 신호(CLKP)와, 제2 기입 제어 신호(WTRDB)에 응답하여, 제2 제어 클럭 신호(CLKN)를 발생한다. 바람직하게, 상기 제2 기입 제어 신호(WTRDB)는 상기 반도체 메모리 장치의 기입 동작시에만 인에이블된다. 상기 인버터(313)는 상기 프리차지 제어 신호(NDEB)를 반전시키고, 반전된 프리차지 제어 신호(NDEBb)를 출력한다. 상기 제1 쉬프트 회로(142)는 제1 전송 회로(321), 내부 로직 회로(322), 제2 전송 회로(323), 및 래치 회로(324)를 포함한다. 상기 제1 전 송 회로(321)는 인버터(325)와 전송 게이트(326)를 포함한다. 상기 인버터(325)는 상기 제2 제어 클럭 신호(CLKN)를 반전시킨다. 상기 전송 게이트(326)는 상기 제2 제어 클럭 신호(CLKN)와 상기 인버터(325)의 출력 신호에 응답하여 턴 온 또는 오프된다. 상기 전송 게이트(326)는 턴 온될 때, 상기 반전된 프리차지 제어 신호(NDEBb)를 수신하여 상기 내부 로직 회로(322)에 출력한다.
상기 내부 로직 회로(322)는 NAND 게이트(327)와 인버터(328)를 포함한다. 상기 NAND 게이트(327)는 상기 반전된 파워-업 검출 신호(PWRUPb)와 상기 전송 게이트(326)로부터 수신되는 상기 반전된 프리차지 제어 신호(NDEBb)에 응답하여, 내부 로직 신호(NLG1)를 출력한다. 상기 제2 전송 회로(323)는 전송 게이트로 실행될 수 있고, 이하, 전송 게이트(323)로서 참조된다. 상기 전송 게이트(323)는 상기 제2 제어 클럭 신호(CLKN)와 상기 인버터(325)의 출력 신호에 응답하여 턴 온 또는 오프된다. 상기 전송 게이트(323)는 턴 온될 때, 상기 내부 로직 신호(NLG1)를 수신하여 상기 래치 회로(324)에 출력한다. 상기 래치 회로(324)는 인버터들(329, 330)을 포함하고, 상기 전송 게이트(323)로부터 수신되는 상기 내부 로직 신호(NLG1)를 래치하고, 그 래치된 신호를 제1 쉬프트 신호(SFT1)로서 출력한다. 결과적으로, 상기 반전된 프리차지 제어 신호(NDEBb)가 상기 제1 쉬프트 회로(142)에 의해 설정된 시간 동안 지연된 후, 상기 제1 쉬프트 신호(SFT1)로서 출력된다.
상기 제2 및 제3 쉬프트 회로들(143, 144)의 구성 및 구체적인 동작은 그 입출력 신호들을 제외하고, 상기 제1 쉬프트 회로(142)와 실질적으로 유사하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 제2 쉬프트 회로(143)는 상기 제1 쉬프트 신호(SFT1)를 수신하고, 상기 제2 제어 클럭 신호(CLKN)에 응답하여, 상기 제1 쉬프트 신호(SFT1)를 상기 설정된 시간 동안 지연시키고, 그 지연된 신호를 제2 쉬프트 신호(SFT2)로서 출력한다. 상기 제3 쉬프트 회로(144)는 상기 제2 쉬프트 신호(SFT2)를 수신하고, 상기 제2 제어 클럭 신호(CLKN)에 응답하여, 상기 제2 쉬프트 신호(SFT2)를 상기 설정된 시간 동안 지연시키고, 그 지연된 신호를 제3 쉬프트 신호(SFT3)로서 출력한다.
상기 선택 회로(145)는 인버터(331)와 전송 게이트들(332, 333)을 포함한다. 상기 인버터(331)는 상기 주파수 검출 신호(FRE_DET)를 반전시키고, 반전된 주파수 검출 신호(FRE_DETb)를 출력한다. 상기 전송 게이트들(332, 333)은 상기 주파수 검출 신호(FRE_DET)와 상기 반전된 주파수 검출 신호(FRE_DETb)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 전송 게이트(332)가 턴 온될 때, 상기 전송 게이트(333)는 턴 오프된다. 반대로, 상기 전송 게이트(333)가 턴 온될 때, 상기 전송 게이트(332)가 턴 오프된다. 상기 전송 게이트(332)는 턴 온될 때, 상기 제2 쉬프트 신호(SFT2)를 수신하여 상기 출력 로직 회로(146)에 출력한다. 또, 상기 전송 게이트(333)가 턴 온될 때, 상기 제3 쉬프트 신호(SFT3)를 수신하여 상기 출력 로직 회로(146)에 출력한다.
상기 출력 로직 회로(146)는 인버터들(341, 344), 지연부(342), 및 NAND 게이트(343)를 포함한다. 상기 인버터(341)는 상기 파워-업 검출 신호(PWRUP)를 반전시키고, 반전된 파워-업 검출 신호(PWRUPb)를 출력한다. 상기 지연부(342)는 상기 선택 회로(145)로부터 수신되는 상기 제2 또는 제3 쉬프트 신호(SFT2 또는 SFT3)를 설정된 시간 동안 지연시키고, 그 지연된 신호(DLS)를 출력한다. 상기 NAND 게이트(343)는 상기 반전된 파워-업 검출 신호(PWRUPb), 상기 제2 또는 제3 쉬프트 신호(SFT2 또는 SFT3), 및 상기 지연된 신호(DLS)에 응답하여, 내부 로직 신호(NLG2)를 출력한다. 상기 인버터(344)는 상기 내부 로직 신호(NLG2)를 반전시키고, 그 반전된 신호를 상기 오토 프리차지 신호(APCG)로서 출력한다.
다음으로, 도 7 및 도 8을 참고하여, 상기 오토 프리차지 제어 회로(100)의 동작을 좀 더 상세히 설명한다. 도 7은 도 3에 도시된 펄스 신호 발생기 및 주파수 비교기의 동작과 관련된 신호들의 타이밍도이다. 먼저, 오토 프리차지 명령을 포함하는 기입 명령(WTA)이 반도체 메모리 장치에 입력될 때(즉, 상기 기입 명령(WTA)이 활성화되면), 제1 기입 제어 신호(WCTL)가 로직 로우로 된다. 파워-업 검출 신호(PWRUP)는 상기 반도체 메모리 장치가 인에이블될 때, 초기에 로직 하이 상태이고, 이 후, 로직 로우로 된다. 펄스 신호 발생기(150)에서, 펄스 발생 제어 회로(151)의 드라이버 회로(210)는 상기 제1 기입 제어 신호(WCTL)가 로직 로우 상태일 때, 상기 외부 클럭 신호(CLKMC)의 라이징 에지(rising edge)에서, 내부 제어 신호(INC)를 로직 로우로 출력한다. 그 결과, 제1 래치 회로(220)가 상기 내부 제어 신호(INC)를 래치하고, 제1 펄스 발생 제어 신호(FPC)를 로직 하이로 출력한다. 이 후, 상기 제1 전송 회로(230)가 상기 외부 클럭 신호(CLKMC)에 응답하여, 상기 제1 펄스 발생 제어 신호(FPC)를 상기 내부 로직 회로(240)에 출력한다. 상기 내부 로직 회로(240)는 상기 제1 펄스 발생 제어 신호(FPC)와 인버터(241)의 출력 신호, 즉, 상기 파워-업 검출 신호(PWRUP)의 반전된 신호에 응답하여, 내부 로직 신호 (INL)를 출력한다. 이때, 상기 파워-업 검출 신호(PWRUP)의 반전된 신호와 상기 제1 펄스 발생 제어 신호(FPC) 모두 로직 하이 상태이므로, 상기 내부 로직 회로(240)가 상기 내부 로직 신호(INL)를 로직 로우로 출력한다. 상기 전송 게이트(250)는 상기 외부 클럭 신호(CLKMC)에 응답하여 상기 내부 로직 신호(INL)를 제2 래치 회로(260)에 출력한다. 상기 제2 래치 회로(260)는 상기 내부 로직 신호(INL)를 래치하고, 래치된 신호(LAT)를 로직 하이로 출력한다. 지연 회로(270)는 상기 래치된 신호(LAT)를 지연시켜 상기 제2 펄스 발생 제어 신호(SPC)를 로직 로우로 출력한다. 결과적으로, 초기에 로직 하이 상태의 상기 파워-업 검출 신호(PWRUP)에 응답하여, 래치 리셋 회로(280)가 상기 제1 래치 회로(220)를 초기화할 때, 상기 제2 펄스 발생 제어 신호(SPC)가 로직 하이로 되고, 이 후, 상기 제1 펄스 발생 제어 신호(FPC)가 로직 하이로 되면, 상기 제2 펄스 발생 제어 신호(SPC)가 로직 로우로 된다.
상기 기준 펄스 발생 회로(152)는 상기 제1 펄스 발생 제어 신호(FPC)에 응답하여, 기준 펄스 신호(REFPLS)를 로우 펄스 신호로 출력한다. 이때, 상기 기준 펄스 신호(REFPLS)의 펄스 폭은 상기 기준 펄스 발생 회로(152)의 지연부(281)에 의한 지연 시간을 조절함으로써 조절될 수 있다. 또, 상기 클럭 펄스 발생 회로(153)는 상기 제1 펄스 발생 제어 신호(FPC), 상기 제2 펄스 발생 제어 신호(SPC), 및 상기 외부 클럭 신호(CLKMC)에 응답하여, 클럭 펄스 신호(CLKMCP)를 하이 펄스 신호로 출력한다. 이때, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭은 상기 외부 클럭 신호(CLKMC)의 주파수가 변경됨에 따라 변경된다. 도 7에서, 'A'는 상기 외부 클럭 신호(CLKMC)의 주파수가 감소할 때의 상기 클럭 펄스 신호(CLKMCP)를 나타내고, 'B'는 상기 외부 클럭 신호(CLKMC)의 주파수가 증가할 때의 상기 클럭 펄스 신호(CLKMCP)를 나타낸다. 'A'로 표시된 것과 같이, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭이 상기 기준 펄스 신호(REFPLS)의 펄스 폭과 동일하거나 또는 더 작을 때, 상기 클럭 펄스 신호(CLKMCP)와 상기 기준 펄스 신호(REFPLS)가 동시에 로직 하이로 되는 구간이 존재하지 않는다. 그 결과, 주파수 비교기(160)의 드라이버 회로(161)의 NMOS 트랜지스터들(N61, N62)이 동시에 턴 온되지 않으므로, 상기 주파수 검출 신호(FRE_DET)는 로직 로우 상태로 유지된다. 한편, 'B'로 표시된 것과 같이, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭이 상기 기준 펄스 신호(REFPLS)의 펄스 폭보다 더 클 때, 상기 클럭 펄스 신호(CLKMCP)와 상기 기준 펄스 신호(REFPLS)가 동시에 로직 하이로 되는 구간(T)이 존재한다. 그 결과, 상기 NMOS 트랜지스터들(N61, N62)이 상기 구간(T) 동안 동시에 턴 온되므로, 상기 주파수 검출 신호(FRE_DET)가 로직 하이로 인에이블된다.
도 8에는, 오토 프리차지 제어 회로(100)가 DDR(double data rate) SDRAM에 적용된 경우, 상기 오토 프리차지 제어 회로(100)의 동작과 관련된 신호들의 타이밍도가 도시된다. 도 8을 참고하면, 서로 다른 주파수를 갖는 외부 클럭 신호들(CLKMC1, CLKMC2, CLKMC3)의 타이밍도가 도시되어 있다. 상기 외부 클럭 신호들(CLKMC1, CLKMC2, CLKMC3)을 주파수가 높은 순서로 정렬하면, CLK2 > CLK1 > CLK3로 나타낼 수 있다. 도 8에서 CLKP1, CLKP2, CLKP3는 각각 상기 외부 클럭 신호들(CLKMC1, CLKMC2, CLKMC3)에 각각 기초하여 발생되는 제1 제어 클럭 신호들의 타이 밍도를 나타낸다. 또, 'C1'은 상기 오토 프리차지 제어 회로(100)에 상기 외부 클럭 신호(CLKMC1)가 입력될 때, 상기 오토 프리차지 제어 회로(100)에 의해 발생되는 오토 프리차지 신호를 나타낸다. 'C2'은 상기 오토 프리차지 제어 회로(100)에 상기 외부 클럭 신호(CLKMC2)가 입력될 때, 상기 오토 프리차지 제어 회로(100)에 의해 발생되는 오토 프리차지 신호를 나타낸다. 또, 'C3'은 상기 오토 프리차지 제어 회로(100)에 상기 외부 클럭 신호(CLKMC3)가 입력될 때, 상기 오토 프리차지 제어 회로(100)에 의해 발생되는 오토 프리차지 신호를 나타낸다.
도 8에서 참조되는 것과 같이, 상기 오토 프리차지 제어 회로(100)는 높은 주파수의 상기 외부 클럭 신호(CLKMC2)가 입력되면, 반도체 메모리 장치의 기입 동작이 완료되는 시점으로부터 상기 제1 제어 클럭 신호(CLKP2)의 3 클럭 사이클 후 상기 오토 프리차지 제어 신호(C2)를 발생한다. 따라서, 기입 회복 시간(tWR2)이 감소되는 것이 방지되어, 반도체 메모리 장치의 안정적인 기입 동작이 보장될 수 있다. 또, 낮은 주파수의 상기 외부 클럭 신호(CLKMC3)가 입력될 때, 상기 오토 프리차지 제어 회로(100)는 상기 반도체 메모리 장치의 기입 동작이 완료되는 시점으로부터 상기 제1 제어 클럭 신호(CLKP3)의 2 클럭 사이클 후 상기 오토 프리차지 제어 신호(C3)를 발생한다. 따라서, 반도체 메모리 장치의 기입 동작 완료 후, 오토 프리차지 동작이 지연되는 것이 방지되어, 반도체 메모리 장치의 불필요한 휴지 시간을 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 외부 클럭 신호의 주파수 변화에 따라 기입 회복 시간을 보상하도록 오토 프리차지 신호를 발생함으로써, 반도체 메모리 장치의 기입 회복 시간을 안정적으로 보장하고, 반도체 메모리 장치의 기입 동작 패일을 방지할 수 있다.

Claims (15)

  1. 오토 프리차지 명령을 포함하는 기입 명령에 응답하여, 오토 프리차지 신호를 발생하는 반도체 메모리 장치의 오토 프리차지 제어 회로에 있어서,
    파워-업 검출 신호, 오토 프리차지 신호, 상기 기입 명령에 따라 그 로직 상태가 결정되는 제1 제어 신호 및 제2 제어 신호에 응답하여, 오토 프리차지 감지 신호를 출력하는 오토 프리차지 감지부;
    상기 오토 프리차지 감지 신호와 기입 완료 신호에 응답하여 프리차지 제어 신호를 발생하는 프리차지 제어부;
    상기 파워-업 검출 신호와 제1 기입 제어 신호에 응답하여, 외부 클럭 신호의 주파수를 검출하고, 그 검출 결과에 따라 주파수 검출 신호를 발생하는 주파수 검출기; 및
    상기 파워-업 검출 신호, 상기 프리차지 제어 신호, 및 상기 주파수 검출 신호에 응답하여 상기 오토 프리차지 신호를 발생하는 프리차지 신호 발생기를 포함하는 오토 프리차지 제어 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 제어 신호들은 상기 기입 명령이 활성화될 때 인에이블되고, 상기 기입 완료 신호는 상기 반도체 메모리 장치의 기입 동작이 완료될 때 디세이블되고,
    상기 오토 프리차지 감지부는 상기 제1 및 제2 제어 신호들이 인에이블될 때 , 상기 오토 프리차지 감지 신호를 인에이블시키고,
    상기 프리차지 제어부는 상기 오토 프리차지 감지 신호가 인에이블되고, 상기 기입 완료 신호가 디세이블될 때 상기 프리차지 제어 신호를 디세이블시키는 오토 프리차지 제어 회로.
  3. 제1항에 있어서, 상기 프리차지 신호 발생기는,
    상기 외부 클럭 신호에 기초하여 발생되는 제1 제어 클럭 신호와 제2 기입 제어 신호에 응답하여, 제2 제어 클럭 신호를 발생하고, 상기 프리차지 제어 신호를 반전시켜, 반전된 프리차지 제어 신호를 출력하는 입력 로직 회로;
    상기 반전된 프리차지 제어 신호를 수신하고, 상기 제2 제어 클럭 신호에 응답하여, 상기 반전된 프리차지 제어 신호를 설정된 시간 동안 지연시키고, 그 지연된 신호를 제1 쉬프트 신호로서 출력하는 제1 쉬프트 회로;
    상기 제1 쉬프트 신호를 수신하고, 상기 제2 제어 클럭 신호에 응답하여, 상기 제1 쉬프트 신호를 상기 설정된 시간 동안 지연시키고, 그 지연된 신호를 제2 쉬프트 신호로서 출력하는 제2 쉬프트 회로;
    상기 제2 쉬프트 신호를 수신하고, 상기 제2 제어 클럭 신호에 응답하여, 상기 제2 쉬프트 신호를 상기 설정된 시간 동안 지연시키고, 그 지연된 신호를 제3 쉬프트 신호로서 출력하는 제3 쉬프트 회로;
    상기 제2 쉬프트 신호와 상기 제3 쉬프트 신호를 수신하고, 상기 주파수 검출 신호에 응답하여, 상기 제2 쉬프트 신호와 상기 제3 쉬프트 신호 중 어느 하나 를 출력하는 선택 회로; 및
    상기 선택 회로로부터 수신되는 상기 제2 또는 제3 쉬프트 신호에 응답하여, 상기 오토 프리차지 신호를 출력하는 출력 로직 회로를 포함하는 오토 프리차지 제어 회로.
  4. 제3항에 있어서, 상기 제1 내지 제3 쉬프트 회로들 각각은,
    상기 제2 제어 클럭 신호에 응답하여 상기 수신된 신호를 출력하는 제1 전송 회로;
    상기 파워-업 검출 신호의 반전된 신호와 상기 제1 전송 회로의 출력 신호에 응답하여 내부 로직 신호를 출력하는 내부 로직 회로;
    상기 제2 제어 클럭 신호에 응답하여 상기 내부 로직 신호를 수신하여 출력하는 제2 전송 회로; 및
    상기 제2 전송 회로로부터 수신되는 상기 내부 로직 신호를 래치하고, 그 래치된 신호를 상기 제1 또는 상기 제2 또는 상기 제3 쉬프트 신호로서 출력하는 래치 회로를 포함하는 오토 프리차지 제어 회로.
  5. 제3항에 있어서, 상기 출력 로직 회로는,
    상기 선택 회로로부터 수신되는 상기 제2 또는 제3 쉬프트 신호를 설정된 시간 동안 지연시키고, 그 지연된 신호를 출력하는 지연부;
    상기 파워-업 검출 신호를 반전시키고, 반전된 파워-업 검출 신호를 출력하 는 인버터;
    상기 반전된 파워-업 검출 신호, 상기 제2 또는 제3 쉬프트 신호, 및 상기 지연된 신호에 응답하여, 내부 로직 신호를 출력하는 NAND 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 오토 프리차지 신호로서 출력하는 인버터를 포함하는 오토 프리차지 제어 회로.
  6. 제3항에 있어서,
    상기 주파수 검출기는 상기 외부 클럭 신호의 주파수가 설정된 값보다 클 때, 상기 주파수 검출 신호를 인에이블시키고, 상기 외부 클럭 신호의 주파수가 상기 설정된 값보다 작을 때, 상기 주파수 검출 신호를 디세이블시키고,
    상기 선택 회로는 상기 주파수 검출 신호가 인에이블될 때, 상기 제2 쉬프트 신호를 출력하고, 상기 주파수 검출 신호가 디세이블될 때, 상기 제3 쉬프트 신호를 출력하는 오토 프리차지 제어 회로.
  7. 제3항에 있어서, 상기 선택 회로는,
    상기 주파수 검출 신호를 반전시키고, 반전된 주파수 검출 신호를 출력하는 인버터;
    상기 주파수 검출 신호와 상기 반전된 주파수 검출 신호에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 제2 쉬프트 신호를 상기 출력 로직 회로에 출력하는 제1 전송 게이트; 및
    상기 주파수 검출 신호와 상기 반전된 주파수 검출 신호에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 제3 쉬프트 신호를 상기 출력 로직 회로에 출력하는 제2 전송 게이트를 포함하고,
    상기 제1 전송 게이트가 턴 온될 때, 상기 제2 전송 게이트는 턴 오프되는 오토 프리차지 제어 회로.
  8. 제1항에 있어서, 상기 주파수 검출기는,
    상기 파워-업 검출 신호, 상기 제1 기입 제어 신호, 및 상기 외부 클럭 신호에 응답하여, 기준 펄스 신호와 클럭 펄스 신호를 출력하는 펄스 신호 발생기; 및
    상기 기준 펄스 신호와 클럭 펄스 신호를 비교하고, 그 비교 결과에 따라 상기 주파수 검출 신호를 출력하는 주파수 비교기를 포함하는 오토 프리차지 제어 회로.
  9. 제8항에 있어서, 상기 펄스 신호 발생기는,
    상기 파워-업 검출 신호, 상기 제1 기입 제어 신호, 및 상기 외부 클럭 신호에 응답하여, 제1 및 제2 펄스 발생 제어 신호들을 발생하는 펄스 발생 제어 회로;
    상기 제1 펄스 발생 제어 신호에 응답하여, 상기 기준 펄스 신호를 출력하는 기준 펄스 발생 회로; 및
    상기 제1 및 제2 펄스 발생 제어 신호들과 상기 외부 클럭 신호에 응답하여, 상기 클럭 펄스 신호를 출력하는 클럭 펄스 발생 회로를 포함하는 오토 프리차지 제어 회로.
  10. 제9항에 있어서, 상기 펄스 발생 제어 회로는,
    상기 제1 기입 제어 신호, 상기 외부 클럭 신호, 및 상기 제2 펄스 발생 제어 신호에 응답하여, 내부 제어 신호를 출력하는 드라이버 회로;
    상기 내부 제어 신호를 래치하고, 그 래치된 신호를 상기 제1 펄스 발생 제어 신호로서 출력하는 제1 래치 회로;
    상기 외부 클럭 신호에 응답하여, 상기 제1 펄스 발생 제어 신호를 수신하여 출력하는 제1 전송 회로;
    상기 파워-업 검출 신호와 상기 제1 전송 회로로부터 수신되는 상기 제1 펄스 발생 제어 신호에 응답하여, 내부 로직 신호를 출력하는 내부 로직 회로;
    상기 외부 클럭 신호에 응답하여, 상기 내부 로직 신호를 수신하여 출력하는 제2 전송 회로;
    상기 제2 전송 회로로부터 수신되는 상기 내부 로직 신호를 래치하고, 그 래치된 신호를 출력하는 제2 래치 회로; 및
    상기 제2 래치 회로로부터 수신되는 상기 래치된 신호를 지연시키고, 그 지연된 신호를 상기 제2 펄스 발생 제어 신호로서 출력하는 지연 회로를 포함하는 오토 프리차지 제어 회로.
  11. 제9항에 있어서, 상기 기준 펄스 발생 회로는,
    상기 제1 펄스 발생 제어 신호를 설정된 시간 동안 지연시키고, 그 지연된 신호를 출력하는 지연부; 및
    상기 제1 펄스 발생 제어 신호와 상기 지연된 신호에 응답하여 상기 기준 펄스 신호를 출력하는 NAND 게이트를 포함하는 오토 프리차지 제어 회로.
  12. 제9항에 있어서, 상기 클럭 펄스 발생 회로는,
    상기 제1 펄스 발생 제어 신호, 상기 제2 펄스 발생 제어 신호, 및 상기 외부 클럭 신호에 응답하여, 내부 로직 신호를 출력하는 NAND 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 클럭 펄스 신호로서 출력하는 인버터를 포함하는 오토 프리차지 제어 회로.
  13. 제8항에 있어서,
    상기 기준 펄스 신호는 로우 펄스 신호이고, 상기 클럭 펄스 신호는 상기 외부 클럭 신호의 주파수 변화에 따라 그 펄스 폭이 변경되는 하이 펄스 신호인 오토 프리차지 제어 회로.
  14. 제9항에 있어서,
    상기 클럭 펄스 발생 회로는 상기 외부 클럭 신호의 주파수가 증가할 때, 상기 클럭 펄스 신호의 펄스 폭을 증가시키고, 상기 외부 클럭 신호의 주파수가 감소할 때, 상기 클럭 펄스 신호의 펄스 폭을 감소시키는 오토 프리차지 제어 회로.
  15. 제14항에 있어서,
    상기 주파수 비교기는, 상기 클럭 펄스 신호의 펄스 폭이 상기 기준 펄스 신호의 펄스 폭과 동일하거나 또는 더 작을 때, 상기 주파수 검출 신호를 디세이블시키고, 상기 클럭 펄스 신호의 펄스 폭이 상기 기준 펄스 신호의 펄스 폭보다 더 클 때, 상기 주파수 검출 신호를 인에이블시키는 오토 프리차지 제어 회로.
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