CN112562559B - 计数器、像素电路、显示面板和显示设备 - Google Patents

计数器、像素电路、显示面板和显示设备 Download PDF

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Abstract

本发明公开了一种计数器、像素电路、显示面板和显示设备，其中，计数器包括：启动模块，用于根据输入的时钟信号生成启动信号，并输出启动信号；交替级联的第一组合逻辑模块和第二组合逻辑模块，第一组合逻辑模块的输入端与启动模块的输出端或上一级第二组合逻辑模块的输出端连接，第二组合逻辑模块的输入端与上一级第一组合逻辑模块的输出端连接，第一组合逻辑模块和第二组合逻辑模块的时钟信号端用于输入时钟信号；第一组合逻辑模块用于输出时钟信号或持续输出低电平信号；第二组合逻辑模块用于输出时钟信号的反相信号或持续输出高电平信号。由此，该计数器能够将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。

Description

计数器、像素电路、显示面板和显示设备
技术领域
本发明涉及显示技术领域，特别涉及一种计数器、一种像素电路、一种显示面板和一种显示设备。
背景技术
相关技术中，通常采用二进制计数器进行计数，以在每次计数的时刻，通过组合逻辑电路获取一个方波脉冲采样信号。
但相关技术的问题在于，在采用二进制计数器进行计数时，若需要生成多个方波脉冲采样信号，则可能同时需要多个组合逻辑电路才能实现，然而，多个组合逻辑电路将占用较大的版图面积，且消耗功率较高。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种计数器，该计数器能够通过将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
本发明的第二个目的在于提出一种像素电路。
本发明的第三个目的在于提出一种显示面板。
本发明的第四个目的在于提出一种显示设备。
为达到上述目的，本发明第一方面实施例提出的计数器，包括：启动模块，用于根据输入的时钟信号生成启动信号，并输出所述启动信号；交替级联的第一组合逻辑模块和第二组合逻辑模块，所述第一组合逻辑模块的输入端与所述启动模块的输出端或上一级所述第二组合逻辑模块的输出端连接，所述第二组合逻辑模块的输入端与上一级所述第一组合逻辑模块的输出端连接，所述第一组合逻辑模块和所述第二组合逻辑模块的时钟信号端用于输入所述时钟信号；所述第一组合逻辑模块用于输出所述时钟信号或持续输出低电平信号；所述第二组合逻辑模块用于输出所述时钟信号的反相信号或持续输出高电平信号。
根据本发明实施例的计数器，通过启动模块根据输入的时钟信号生成启动信号，并输出启动信号，进而，通过第一组合逻辑模块输出时钟信号或持续输出低电平信号和通过第二组合逻辑模块输出时钟信号的反相信号或持续输出高电平信号。由此，该计数器能够将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
另外，根据本发明上述实施例的还可以具有如下附加的技术特征：
根据本发明的一个实施例，所述启动模块具体用于：根据所述时钟信号和自身反馈的上一时刻的所述启动信号生成当前时刻的所述启动信号。
根据本发明的一个实施例，所述启动模块包括：第一或非门，所述第一或非门的第一输入端用于输入所述时钟信号，所述第一或非门的输出端用于输出所述启动信号；第一非门，所述第一非门的输入端与所述第一或非门的输出端连接，所述第一非门的输出端于所述第一或非门的第二输入端连接。
根据本发明的一个实施例，所述第一组合逻辑模块还用于：根据所述启动信号或所述上一级的所述第二组合逻辑模块的输出端的信号和自身上一时刻反馈的信号，输出所述时钟信号或持续输出低电平信号。
根据本发明的一个实施例，所述第一组合逻辑模块包括：第二或非门，所述第二或非门的第一输入端与所述启动模块的输出端或上一级组合逻辑模块的输出端连接；第一晶体管，所述第一晶体管的控制极与所述第二或非门的输出端连接，所述第一晶体管的第一极与所述第二或非门的第二输入端连接，所述第一晶体管的第二极接地；第一传输门，所述第一传输门的输入端用于输入所述时钟信号，所述传输门的第一控制端与所述第二或非门的输出端连接，所述第一传输门的输出端与所述第一组合逻辑模块的输出端连接，所述第一传输门的输出端用于在所述第一传输门开启时输出所述时钟信号，在所述第一传输门关闭时持续输出低电平信号；第二非门，所述第二非门的输入端与所述第二或非门的输出端连接，所述第二非门的输出端与所述第一传输门的第二控制端连接。
根据本发明的一个实施例，所述第二组合逻辑模块具体用于：根据所述上一级的所述第一组合逻辑模块的输出端的信号和自身上一时刻反馈的信号，输出所述时钟信号的反相信号或持续输出高电平信号。
根据本发明的一个实施例，所述第二组合逻辑模块包括：第三或非门，所述第三或非门的第一输入端与上一级组合逻辑模块的输出端连接，所述第三或非门的第二输入端与所述第二组合逻辑模块的输出端连接；第三非门，所述第三非门的输入端与所述第三或非门的输出端连接；第二晶体管，所述第二晶体管的控制极与所述第三非门的输出端连接，所述第二晶体管的第一极用于输入直流电源信号；第四非门，所述第四非门的输入端与所述第二晶体管的第二极连接，所述第四非门的输出端与所述第二组合逻辑模块的输出端连接；第二传输门，所述第二传输门的输入端用于输入所述时钟信号，所述第二传输门的第一控制端与所述第三或非门的输出端连接，所述第二传输门的第二控制端与所述第三非门的输出端连接，所述第二传输门的输出端与所述第四非门的输入端连接，所述第二传输门的输出端用于在所述第二传输门开启时输出所述时钟信号的反相信号，在所述第二传输门关闭时持续输出高电平信号。
进一步地，本发明第二方面提出了一种像素电路，其包括上述的计数器。
本发明实施例的像素电路，采用上述计数器，能够将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
进一步地，本发明第三方面提出了一种显示面板，其包括上述的像素电路。
本发明实施例的显示面板，采用上述像素电路，能够将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
进一步地，本发明第四方面提出了一种显示设备，其包括壳体和上述的显示面板。
本发明实施例的显示设备，采用上述显示面板，能够通过组合逻辑模块将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为现有技术的二进制计数器产生脉冲采集信号的设计原理图；
图2为现有技术的二进制计数产生脉冲采集信号的时序图；
图3为根据本发明实施例的计数器的方框示意图；
图4为根据本发明一个具体实施例的计数器计数的设计原理图；
图5为根据本发明一个实施例的启动模块的结构示意图；
图6为根据本发明一个实施例的第一组合逻辑模块的结构示意图；
图7为根据本发明一个实施例的第二组合逻辑模块的结构示意图；
图8为根据本发明一个具体实施例的计数器计数的时序图；
图9为根据本发明一个具体实施例的计数器计数的时序图；
图10为根据本发明实施例的像素电路的方框示意图；
图11为根据本发明实施例的显示面板的方框示意图；
图12为根据本发明实施例的显示设备的方框示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参考附图描述本发明实施例的计数器、像素电路、显示面板和显示设备。
图1为现有技术的二进制计数器产生脉冲采集信号的设计原理图。
如图1所示，以模16计数器为例，四个D触发器为串联连接，并由时钟信号统一控制，其中，每个D触发器的输出可以通过组合逻辑模块产生需要的控制信号。
进一步地，如图2所示，在理想情况下，Q3、Q2、Q1和Q0可组成二进制数，用于表示第(16-N)个上升沿，例如，二进制数0000可表示第16个上升沿，通过组合逻辑可将Q3、Q2、Q1和Q0合成脉冲信号，以用于控制其他逻辑。
可以看出，如果每一步都需要生成一个脉冲信号用于采样，例如，如图2所示，S1，S2，S3和S4可分别由组合逻辑模块Comb_1，Comb_2，Comb_3和Comb_4生成，若一个模16计数器生成16个脉冲采样信号，则需要16个组合逻辑模块，导致电路结构需要加入大量的组合逻辑门，占用较大的版图面积，且功耗较高。
为解决上述相关技术的技术问题，本发明实施例提出了一种计数器。
图3为根据本发明实施例的计数器的方框示意图。
如图3所示，计数器100包括：启动模块1、第一组合逻辑模块2和第二组合逻辑模块3。
其中，启动模块1用于根据输入的时钟信号生成启动信号，并输出启动信号，如图4所示，第一组合逻辑模块2(对应图4中A0和A1)和第二组合逻辑模块3(对应图4中B0和B1)交替级联，第一组合逻辑模块2的输入端与启动模块1的输出端或上一级的第二组合逻辑模块3的输出端连接，第二组合逻辑模块3的输入端与上一级的第一组合逻辑模块2的输出端连接，第一组合逻辑模块2和第二组合逻辑模块3的时钟信号端用于输入时钟信号；第一组合逻辑模块2用于输出时钟信号或持续输出低电平信号；第二组合逻辑模块3用于输出时钟信号的反相信号或持续输出高电平信号。
也就是说，在本发明的实施例中，计数器100可通过启动模块1根据输入的时钟信号生成启动信号，并输出，进而，通过第一组合逻辑模块2输出第一组合逻辑模块2的时钟信号端输入的时钟信号或持续输出低电平信号，以及，通过第二组合逻辑模块3输出第二组合逻辑模块3的时钟信号端输入的时钟信号的反相信号或持续输出高地平信号，以将时钟信号进行分割，产生多个采样脉冲信号。
具体而言，第一组合逻辑模块2的输入端可与启动模块1的输出端或上一级的第二组合逻辑模块3的输出端连接，以接收启动模块1的输出端的信号或接收上一级的第二组合逻辑模块3的输出端的信号，并通过第一组合逻辑模块2输出第一组合逻辑模块2的时钟信号端输入的时钟信号或持续输出低电平信号，以及，第二组合逻辑模块3的输入端可与上一级的第一组合逻辑模块2的输出端连接，以接收上一级的第一组合逻辑模块2的输出端的信号，并通过第二组合逻辑模块3输出第二组合逻辑模块3的时钟信号端输入的时钟信号的反相信号或持续输出高地平信号，从而，将时钟信号进行分割，产生多个采样脉冲信号。
进一步地，根据本发明的一个实施例，启动模块1还用于：根据时钟信号和自身反馈的上一时刻的输出信号生成当前时刻的启动信号。
也就是说，启动模块1可根据时钟信号和自身反馈的上一时刻的输出信号生成当前时刻的启动信号，以输出当前时刻的启动信号，并通过启动模块1的输出端输出至第一组合逻辑模块2的输入端。
进一步地，根据本发明的一个实施例，如图5所示，启动模块1包括：第一或非门11和第一非门12。
其中，第一或非门11的第一输入端用于输入时钟信号，第一或非门11的输出端用于输出启动信号；第一非门12的输入端与第一或非门11的输出端连接，第一非门12的输出端于第一或非门11的第二输入端连接。
举例而言，在本发明的实施例中，若第一或非门11的第一输入端的信号为低电平信号，且第一或非门11的第二输入端的信号为低电平信号(无输入)，则第一或非门11的输出端输出启动信号(高电平信号)，第一非门12的输出端输出低电平信号。
需要说明的是，若第一或非门11的第二输入端的信号为高电平信号，则第一或非门11的输出端停止输出启动信号(无输出)，第一非门12的输出端持续输出高电平信号，换言之，当第一或非门11的第二输入端的信号为高电平信号时，无论第一或非门11的第一输入端的时钟信号为高电平信号或低电平信号，第一或非门11的输出端均输出低电平信号(无输出)，第一非门12的输出端均输出高电平信号。
进一步地，根据本发明的一个实施例，第一组合逻辑模块2具体用于：根据启动信号或上一级的第二组合逻辑模块3的输出端的信号和自身上一时刻反馈的信号，输出时钟信号或持续输出低电平信号。
也就是说，第一组合逻辑模块2可根据启动信号或上一级的第二组合逻辑模块3的输出端的信号和自身反馈的上一时刻的输出信号，输出时钟信号或持续输出低电平信号，从而，将时钟信号进行分割，产生多个采样脉冲信号。
进一步地，根据本发明的一个实施例，如图6所示，第一组合逻辑模块2包括：第二或非门21、第一晶体管22、第一传输门23和第二非门24。
其中，第二或非门21的第一输入端与启动模块1的输出端或上一级组合逻辑模块2的输出端连接；第一晶体管22的控制极与第二或非门21的输出端连接，第一晶体管22的第一极与第二或非门21的第二输入端连接，第一晶体管22的第二极接地；第一传输门23的输入端用于输入时钟信号，第一传输门23的第一控制端与第二或非门21的输出端连接，第一传输门23的输出端与第一组合逻辑模块2的输出端连接，第一传输门23的输出端用于在第一传输门23开启时输出时钟信号，在第一传输门23关闭时持续输出低电平信号；第二非门24的输入端与第二或非门21的输出端连接，第二非门24的输出端与第一传输门23的第二控制端连接。
举例而言，在本发明的实施例中，若启动模块1的输出端的信号或上一级的第二组合逻辑模块3的输出端的信号为高电平信号，即第二或非门21的第一输入端的信号为高电平信号，则第二或非门21的输出端的信号为低电平信号，第一晶体管22的控制极为低电平，第一传输门23的第一控制端的信号为低电平信号，第二非门24的输出端的信号为高电平信号，第一传输门23的第二控制端的信号为高电平信号，此时，第一传输门23打开，第一晶体管22关断，第一传输门23的输出端输出时钟信号。
以及，若启动模块1的输出端的信号或上一级的第二组合逻辑模块3的输出端的信号为低电平信号，且自身上一时刻反馈的信号的低电平信号，即第二或非门21的第一输入端和第二输入端的信号均为低电平信号，则第二或非门21的输出端的信号为高电平信号，第一晶体管22的控制极为高电平，第一传输门23的第一控制端的信号为高电平信号，此时，第一传输门23关闭，第一晶体管22导通，第一传输门23的输出端持续输出低电平信号。
进一步地，根据本发明的一个实施例，第二组合逻辑模块3具体用于：根据上一级的第一组合逻辑模块2的输出端的信号和自身上一时刻反馈的信号，输出时钟信号的反相信号或持续输出高电平信号。
也就是说，第二组合逻辑模块3可根据上一级的第一组合逻辑模块2的输出端的信号和自身反馈的上一时刻的输出信号，输出时钟信号的反相信号或持续输出高电平信号，从而，将时钟信号进行分割，产生多个采样脉冲信号。
进一步地，根据本发明的一个实施例，如图7所示，第二组合逻辑模块3包括：第三或非门31、第三非门32、第二晶体管33、第四非门34和第二传输门35。
其中，第三或非门31的第一输入端与上一级组合逻辑模块2的输出端连接，第三或非门31的第二输入端与第二组合逻辑模块3的输出端连接；第三非门32的输入端与第三或非门31的输出端连接；第二晶体管33的控制极与第三非门32的输出端连接，第二晶体管33的第一极用于输入直流电源信号；第四非门34的输入端与第二晶体管33的第二极连接，第四非门34的输出端与第二组合逻辑模块3的输出端连接；第二传输门35的输入端用于输入时钟信号，第二传输门35的第一控制端与第三或非门31的输出端连接，第二传输门35的第二控制端与第三非门32的输出端连接，第二传输门35的输出端与第四非门34的输入端连接，第二传输门35的输出端用于在第二传输门35开启时输出时钟信号的反相信号，在第二传输门35关闭时持续输出高电平信号。
举例而言，在本发明的实施例中，若上一级的第一组合逻辑模块2的输出端的信号为高电平信号，即第三或非门31的第一输入端的信号为高电平信号，则第三或非门31的输出端的信号为低电平信号，第三非门32的输出端的信号为高电平信号，第二晶体管33的控制极为高电平，第二传输门35的第一输入端的信号为低电平信号，第二传输门35的第二输入端的信号为高电平信号，此时，第二传输门35打开，第二晶体管33关断，第二传输门35的输出端通过第四非门34的输出端输出时钟信号的反相信号。
以及，若上一级的第一组合逻辑模块2的输出端的信号为低电平信号，且自身上一时刻反馈的信号为低电平信号，即第三或非门31的第一输入端和第二输入端的信号为低电平信号，则第三或非门31的输出端的信号为高电平信号，第三非门32的输出端的信号为低电平信号，第二晶体管33的控制极为低电平，第二传输门35的第一输入端的信号为高电平信号，此时，第二传输门35关闭，第二晶体管33打开，第二传输门35的输出端通过第四非门34的输出端持续输出高电平信号。
具体地，根据本发明的一个具体实施例，结合图4、图6、图7和图8，对本发明实施例的计数器的设计原理进一步说明，第一组合逻辑模块2(例如，图4中的A0和A1)可根据启动信号或上一级的第二组合逻辑模块3的输出信号，控制第一传输门21的打开与关闭，以输出时钟信号或持续输出低电平信号，例如，当根据启动信号或上一级的第二组合逻辑模块3的输出信号打开第一传输门21时，第一组合逻辑模块2输出时钟信号，当根据启动信号或上一级的第二组合逻辑模块3的输出信号关闭第一传输门21时，第一组合逻辑模块2持续输出低电平信号，另外，第二组合逻辑模块3(例如，图4中的B0和B1)可根据上一级的第一组合逻辑模块2的输出信号，控制第二传输门31的打开与关闭，以输出时钟信号或持续输出高电平信号，例如，当根据上一级的第一组合逻辑模块2的输出信号打开第二传输门31时，第二组合逻辑模块3输出时钟信号，当根据上一级的第一组合逻辑模块2的输出信号关闭第二传输门31时，第二组合逻辑模块3持续输出高电平信号。
需要说明的是，如图4、图6和图9所示，当第一组合逻辑模块2根据上一级的第二组合逻辑模块3的输出控制第一传输门21打开时，存在一定延迟，第一组合逻辑模块2的输出端的信号可跟随时钟信号而变高，进而，使第一传输门21持续打开，以使输出信号持续跟随时钟信号，直至时钟信号变化为低电平信号，此时，第一传输门21模块关闭，第一组合逻辑模块2的输出端接地，持续输出低电平信号。
也就是说，本发明实施例的计数器100可通过第一组合逻辑模块2对时钟信号的高电平信号进行切割，以及通过第二逻辑组合模块3对时钟信号的低电平信号进行分割，从而，通过第一组合逻辑模块2和第二组合逻辑模块3交替级联，以在每个时钟周期内，获得对应时钟信号的高电平脉冲信号和低电平脉冲采样信号。
综上，根据本发明实施例的计数器，通过启动模块根据输入的时钟信号生成启动信号，并输出启动信号，进而，通过第一组合逻辑模块输出时钟信号或持续输出低电平信号和通过第二组合逻辑模块输出时钟信号的反相信号或持续输出高电平信号。由此，该计数器能够将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
图10为根据本发明实施例的像素电路的方框示意图。
如图10所示，在本发明的实施例中，像素电路1000包括计数器100。
根据本发明实施例的像素电路，采用上述计数器，能够通过将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
图11为根据本发明实施例的显示面板的方框示意图。
如图11所示，在本发明的实施例中，显示面板2000可包括像素电路1000。
根据本发明实施例的显示面板，采用上述像素电路，能够将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
图12为根据本发明实施例的显示设备的方框示意图。
如图12所示，在本发明的实施例中，显示设备3000可包括壳体300和显示面板2000。
根据本发明实施例的显示设备，采用上述显示面板，能够将时钟信号进行分割，产生多个采样脉冲信号，同时，降低电路功耗和减少版图面积。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种计数器，其特征在于，包括：
启动模块，用于根据输入的时钟信号生成启动信号，并输出所述启动信号；
交替级联的第一组合逻辑模块和第二组合逻辑模块，所述第一组合逻辑模块的输入端与所述启动模块的输出端或上一级所述第二组合逻辑模块的输出端连接，所述第二组合逻辑模块的输入端与上一级所述第一组合逻辑模块的输出端连接，所述第一组合逻辑模块和所述第二组合逻辑模块的时钟信号端用于输入所述时钟信号；所述第一组合逻辑模块用于输出所述时钟信号或持续输出低电平信号；所述第二组合逻辑模块用于输出所述时钟信号的反相信号或持续输出高电平信号；
所述启动模块包括：
第一或非门，所述第一或非门的第一输入端用于输入所述时钟信号，所述第一或非门的输出端用于输出所述启动信号；
第一非门，所述第一非门的输入端与所述第一或非门的输出端连接，所述第一非门的输出端于所述第一或非门的第二输入端连接。
2.根据权利要求1所述的计数器，其特征在于，所述启动模块还用于：
根据所述时钟信号和自身反馈的上一时刻的所述启动信号生成当前时刻的所述启动信号。
3.根据权利要求1-2任一项所述的计数器，其特征在于，所述第一组合逻辑模块具体用于：
根据所述启动信号或所述上一级的所述第二组合逻辑模块的输出端的信号和自身上一时刻反馈的信号，输出所述时钟信号或持续输出低电平信号。
4.根据权利要求3所述的计数器，其特征在于，所述第一组合逻辑模块包括：
第二或非门，所述第二或非门的第一输入端与所述启动模块的输出端或上一级第二组合逻辑模块的输出端连接；
第一晶体管，所述第一晶体管的控制极与所述第二或非门的输出端连接，所述第一晶体管的第一极与所述第二或非门的第二输入端连接，所述第一晶体管的第二极接地；
第一传输门，所述第一传输门的输入端用于输入所述时钟信号，所述第一传输门的第一控制端与所述第二或非门的输出端连接，所述第一传输门的输出端与所述第一组合逻辑模块的输出端连接，所述第一传输门的输出端用于在所述第一传输门开启时输出所述时钟信号，在所述第一传输门关闭时持续输出低电平信号；
第二非门，所述第二非门的输入端与所述第二或非门的输出端连接，所述第二非门的输出端与所述第一传输门的第二控制端连接。
5.根据权利要求1-2或4任一项所述的计数器，其特征在于，所述第二组合逻辑模块具体用于：
根据所述上一级的所述第一组合逻辑模块的输出端的信号和自身上一时刻反馈的信号，输出所述时钟信号的反相信号或持续输出高电平信号。
6.根据权利要求5所述的计数器，其特征在于，所述第二组合逻辑模块包括：
第三或非门，所述第三或非门的第一输入端与上一级第一组合逻辑模块的输出端连接，所述第三或非门的第二输入端与所述第二组合逻辑模块的输出端连接；
第三非门，所述第三非门的输入端与所述第三或非门的输出端连接；
第二晶体管，所述第二晶体管的控制极与所述第三非门的输出端连接，所述第二晶体管的第一极用于输入直流电源信号；
第四非门，所述第四非门的输入端与所述第二晶体管的第二极连接，所述第四非门的输出端与所述第二组合逻辑模块的输出端连接；
第二传输门，所述第二传输门的输入端用于输入所述时钟信号，所述第二传输门的第一控制端与所述第三或非门的输出端连接，所述第二传输门的第二控制端与所述第三非门的输出端连接，所述第二传输门的输出端与所述第四非门的输入端连接，所述第二传输门的输出端用于在所述第二传输门开启时输出所述时钟信号的反相信号，在所述第二传输门关闭时持续输出高电平信号。
7.一种像素电路，其特征在于，包括：如权利要求1-6任一项所述的计数器。
8.一种显示面板，其特征在于，包括：如权利要求7所述的像素电路。
9.一种显示设备，其特征在于，包括：壳体和如权利要求8所述的显示面板。
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