CN103326697A - 一种时钟倍频电路 - Google Patents

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Abstract

本发明公开一种时钟倍频电路，该时钟倍频电路包括第一延迟单元、第一运算单元和反馈控制单元，其中，第一延迟单元在所述反馈控制单元的控制下将外部输入的时钟信号进行延迟处理，得到并输出延迟时钟信号；第一运算单元根据外部输入的时钟信号和所述第一延迟单元输出的延迟时钟信号进行逻辑运算，得到并输出倍频时钟信号；反馈控制单元根据所述第一运算单元输出的倍频时钟信号控制所述第一延迟单元的延迟处理。本发明通过以上技术方案，提供一种更加完善的时钟倍频电路。

Description

一种时钟倍频电路
技术领域
本发明涉及电子领域，尤其涉及一种时钟倍频电路。
背景技术
时钟倍频电路是在电路设计和可编程逻辑器件设计中的常用电路，现有的实现方式有下列几种：
1、采用外部相对高频时钟采样计数来实现。采用外部相对高频时钟对需要倍频的时钟进行采样计数，输出倍频后的时钟。其缺点在于，由于高速采样时钟和输入时钟的不同步，倍频后输出的时钟和输入时钟相位关系不确定，导致在很多场合下不能使用，例如当需要倍频后的时钟与原时钟有严格的相位关系时，该方法就不能满足设计要求。
2、采用单D触发器和单异或门实现简单倍频。其缺点在于，倍频后输出的时钟宽度较窄，无法加宽。无论是在电路设计中还是在可编程逻辑器件设计中采用这种方法实现倍频，输出的时钟宽度很窄，一般在10个纳秒以内，经过电路板走线后，时钟质量会很差，无法使用。这种倍频方法在很多其他场合下也不能使用，例如当器件对时钟的占空比有一定要求时(一般为40％至60％)，该方法同样不能要求。
3、采用锁相环技术实现倍频，包括模拟锁相环和数字延时锁相环。其缺点在于，锁相环有一定的带宽，对输入时钟的频率范围有要求，只能对一定频率范围的时钟进行倍频处理，例如某些逻辑器件厂家生产的带有锁相环的器件只能对不高于25MHz的时钟进行倍频处理，因此该设计方法使设计修改受到限制，另外，如果在不带有锁相环的逻辑器件中实现锁相环技术，资源占用大，设计成本高，如果通过电路设计实现锁相环技术，又增加了电路的复杂性和调试难度，而且设计成本更高。
因此，现有的实现方式还不够完善。
发明内容
本发明提供一种更加完善的时钟倍频电路。
本发明采用以下技术方案：
一种时钟倍频电路，包括第一延迟单元、第一运算单元和反馈控制单元，其中，所述第一延迟单元在所述反馈控制单元的控制下将外部输入的时钟信号进行延迟处理，得到并输出延迟时钟信号；所述第一运算单元根据外部输入的时钟信号和所述第一延迟单元输出的延迟时钟信号进行逻辑运算，得到并输出倍频时钟信号；所述反馈控制单元根据所述第一运算单元输出的倍频时钟信号控制所述第一延迟单元的延迟处理。
在本发明一实施例中，所述第一延迟单元包括多个依次串联的带电流偏置的反相器；所述反馈控制单元用于控制各个反相器的偏置电流。
在本发明一实施例中，所述第一运算单元为对所述外部输入的时钟信号和所述延迟时钟信号进行逻辑异或运算的异或门电路，或者所述第一运算单元为对所述外部输入的时钟信号和所述延迟时钟信号进行逻辑同或运算的同或门电路。
在本发明一实施例中，所述反馈控制单元包括信号转化单元、第一开关单元、第二开关单元、第三开关单元、电阻单元和电容单元，其中，所述信号转化单元将所述第一运算单元输出的倍频时钟信号转换为两个控制时钟信号，用于控制第一开关单元、第二开关单元的断开和闭合；第一开关单元的一端和第二开关单元的一端分别与外部电流源连接，第一开关单元的另一端和第二开关单元的另一端与所述电阻单元的一端相连；所述电阻单元的另一端、所述电容单元的一端与所述第三开关单元的一端相连至一控制节点，所述控制节点用于产生控制所述第一延迟单元的控制信号；所述电容单元的另一端接地；所述第三开关单元的另一端连接参考电压。
在本发明一实施例中，所述第一开关单元和第二开关单元都为MOS管。
在本发明一实施例中，所述两个控制时钟信号为两个跳变沿不重叠的控制时钟信号。
在本发明一实施例中，所述信号转化单元采用异步逻辑电路将所述第一运算单元输出的倍频时钟信号转换为两个跳变沿不重叠的控制时钟信号。
在本发明一实施例中，所述信号转化单元包括第二延迟单元、第三延迟单元和第二运算单元，所述第二延迟单元将所述第一运算单元输出的倍频时钟信号进行延迟处理，得到一控制时钟信号；所述第三延迟单元将所述控制时钟信号进行延迟处理，得到第一中间时钟信号；所述第二运算单元对所述第一运算单元输出的倍频时钟信号和所述第三延迟单元输出的第一中间时钟信号进行逻辑或运算，得到并输出另一控制时钟信号。
在本发明一实施例中，所述信号转化单元包括第四延迟单元、第三运算单元和第四运算单元，所述第四延迟单元将所述第一运算单元输出的倍频时钟信号进行延迟处理，得到第二中间时钟信号；所述第三运算单元对所述第一运算单元输出的倍频时钟信号和所述第四延迟单元输出的第二中间时钟信号进行逻辑与运算，得到并输出一控制时钟信号；所述第四运算单元对所述第一运算单元输出的倍频时钟信号和所述第四延迟单元输出的第二中间时钟信号进行逻辑或运算，得到并输出另一控制时钟信号。
本发明提供一种时钟倍频电路，反馈控制单元根据第一运算单元输出的倍频时钟信号控制第一延迟单元的延迟处理，当第一延迟单元的延迟时间过长时，控制第一延迟单元延迟时间减少，直至第一运算单元输出的倍频时钟信号实现了占空比的稳定，当第一延迟单元的延迟时间过短时，控控制第一延迟单元延迟时间增大，直至第一运算单元输出的倍频时钟信号实现了占空比的稳定。本发明的时钟倍频电路无需采用外部相对高频时钟采样计数，无需采用锁相环技术，避免了采用外部相对高频时钟采样计数所导致的倍频后输出的时钟和输入时钟相位关系不确定的问题，也避免了锁相环带宽对输入时钟的频率范围的要求，适用于对时钟的占空比有一定要求(一般为40％至60％)的应用；此外，本发明的时钟倍频电路还具有资源占用小、设计成本低、电路简单等优点。
附图说明
图1为本发明实施例一种时钟倍频电路的示意图；
图2a为图1所示时钟倍频电路中第一延迟单元的示意图；
图2b为图1所示时钟倍频电路中另一种第一延迟单元的示意图；
图3为图1所示时钟倍频电路中反馈控制单元的示意图；
图4为图3所示反馈控制单元中信号转化单元的示意图；
图5为图4所示信号转化单元的具体时序示意图；
图6为图3所示反馈控制单元中另一种信号转化单元的示意图；
图7为图6所示信号转化单元的具体时序示意图；
图8为图1所示时钟倍频电路在第一延迟单元的延迟时间过长时的工作时序示意图；
图9为图1所示时钟倍频电路在第一延迟单元的延迟时间过短时的工作时序示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。
如图1所示，为本发明实施例一种时钟倍频电路，包括第一延迟单元1、第一运算单元2和反馈控制单元3。
其中，第一延迟单元1的一输入端接外部输入的时钟信号CKA，另一输入端接反馈控制单元3输入的控制信号，输出端接第一运算单元2的一输入端，反馈控制单元3输入的控制信号作为第一延迟单元1进行延迟处理的延迟参数，第一延迟单元1根据该延迟参数将外部输入的时钟信号CKA进行延迟处理，获得时钟延迟时钟信号CKB，将CKB输出至第一运算单元2。
第一运算单元2的一输入端接第一延迟单元1的输出端，另一输入端接外部输入的时钟信号CKA，第一运算单元2根据CKA和第一延迟单元1输出的CKB进行逻辑运算，包括逻辑异或、逻辑同或运算等，得到并输出倍频时钟信号CKC。
反馈控制单元3的输入端接第一运算单元2的一输出端，反馈控制单元3的输出端接第一延迟单元1的上述另一输入端，根据第一运算单元2输出的CKC的占空比或其他属性，反馈一控制信号至第一延迟单元1，当第一延迟单元1的延迟时间过长时，控制信号用于控制第一延迟单元1延迟时间减少，当减小到一定程度，控制信号稳定，第一运算单元2输出的CKC也实现了稳定；当第一延迟单元1的延迟时间过短时，控制信号用于控制第一延迟单元1延迟时间增大，当增大到一定程度，控制信号稳定，第一运算单元2输出的CKC也实现了稳定。
第一延迟单元1有多种实施方式，如包括多个依次串联的带电流偏置的反相器，反馈控制单元3通过控制各个反相器的偏置电流的大小，控制反相器的延迟时间。或者包括多个依次串联的常规反相器，在两两反相器之间加可变电阻，反馈控制单元3通过控制各可变电阻的大小，控制反相器的延迟时间。
图2a为第一延迟单元1的一种结构，该第一延迟单元1包括多个依次串联的带电流偏置的反相器(INV1至INV2N)，2N表示偶数个，实际应用中也可以是奇数个。带电流偏置的反相器的延迟时间的长短受偏置电流Ib0大小的控制，当偏置电流Ib0减小时，反相器的延迟时间增大，当偏置电流Ib0增大时，反相器的延迟时间减小。此时，反馈控制单元3输入的控制信号可以是电压信号Vctrl，该电压控制信号通过控制各个反相器的偏置电流Ib0的大小，控制反相器的延迟时间，Vctrl增大，偏置电流IB0增大，第一延迟单元1的延迟时间减少；Vctrl减少，偏置电流IB0减少，第一延迟单元1的延迟时间增大。该结构中，其偏置电流Ib0串在地和反相器之间，此时第一运算单元2可以为异或门电路，对CKA和CKB进行逻辑异或运算，输出倍频时钟信号CKC。
图2b为第一延迟单元1的另一种结构。该结构中，偏置电流Ib0串在电源VDD和反相器之间，此时第一运算单元2可以为同或门电路，对CKA和CKB进行逻辑同或运算，输出倍频时钟信号CKC。
反馈控制单元3可以根据第一运算单元2输出的倍频时钟信号CKC的占空比反馈控制信号至第一延迟单元1，该反馈控制单元3可以包括信号转化单元、第一开关单元、第二开关单元、第三开关单元、电阻单元和电容单元。其中，信号转化单元用于将第一运算单元2输出的倍频时钟信号CKC转换为两个跳变沿不重叠、分别用于控制第一开关单元、第二开关单元的断开和闭合的控制时钟信号。第一开关单元和第二开关单元可以是MOS管，各自在闭合时将与其相连的电流源接入电路。第三开关单元用于开启时钟倍频电路前，把一参考电压V0(0＜V0＜VDD，VDD是电路工作的电源电压)传递到电容单元上。电阻单元和电容单元起滤波的作用。该反馈控制单元3把当前CKC时钟周期内第一运算单元2输出的倍频时钟信号CKC的占空比转化为下一CKC时钟周期内第一延迟单元1的控制信号，直至当前CKC时钟周期内该倍频时钟信号CKC的占空比稳定时，所转化的控制信号才会稳定下来，下一CKC时钟周期内第一运算单元2输出的倍频时钟信号CKC就可以实现占空比的稳定。
图3为反馈控制单元3的一种结构，该反馈控制单元3包括信号转化单元31、第一开关单元Kp、第二开关单元Kn、第三开关单元K0、电阻R1和电容C1。第一开关单元Kp为P型MOS管，第二开关单元Kn为N型MOS管。
其中，信号转化单元31的输入端接第一运算单元2输出的倍频时钟信号CKC，信号转化单元31将该倍频时钟信号CKC转换为两个跳变沿不重叠的控制时钟信号CP和CN。控制时钟信号CP用于控制第一开关单元Kp的断开和闭合，控制时钟信号CP在低电平时，第一开关单元Kp闭合，控制时钟信号CP在高电平时，第一开关单元Kp断开。控制时钟信号CN用于控制第二开关单元Kn的断开和闭合，控制时钟信号CN在低电平时，第二开关单元Kn断开，控制时钟信号CN在高电平时，第二开关单元Kn闭合。第一开关单元Kp的一端连接电流源Ib1，第二开关单元Kn的一端连接另一电流源Ib2，其中电流源Ib1和电流源Ib2的大小可以预先设置或更改。第一开关单元Kp的另一端和第二开关单元Kn的另一端与电阻R1的一端相连。电阻R1的另一端、电容C1的一端与第三开关单元K0的一端相连至控制节点A，控制节点A用于产生控制第一延迟单元1的控制信号Vctrl。电容C1的另一端接地。第三开关单元K0的另一端连接参考电压V0。该种反馈控制单元3的工作过程包括：
开启时钟倍频电路前，第一开关单元Kp和第二开关单元Kn断开，第三开关单元K0闭合，第三开关单元K0把参考电压V0传递到电容C1上，此时控制节点A产生的控制信号Vctrl＝V0。
开启时钟倍频电路后，第三开关单元K0断开，第一运算单元2开始输出倍频时钟信号CKC，第一开关单元Kp和第二开关单元Kn分别受控制时钟信号CP和CN的控制实现断开或闭合，此时Vctrlm＝V0+Qcm/C1，Qcm为CKC第m个时钟周期内，由于第一开关单元Kp和第二开关单元Kn的断开闭合引起的电荷变化，每个CKC时钟周期，Kp和Kn分别闭合一次。
由于每个CKC时钟周期内，电容C1上变化的电荷ΔQc＝Ib1*tp-Ib2*tn，tn和tp分别对应该时钟周期内，第一开关单元Kp和第二开关单元Kn闭合的时间。因此，上式中Qcm＝Qcm-1+ΔQc。
假设预先设置Ib1＝Ib2，则当tp＝tn，即第一运算单元2输出的CKC的占空比为50％的时候，ΔQc＝Ib1*tp-Ib2*tn＝0，Qcm＝Qcm-1，Vctrlm＝Vctrlm-1，即Vctrl稳定到一个固定的值。假设预先设置Ib1＝2*Ib2，则当2*tp＝tn，即第一运算单元2输出的CKC的占空比为33％的时候，ΔQc＝Ib1*tp-Ib2*tn＝0，Qcm＝Qcm-1，Vctrlm＝Vctrlm-1，即Vctrl稳定到一个固定的值。
将该稳定的Vctrl输入到第一延迟单元1，第一延迟单元1根据该Vctrl的控制对外部输入的的时钟信号CKA进行延迟处理，获得稳定的时钟延迟信号CKB，经过第一运算单元2的逻辑运算后输出具有稳定占空比的倍频时钟信号CKC。以预先设置Ib1＝Ib2，目标为实现CKC的占空比稳定在50％为例，若通过第一延迟单元1输出的延迟时钟信号CKB与外部输入的的时钟信号CKA的相位不是相差45度，则第一运算单元2进行异或运算后输出的倍频时钟信号CKC的占空比就无法达到50％，所以通过反馈控制单元3来检测当前时钟周期内倍频时钟信号CKC的占空比，根据其占空比转化为控制信号，根据该控制信号调节第一延迟单元1的延迟时间，直至第一延迟单元1输出的延迟时钟信号CKB与外部输入的的时钟信号CKA的相位相差45度，第一运算单元2输出的倍频时钟信号CKC的占空比稳定在50％。
同时，本实施例也可以通过调节Ib1和Ib2的比例，实现倍频后的时钟信号CKC的占空比可调。
该实施例中，信号转化单元31的结构如图4所示，信号转化单元31可以采用异步逻辑电路实现，可以包括第二延迟单元311、第三延迟单元312和第二运算单元313，第二延迟单元311将第一运算单元2输出的倍频时钟信号CKC进行延迟处理，延迟时间为Td1，得到控制时钟信号CN；所述第三延迟单元312将该控制时钟信号CN进行延迟处理，延迟时间为Td2，得到第一中间时钟信号EN1；第二运算单元313对第一运算单元输出的倍频时钟信号CKC和第三延迟单元312输出的第一中间时钟信号EN1进行逻辑或运算，得到并输出控制时钟信号CP。具体时序见图5。
图6为信号转化单元31的另一种实施方式，信号转化单元31可以采用异步逻辑电路实现，可以包括第四延迟单元314、第三运算单元315和第四运算单元316，第四延迟单元314将第一运算单元2输出的倍频时钟信号CKC进行延迟处理，延迟时间为Td1，得到第二中间时钟信号EN2；第三运算单元315对第一运算单元输出的倍频时钟信号CKC和第四延迟单元314输出的第二中间时钟信号EN2进行逻辑与运算，得到并输出一控制时钟信号CN；第四运算单元316对第一运算单元12输出的倍频时钟信号CKC和第四延迟单元314输出的第二中间时钟信号EN2进行逻辑或运算，得到并输出另一控制时钟信号CP。具体时序见图7。
通过上述实施方式得到的控制时钟信号CN和CP能避免第一开关单元Kp和第二开关单元Kn同时开启引起的漏电，减少误差。
假设预先设置Ib1＝Ib2，倍频目标为第一运算单元12输出的倍频时钟信号CKC的占空比稳定在50％，当第一延迟单元1的延迟时间过长时，该实施例的时钟倍频电路的工作时序示意图，如图8所示：
在T1时刻，第一延迟单元1将CKA延迟得到CKB的延迟时间过大，第一运算单元2进行异或运算后输出的CKC的占空比中1电平略窄，0电平略宽，信号转化单元31产生的控制时钟信号CN控制Kn闭合的时间tn略小于控制时钟信号CP控制的Kp闭合的时间tp，即tp＞tn，所以将导致ΔQc＝Ib1*tp-Ib2*tn＞0，Qcm＞Qcm-1，Vctrlm＞Vctrlm-1，即Vctrl升高，Vctrl控制第一延迟单元1中反相器的偏置电流IB0增大，第一延迟单元1的延迟时间减少。
在T2时刻，CKB和CKA的相位差还没有达到45度，Kp控制电流源Ib1给电容C1充电，而Kn控制放电，CKC的占空比中1电平开始变宽，但是依然CKC的占空比中1电平略窄，0电平略宽，tp＞Kn，所以ΔQc＝Ib1*tp-Ib2*tn＞0，Qcm＞Qcm-1，Vctrlm＞Vctrlm-1，即Vctrl继续上升。
在T3时刻，CKB和CKA的相位差达到45度，CKC的占空比达到50％，tp＝Kn，ΔQc＝Ib1*tp-Ib2*tn＝0，Qcm＝Qcm-1，控制节点A的冲放电平衡，Vctrlm＝Vctrlm-1，即Vctrl稳定。
当第一延迟单元1的延迟时间过短时，该实施例的时钟倍频电路的工作时序示意图，如图9所示：
在T1时刻，第一延迟单元1将CKA延迟得到CKB的延迟时间过短，第一运算单元2进行异或运算后输出的CKC的占空比中0电平略窄，1电平略宽，信号转化单元31产生的控制时钟信号CN控制Kn闭合的时间tn略大于控制时钟信号CP控制的Kp闭合的时间tp，即tn＞tp，所以将导致ΔQc＝Ib1*tp-Ib2*tn＜0，Qcm＜Qcm-1，Vctrlm＜Vctrlm-1，即Vctrl下降，Vctrl控制第一延迟单元1中反相器的偏置电流IB0减小，第一延迟单元1的延迟时间增大。
在T2时刻，CKB和CKA的相位差还没有达到45度，CKC的占空比中0电平开始变宽，但是依然CKC的占空比中0电平略窄，1电平略宽，tn＞tp，ΔQc＝Ib1*tp-Ib2*tn＜0，Qcm＜Qcm-1，Vctrlm＜Vctrlm-1，即Vctrl继续下降。
在T3时刻，CKB和CKA的相位差达到45度，CKC的占空比达到50％，tp＝Kn，ΔQc＝Ib1*tp-Ib2*tn＝0，Qcm＝Qcm-1，控制节点A的冲放电平衡，Vctrlm＝Vctrlm-1，即Vctrl稳定。
本发明提供的时钟倍频电路，反馈控制单元根据该倍频时钟信号反馈控制信号至第一延迟单元，调节第一延迟单元的延迟时间，当第一延迟单元的延迟时间过长时，控制信号用于控制第一延迟单元延迟时间减少，当减小到一定程度，控制信号稳定，第一运算单元输出倍频时钟信号也实现了稳定；当第一延迟单元的延迟时间过短时，控制信号用于控制第一延迟单元延迟时间增大，当增大到一定程度，控制信号稳定，第一运算单元输出倍频时钟信号也实现了稳定。该稳定的延迟时钟信号经过第一运算单元的逻辑运算后，最终输出占空比稳定的倍频时钟信号。本发明的时钟倍频电路无需采用外部相对高频时钟采样计数，无需采用锁相环技术，避免了采用外部相对高频时钟采样计数所导致的倍频后输出的时钟和输入时钟相位关系不确定的问题，也避免了锁相环带宽对输入时钟的频率范围的要求，适用于对时钟的占空比有一定要求(一般为40％至60％)的应用；此外，本发明的时钟倍频电路还具有资源占用小、设计成本低、电路简单等优点。
以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种时钟倍频电路，其特征在于，包括第一延迟单元、第一运算单元和反馈控制单元，其中，
所述第一延迟单元在所述反馈控制单元的控制下将外部输入的时钟信号进行延迟处理，得到并输出延迟时钟信号；
所述第一运算单元根据外部输入的时钟信号和所述第一延迟单元输出的延迟时钟信号进行逻辑运算，得到并输出倍频时钟信号；
所述反馈控制单元根据所述第一运算单元输出的倍频时钟信号控制所述第一延迟单元的延迟处理。
2.如权利要求1所述的时钟倍频电路，其特征在于，所述第一延迟单元包括多个依次串联的带电流偏置的反相器；所述反馈控制单元用于控制各个反相器的偏置电流。
3.如权利要求1所述的时钟倍频电路，其特征在于，所述第一运算单元为对所述外部输入的时钟信号和所述延迟时钟信号进行逻辑异或运算的异或门电路，或者所述第一运算单元为对所述外部输入的时钟信号和所述延迟时钟信号进行逻辑同或运算的同或门电路。
4.如权利要求1所述的时钟倍频电路，其特征在于，所述反馈控制单元包括信号转化单元、第一开关单元、第二开关单元、第三开关单元、电阻单元和电容单元，其中，
所述信号转化单元将所述第一运算单元输出的倍频时钟信号转换为两个控制时钟信号，用于控制第一开关单元、第二开关单元的断开和闭合；
第一开关单元的一端和第二开关单元的一端分别与外部电流源连接，第一开关单元的另一端和第二开关单元的另一端与所述电阻单元的一端相连；所述电阻单元的另一端、所述电容单元的一端与所述第三开关单元的一端相连至一控制节点，所述控制节点用于产生控制所述第一延迟单元的控制信号；所述电容单元的另一端接地；所述第三开关单元的另一端连接参考电压。
5.如权利要求4所述的时钟倍频电路，其特征在于，所述第一开关单元和第二开关单元都为MOS管。
6.如权利要求4所述的时钟倍频电路，其特征在于，所述信号转化单元采用异步逻辑电路将所述第一运算单元输出的倍频时钟信号转换为两个跳变沿不重叠的控制时钟信号。
7.如权利要求6所述的时钟倍频电路，其特征在于，所述信号转化单元包括第二延迟单元、第三延迟单元和第二运算单元，所述第二延迟单元将所述第一运算单元输出的倍频时钟信号进行延迟处理，得到一控制时钟信号；所述第三延迟单元将所述控制时钟信号进行延迟处理，得到第一中间时钟信号；所述第二运算单元对所述第一运算单元输出的倍频时钟信号和所述第三延迟单元输出的第一中间时钟信号进行逻辑或运算，得到并输出另一控制时钟信号。
8.如权利要求6所述的时钟倍频电路，其特征在于，所述信号转化单元包括第四延迟单元、第三运算单元和第四运算单元，所述第四延迟单元将所述第一运算单元输出的倍频时钟信号进行延迟处理，得到第二中间时钟信号；所述第三运算单元对所述第一运算单元输出的倍频时钟信号和所述第四延迟单元输出的第二中间时钟信号进行逻辑与运算，得到并输出一控制时钟信号；所述第四运算单元对所述第一运算单元输出的倍频时钟信号和所述第四延迟单元输出的第二中间时钟信号进行逻辑或运算，得到并输出另一控制时钟信号。
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