JPS58191522A - 半導体集積回路の周波数逓倍回路 - Google Patents
半導体集積回路の周波数逓倍回路Info
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- JPS58191522A JPS58191522A JP7475582A JP7475582A JPS58191522A JP S58191522 A JPS58191522 A JP S58191522A JP 7475582 A JP7475582 A JP 7475582A JP 7475582 A JP7475582 A JP 7475582A JP S58191522 A JPS58191522 A JP S58191522A
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- JP
- Japan
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- circuit
- delay
- input
- duty
- delay control
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路の周波数逓倍回路に関する。
この種の周波数逓倍回路は、その出力をカウンタ、ラッ
チ等のクロックとして使用することが多く、従来は第１
図に示すように構成されていた。すなわち、入力パルス
を遅延回路１によシ所定時間遅延させ、この遅延ノ９ル
スと上記入力パルスとを論理回路（たとえば排他的オア
回路）２に導いて逓倍パルスを得ていた。第２図はこの
様子を示すものであり、ｔｌ＊ｔ２は遅延回路１におけ
る入力信号の立上シ、立下り時の遅延時間である。
チ等のクロックとして使用することが多く、従来は第１
図に示すように構成されていた。すなわち、入力パルス
を遅延回路１によシ所定時間遅延させ、この遅延ノ９ル
スと上記入力パルスとを論理回路（たとえば排他的オア
回路）２に導いて逓倍パルスを得ていた。第２図はこの
様子を示すものであり、ｔｌ＊ｔ２は遅延回路１におけ
る入力信号の立上シ、立下り時の遅延時間である。
ところで、上記逓倍回路においては、入カッｅルスの周
波数変化によシ出力ノクルスのデユーティが変化する。
波数変化によシ出力ノクルスのデユーティが変化する。
このように出力パルスのデユーティが一定に保たれない
場合、この出力・９ルスをカウンタ、ラッチ等のクロッ
クとして用いる際、これらのカウンタ、ラッチ等の周波
数特性に非常に大きな影響を与え、回路設計上の問題点
が多くなる。また、゛使用電源電圧等の影響で上記逓倍
回路の出力・平ルスのデユーティが一足しない場合にも
上述したと同様に問題が生じる。
場合、この出力・９ルスをカウンタ、ラッチ等のクロッ
クとして用いる際、これらのカウンタ、ラッチ等の周波
数特性に非常に大きな影響を与え、回路設計上の問題点
が多くなる。また、゛使用電源電圧等の影響で上記逓倍
回路の出力・平ルスのデユーティが一足しない場合にも
上述したと同様に問題が生じる。
本発明は上記の事情に鑑みてなされたもので、出カッ母
ルスのデユーティを入力／ＩＰルス周波数とか使用電源
電圧等の変化に影響されないで一足に保ち、しかも所望
値に設定し得る半導体集積回路の周波数逓倍回路を提供
するものである。
ルスのデユーティを入力／ＩＰルス周波数とか使用電源
電圧等の変化に影響されないで一足に保ち、しかも所望
値に設定し得る半導体集積回路の周波数逓倍回路を提供
するものである。
すなわち、本発明の半導体集積回路の周波数逓倍回路は
、遅延制御信号入力に応じて遅延時間が制御され入力パ
ルス信号を遅延させる可変遅延回路と、上記人力パルス
信号および上記可変遅延回路からの遅延・Ｐルス信号が
導かれ入力・母ルス信号の２倍の周波数を有する遅延ノ
！ルス信号を得る論理回路と、この論理回路からの逓倍
・Ｐルス信号が導かれてそのデユーティを検出し、この
検出デユーティとデユーティ設定入力との差に応じたレ
ベルの遅延制御信号を生成して前記可変遅延回路に供給
する遅延制御回路とを具備している。したがって、遅延
制御回路によるループ制御により逓倍・ぐルスのデユー
ティは一定に保たれるので、入力パルス周波数とか使用
電源電圧等の変化によるデユーティの変化は生じなくな
る。また、遅延制御回路のデユーティ設定入力によ）デ
ユーティが所望値に設定されるようになる。
、遅延制御信号入力に応じて遅延時間が制御され入力パ
ルス信号を遅延させる可変遅延回路と、上記人力パルス
信号および上記可変遅延回路からの遅延・Ｐルス信号が
導かれ入力・母ルス信号の２倍の周波数を有する遅延ノ
！ルス信号を得る論理回路と、この論理回路からの逓倍
・Ｐルス信号が導かれてそのデユーティを検出し、この
検出デユーティとデユーティ設定入力との差に応じたレ
ベルの遅延制御信号を生成して前記可変遅延回路に供給
する遅延制御回路とを具備している。したがって、遅延
制御回路によるループ制御により逓倍・ぐルスのデユー
ティは一定に保たれるので、入力パルス周波数とか使用
電源電圧等の変化によるデユーティの変化は生じなくな
る。また、遅延制御回路のデユーティ設定入力によ）デ
ユーティが所望値に設定されるようになる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第３図は半導体集積回路に設けられた周波数逓倍回
路を示すもので、入力・９ルス信号は２分岐され、その
一方の分岐信号は遅延制御信号に応じて遅延要素の特性
（たとえば抵抗値）が制御されることによって遅延時間
が制御される可変遅延回路１０に導かれ、この遅延回路
１０の遅延出力パルスは前記入力／４’ルス信号の他方
の分岐信号と共に論理回路、たとえば２人力排他的オア
回路１１の各入力として導かれる。このオア回路１１の
出力は２分岐され、一方は逓倍出力・にルスとなシ、他
方は遅延制御回路１２に導かれ、ここで逓倍出力／臂ル
スのデユーティに応じた直流レベルを有する前記遅延制
御信号が生成される。
る。第３図は半導体集積回路に設けられた周波数逓倍回
路を示すもので、入力・９ルス信号は２分岐され、その
一方の分岐信号は遅延制御信号に応じて遅延要素の特性
（たとえば抵抗値）が制御されることによって遅延時間
が制御される可変遅延回路１０に導かれ、この遅延回路
１０の遅延出力パルスは前記入力／４’ルス信号の他方
の分岐信号と共に論理回路、たとえば２人力排他的オア
回路１１の各入力として導かれる。このオア回路１１の
出力は２分岐され、一方は逓倍出力・にルスとなシ、他
方は遅延制御回路１２に導かれ、ここで逓倍出力／臂ル
スのデユーティに応じた直流レベルを有する前記遅延制
御信号が生成される。
前記可変遅延回路１０においては、入力端と出力端との
間にインバータｌ１１ＰチヤンネルＭＯ８）ランジスタ
Ｐ ｓ 、インバータＩ２＋１１、ＰチャンネルＭＯ８
）ランジスタＰ３およびインバータＩ４が直列接続され
、上記トランジスタＰｌとインバータＩ、との接続点は
コンデンサＣＩを介して接地され、トランジスタＰ、と
インバータ■４との接続点はコンデンサＣ２を介して接
地され、トランジスタＰ１およびＰ、の各ダートに遅延
制御信号が印加されている。
間にインバータｌ１１ＰチヤンネルＭＯ８）ランジスタ
Ｐ ｓ 、インバータＩ２＋１１、ＰチャンネルＭＯ８
）ランジスタＰ３およびインバータＩ４が直列接続され
、上記トランジスタＰｌとインバータＩ、との接続点は
コンデンサＣＩを介して接地され、トランジスタＰ、と
インバータ■４との接続点はコンデンサＣ２を介して接
地され、トランジスタＰ１およびＰ、の各ダートに遅延
制御信号が印加されている。
また、前記遅延制御回路１２においては、大力端がイン
バータＩｓおよび抵抗Ｒを直列に介して比較器、たとえ
ば演算増幅器１３の非反転入力端（＋）に接続され、上
記インバータＩＩ と抵抗Ｒとの接続点はコンデンサＣ
ｓを介して接地される。上記増幅器１３の非反転入力端
（→はコンデンサＣ４を介して接地され、反転入力端Ｈ
）には電源■ＤＤ電圧のたとえば棒の大きさの基準の出
力が前記遅延制御信号となる。
バータＩｓおよび抵抗Ｒを直列に介して比較器、たとえ
ば演算増幅器１３の非反転入力端（＋）に接続され、上
記インバータＩＩ と抵抗Ｒとの接続点はコンデンサＣ
ｓを介して接地される。上記増幅器１３の非反転入力端
（→はコンデンサＣ４を介して接地され、反転入力端Ｈ
）には電源■ＤＤ電圧のたとえば棒の大きさの基準の出
力が前記遅延制御信号となる。
なお、第３図の回路において、コンデンサＣ１〜Ｃ４、
抵抗ＲおよびトランジスタＰ１ 。
抵抗ＲおよびトランジスタＰ１ 。
Ｐ２の外は全て０ＭＯ８−ＦＥＴ （相補型絶縁ゲート
トランジスタ）によシ構成されており、トランジスタＰ
１＋Ｐ１は可変のＭＯ８抵抗として用いられておシ、ｖ
ＤＤは高電位側電源、■８８は低電位側電源であって本
例では接地されている。
トランジスタ）によシ構成されており、トランジスタＰ
１＋Ｐ１は可変のＭＯ８抵抗として用いられておシ、ｖ
ＤＤは高電位側電源、■８８は低電位側電源であって本
例では接地されている。
次に、第４図を参照して第３図の動作を説明する。入力
パルス信号が印加されると、遅延回路１０の遅延時間ｔ
だけ遅れて遅延パルス信号が出力し、オア回路１１から
入力Ａｌｌスス号の２倍の周波数を有する逓倍ノｆルス
信号が出力するようになる。この逓倍パルス信号のデー
−ティは遅延制御回路１２の基準電圧■８により設足−
ティがたとえば５０チに設定される。すなわち、デユー
ティが５０−の定常状態においては、遅延制御回路１２
のコンデンサＣ１の端子電圧ｖＡは第４図中実線で示す
ように充電期間（インバータ１．の入力が″ｏ”＝ｖ、
、の期間） ｔ′ｎ−、。
パルス信号が印加されると、遅延回路１０の遅延時間ｔ
だけ遅れて遅延パルス信号が出力し、オア回路１１から
入力Ａｌｌスス号の２倍の周波数を有する逓倍ノｆルス
信号が出力するようになる。この逓倍パルス信号のデー
−ティは遅延制御回路１２の基準電圧■８により設足−
ティがたとえば５０チに設定される。すなわち、デユー
ティが５０−の定常状態においては、遅延制御回路１２
のコンデンサＣ１の端子電圧ｖＡは第４図中実線で示す
ように充電期間（インバータ１．の入力が″ｏ”＝ｖ、
、の期間） ｔ′ｎ−、。
ｔ′と放電期間（インバーター、の入力が１″＝ｖＤＩ
）の期間） １ｎ−１＋１ｎとがほぼ等しくなり、この
ときコンデンサＣ４により平滑された増幅器１３の（ト
）入力端の比較入力電圧Ｖ、（第４図中一点鎖線参鵬と
←）入力端の前記基準電圧ｖＲとで定まるレベルの遅延
制御信号ｖｃ（第４図ウニ点鎖線参照）によって遅延回
路１０の遅延時間ｔが入力パルス信号のノ臂ルス幅のほ
ぼ捧になる。したがって、上記基準電圧ｖ１を可変する
ことによって、その電圧Ｖ、に応じて逓倍ノヤルス信号
のデユーティが所耀値に設定されて安定するようになる
。
）の期間） １ｎ−１＋１ｎとがほぼ等しくなり、この
ときコンデンサＣ４により平滑された増幅器１３の（ト
）入力端の比較入力電圧Ｖ、（第４図中一点鎖線参鵬と
←）入力端の前記基準電圧ｖＲとで定まるレベルの遅延
制御信号ｖｃ（第４図ウニ点鎖線参照）によって遅延回
路１０の遅延時間ｔが入力パルス信号のノ臂ルス幅のほ
ぼ捧になる。したがって、上記基準電圧ｖ１を可変する
ことによって、その電圧Ｖ、に応じて逓倍ノヤルス信号
のデユーティが所耀値に設定されて安定するようになる
。
これに対して、上記のように基準電圧■８を可変してか
らデユーティが安定するまでのデユーティ設定期間、ま
たは入力パルス信号が印加されてからあるいは周波数変
化とか使用電源電圧の変化等により入力パルスのデユー
ティが変化してからそのとき印加されている基準電圧ｖ
Ｒに応じてデユーティが安定するまでのデユーティ設定
期間においては、第４図に示すような動作が行なわれる
。すなわち、遅延制御回路１２の入力パルス（逓倍・ぐ
ルス）のデユーティ変化に応じてコンデンサＣ３の放電
期間ｔ１１ｔ２＋ｔ３・・・、充電期間ｔ’ｌ ＋
Ｎ ＋ ｊ′ｓ・・・が順次変化し、コンデンサＣ４
の平滑電圧ＶＢ（増幅器１３の比較入力電圧）も次第に
変化し、増幅器１３の出力ｖｃ（遅延制御信号）も次第
に変化し、遅延回路１０においてもトランジスタＰ１ｒ
Ｐ２の抵抗値が次第に変化し、遅延時間ｔが次第に変化
し、デユーティは基準電圧ｖＲによって足まくデユーテ
ィが５０チ）に接近していく。ここで、遅延制御信号レ
ベルが高くなると、ＰチャンネルトランジスタＰ１＋Ｐ
１の抵抗値が高くなり、遅延回路１０の遅延時間ｔが長
くなり、逆に遅延制御信号レベルが低くなると遅延時間
ｔは短くなる。
らデユーティが安定するまでのデユーティ設定期間、ま
たは入力パルス信号が印加されてからあるいは周波数変
化とか使用電源電圧の変化等により入力パルスのデユー
ティが変化してからそのとき印加されている基準電圧ｖ
Ｒに応じてデユーティが安定するまでのデユーティ設定
期間においては、第４図に示すような動作が行なわれる
。すなわち、遅延制御回路１２の入力パルス（逓倍・ぐ
ルス）のデユーティ変化に応じてコンデンサＣ３の放電
期間ｔ１１ｔ２＋ｔ３・・・、充電期間ｔ’ｌ ＋
Ｎ ＋ ｊ′ｓ・・・が順次変化し、コンデンサＣ４
の平滑電圧ＶＢ（増幅器１３の比較入力電圧）も次第に
変化し、増幅器１３の出力ｖｃ（遅延制御信号）も次第
に変化し、遅延回路１０においてもトランジスタＰ１ｒ
Ｐ２の抵抗値が次第に変化し、遅延時間ｔが次第に変化
し、デユーティは基準電圧ｖＲによって足まくデユーテ
ィが５０チ）に接近していく。ここで、遅延制御信号レ
ベルが高くなると、ＰチャンネルトランジスタＰ１＋Ｐ
１の抵抗値が高くなり、遅延回路１０の遅延時間ｔが長
くなり、逆に遅延制御信号レベルが低くなると遅延時間
ｔは短くなる。
なお、遅延制御回路１２における入力段のインバータ！
３、すなわち逓倍ノ臂ルスのデユーティを検出するため
の０ＭＯ８インバータは、そのＰチャンネルトランジス
タのｇｒｎ（相互コンダクタンス）とＮチャンネルトラ
ンジスタのｇｍとが等しく設定されているので、回路閾
値電圧■ＴＨがほぼ’ＡＶ（、ｐとなっておシ、逓倍）
９ルスの周波数が高くてその波形の立上りおよび立下り
がなかった場合でも、はぼＡＶＤＤを基準に・ンルス整
形することによってデユーティをほぼ正確に捉えること
が可能である。
３、すなわち逓倍ノ臂ルスのデユーティを検出するため
の０ＭＯ８インバータは、そのＰチャンネルトランジス
タのｇｒｎ（相互コンダクタンス）とＮチャンネルトラ
ンジスタのｇｍとが等しく設定されているので、回路閾
値電圧■ＴＨがほぼ’ＡＶ（、ｐとなっておシ、逓倍）
９ルスの周波数が高くてその波形の立上りおよび立下り
がなかった場合でも、はぼＡＶＤＤを基準に・ンルス整
形することによってデユーティをほぼ正確に捉えること
が可能である。
上述したように、本発明の半導体集積回路の周波数逓倍
回路によれば、出力パルスのデユーティを入カッ９ルス
の周波数とか使用電源電圧等の変化に影響されないで一
定に保ち、しかも所望値に設定することができる。
回路によれば、出力パルスのデユーティを入カッ９ルス
の周波数とか使用電源電圧等の変化に影響されないで一
定に保ち、しかも所望値に設定することができる。
したがって、上記出カッ臂ルスがクロックとして供給さ
れるラッチ、カウンタ等は入力クロックのデユーティを
一定として回路設計すればよく、設計が楽になる。まだ
、本発明の逓倍回路により一相クロックから二相クロッ
クを生成してたとえばノリチャージ型論理回路に供給す
る場合、たとえばノリチャージ期間に相当するデユーテ
ィを必要最小限まで短かくするようにデユーティ設定を
行なえば論理動作期間を長くとれる利点かあシ、クロッ
ク供給先回路の動作速度に応じて最適なデユーティを設
定することによってクロック供給先回路全体のマージン
を向上することができる。逆に、デユーティが５０−か
らずれた場合に全体の動作特性が制限されるようなりロ
ック供給先回路に対しては、デー−ティを正確に５０−
に設定することができるので上記制限を生じさせないで
済む。
れるラッチ、カウンタ等は入力クロックのデユーティを
一定として回路設計すればよく、設計が楽になる。まだ
、本発明の逓倍回路により一相クロックから二相クロッ
クを生成してたとえばノリチャージ型論理回路に供給す
る場合、たとえばノリチャージ期間に相当するデユーテ
ィを必要最小限まで短かくするようにデユーティ設定を
行なえば論理動作期間を長くとれる利点かあシ、クロッ
ク供給先回路の動作速度に応じて最適なデユーティを設
定することによってクロック供給先回路全体のマージン
を向上することができる。逆に、デユーティが５０−か
らずれた場合に全体の動作特性が制限されるようなりロ
ック供給先回路に対しては、デー−ティを正確に５０−
に設定することができるので上記制限を生じさせないで
済む。
第１図は従来の半導体集積回路の周波数逓倍回路を示す
回路図、第２図は第１図の動作説明のために示す電圧波
形図、第３図は本発明に係る半導体集積回路の周波数逓
倍回路の一実施例を示す回路図、第４図は第３図の動作
説明のために示す電圧波形図である。 １０・・・可変遅延回路、１１・・・論理回路、１２・
・・遅延制御回路、１３・・・比較器、Ｉｌｌ・・・Ｃ
ＭＯＳＭＯＳインパール ＋ Ｃ４・・・コンデンサ
、Ｒ・・・抵抗、ＰＫ ＊Ｐｚ・・・ＭＯＳ ）う／ジ
スタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 、・２ 第２図
回路図、第２図は第１図の動作説明のために示す電圧波
形図、第３図は本発明に係る半導体集積回路の周波数逓
倍回路の一実施例を示す回路図、第４図は第３図の動作
説明のために示す電圧波形図である。 １０・・・可変遅延回路、１１・・・論理回路、１２・
・・遅延制御回路、１３・・・比較器、Ｉｌｌ・・・Ｃ
ＭＯＳＭＯＳインパール ＋ Ｃ４・・・コンデンサ
、Ｒ・・・抵抗、ＰＫ ＊Ｐｚ・・・ＭＯＳ ）う／ジ
スタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 、・２ 第２図
Claims (3)
- （１）遅延制御信号入力に応じて遅延時間が制御され入
力パルス信号を遅延させる可変遅延回路と、上記入力・
卆ルス信号および上記可変遅延回路からの遅延・七ルス
信号が導かれて入力パルス信号の２倍の周波数を有する
逓倍ノ９ルス信号を得る論理回路と、この論理回路から
の逓倍パルス信号が導かれてそのデユーティを検出し、
この検出デユーティとデユーティ設定入力との差に応じ
たレベルの遅延制御信号を生成して前記可変遅延回路に
供給する遅延制御回路とを具備することを特徴とする半
導体集積回路の周波数逓倍回路。 - （２）前記遅延制御回路は、逓倍パルス信号入力のデユ
ーティに応じた直流電圧を生成し、この直流電圧とデユ
ーティ設定用基準電圧入力とを比較して遅延制御信号を
生成するようにしてなることを特徴とする特許請求の範
囲第１項記載の半導体集積回路の周波数逓倍回路。 - （３） 前記遅延回路は、逓倍ノｊルス信号入力をＣ
ＭＯＳインバータに導いてＡ？ルス整形を行なってから
デユーティ検出を行なうことを特徴とする特許請求の範
囲第１項記載の半導体集積回路の周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7475582A JPS58191522A (ja) | 1982-05-04 | 1982-05-04 | 半導体集積回路の周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7475582A JPS58191522A (ja) | 1982-05-04 | 1982-05-04 | 半導体集積回路の周波数逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58191522A true JPS58191522A (ja) | 1983-11-08 |
Family
ID=13556399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7475582A Pending JPS58191522A (ja) | 1982-05-04 | 1982-05-04 | 半導体集積回路の周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191522A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0155041A2 (en) * | 1984-02-29 | 1985-09-18 | American Microsystems, Incorporated | A frequency doubler |
| JPS63204813A (ja) * | 1986-11-07 | 1988-08-24 | マイテル・コーポレーション | 周波数２倍器 |
| JPS63160087U (ja) * | 1987-04-09 | 1988-10-19 | ||
| JPH0281513A (ja) * | 1988-09-17 | 1990-03-22 | Rohm Co Ltd | 周波数逓倍回路 |
| JPH02192311A (ja) * | 1989-01-20 | 1990-07-30 | Nec Corp | 逓倍回路 |
| JPH04105725U (ja) * | 1991-02-18 | 1992-09-11 | 日本電気株式会社 | 逓倍回路 |
| JPH04329710A (ja) * | 1991-04-30 | 1992-11-18 | Nec Corp | ２逓倍回路 |
| JPH0658614U (ja) * | 1984-07-05 | 1994-08-12 | ヒューレット・パッカード・カンパニー | Ｆｍ検波回路 |
| JP2009055409A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 可変周波数発振回路 |
| CN103326697A (zh) * | 2012-03-20 | 2013-09-25 | 国民技术股份有限公司 | 一种时钟倍频电路 |
| CN105162435A (zh) * | 2015-08-28 | 2015-12-16 | 西安启微迭仪半导体科技有限公司 | 一种宽调整范围的时钟占空比调整电路 |
-
1982
- 1982-05-04 JP JP7475582A patent/JPS58191522A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0155041A2 (en) * | 1984-02-29 | 1985-09-18 | American Microsystems, Incorporated | A frequency doubler |
| JPH0658614U (ja) * | 1984-07-05 | 1994-08-12 | ヒューレット・パッカード・カンパニー | Ｆｍ検波回路 |
| JPH04128429U (ja) * | 1986-11-07 | 1992-11-24 | マイテル・コーポレーシヨン | 周波数２倍器 |
| JPS63204813A (ja) * | 1986-11-07 | 1988-08-24 | マイテル・コーポレーション | 周波数２倍器 |
| JPS63160087U (ja) * | 1987-04-09 | 1988-10-19 | ||
| JPH0516873Y2 (ja) * | 1987-04-09 | 1993-05-06 | ||
| JPH0281513A (ja) * | 1988-09-17 | 1990-03-22 | Rohm Co Ltd | 周波数逓倍回路 |
| JPH02192311A (ja) * | 1989-01-20 | 1990-07-30 | Nec Corp | 逓倍回路 |
| JPH04105725U (ja) * | 1991-02-18 | 1992-09-11 | 日本電気株式会社 | 逓倍回路 |
| JPH04329710A (ja) * | 1991-04-30 | 1992-11-18 | Nec Corp | ２逓倍回路 |
| JP2009055409A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 可変周波数発振回路 |
| CN103326697A (zh) * | 2012-03-20 | 2013-09-25 | 国民技术股份有限公司 | 一种时钟倍频电路 |
| CN105162435A (zh) * | 2015-08-28 | 2015-12-16 | 西安启微迭仪半导体科技有限公司 | 一种宽调整范围的时钟占空比调整电路 |
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