JPH0516873Y2 - - Google Patents
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- Publication number
- JPH0516873Y2 JPH0516873Y2 JP1987054359U JP5435987U JPH0516873Y2 JP H0516873 Y2 JPH0516873 Y2 JP H0516873Y2 JP 1987054359 U JP1987054359 U JP 1987054359U JP 5435987 U JP5435987 U JP 5435987U JP H0516873 Y2 JPH0516873 Y2 JP H0516873Y2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- output
- capacitor
- analog delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 15
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、チヤージポンプ回路に関する。
電気的に消去可能なプログラマブル読出専用メ
モリ（以下EEPROMと称す）は、書込時あるい
は消去時には、電源電圧より高い電圧を必要とす
る。一般に、チヤージポンプ回路は、内部電源電
圧からEEPROMの書込用あるいは消去用の高電
圧を得るための昇圧回路として用いられる。
モリ（以下EEPROMと称す）は、書込時あるい
は消去時には、電源電圧より高い電圧を必要とす
る。一般に、チヤージポンプ回路は、内部電源電
圧からEEPROMの書込用あるいは消去用の高電
圧を得るための昇圧回路として用いられる。
従来のチヤージポンプ回路の一例を第３図に示
す。第３図において、１は電源電圧印加端子、２
２は内部クロツク入力端子、３は第１段目の昇圧
信号線、４は高電圧出力端子、Ｑ１からQo+1は
各々昇圧用ＮチヤンネルMOSトランジスタ、Ｃ
１からCnは各々昇圧用容量である。
す。第３図において、１は電源電圧印加端子、２
２は内部クロツク入力端子、３は第１段目の昇圧
信号線、４は高電圧出力端子、Ｑ１からQo+1は
各々昇圧用ＮチヤンネルMOSトランジスタ、Ｃ
１からCnは各々昇圧用容量である。
第３図において、内部クロツク入力端子２２に
入力されるクロツク信号が電源電圧レベル（以下
“Ｈ”と称す）の時、電源電圧印加端子１に印加
された電位により、ＮチヤンネルMOSトランジ
スタＱ１を介して電源電位とほぼ等電位になるま
で容量Ｃ１に充電がなされる。その後クロツク信
号が接地電位レベル（以下“Ｌ”レベルと称す）
に変化すると、Ｃ１による容量カツプリングのた
め信号線３の電位は昇圧され電源電圧の約２倍と
なり、ＮチヤンネルMOSトランジスタＱ２を介
して容量Ｃ２に伝えられる。この時、信号線３の
電位は電源電圧を越えているのでＮチヤンネル
MOSトランジスタＱ１はオフ状態となり、信号
線３に充電された電荷が電源電圧印加端子１側へ
放電される事はほとんどない。このようにして、
ＮチヤンネルMOSトランジスタＱ３を介して容
量Ｃ３へ、ＮチヤンネルMOSトランジスタＱ４
を介して容量Ｃ４へと順次昇圧を加えながら前段
の昇圧電位が後段へ伝えられ、高電圧出力端子４
に求める高電圧を得る。
入力されるクロツク信号が電源電圧レベル（以下
“Ｈ”と称す）の時、電源電圧印加端子１に印加
された電位により、ＮチヤンネルMOSトランジ
スタＱ１を介して電源電位とほぼ等電位になるま
で容量Ｃ１に充電がなされる。その後クロツク信
号が接地電位レベル（以下“Ｌ”レベルと称す）
に変化すると、Ｃ１による容量カツプリングのた
め信号線３の電位は昇圧され電源電圧の約２倍と
なり、ＮチヤンネルMOSトランジスタＱ２を介
して容量Ｃ２に伝えられる。この時、信号線３の
電位は電源電圧を越えているのでＮチヤンネル
MOSトランジスタＱ１はオフ状態となり、信号
線３に充電された電荷が電源電圧印加端子１側へ
放電される事はほとんどない。このようにして、
ＮチヤンネルMOSトランジスタＱ３を介して容
量Ｃ３へ、ＮチヤンネルMOSトランジスタＱ４
を介して容量Ｃ４へと順次昇圧を加えながら前段
の昇圧電位が後段へ伝えられ、高電圧出力端子４
に求める高電圧を得る。
従来のチヤージポンプ回路においては、内部動
作クロツクの周波数が低くなると、容量に蓄えら
れた昇圧電位が基板あるいは前段容量等へ放電を
起こす時間が長くなり、EPROMの書込あるいは
消去に必要な高電圧を得られないという欠点があ
る。
作クロツクの周波数が低くなると、容量に蓄えら
れた昇圧電位が基板あるいは前段容量等へ放電を
起こす時間が長くなり、EPROMの書込あるいは
消去に必要な高電圧を得られないという欠点があ
る。
本考案の目的は、上記欠点を解決し、低周波数
のクロツクにおいても充分に昇圧された電圧を得
られるようにし、より広い周波数帯において使用
可能なチヤージポンプ回路を提供する事にある。
のクロツクにおいても充分に昇圧された電圧を得
られるようにし、より広い周波数帯において使用
可能なチヤージポンプ回路を提供する事にある。
本考案のチヤージポンプ回路は、第１のクロツ
クにより電源電圧を昇圧して高電圧を発生する昇
圧回路と、第２のクロツクを入力としインバータ
と容量より成るアナログ遅延回路と、該アナログ
遅延回路の容量と並列に、不揮発性メモリ出力を
ゲート入力とするトランスフアゲートを介して接
続された容量から成る遅延時間調整回路と、前記
アナログ遅延回路の出力と前記第２のクロツクと
の排他的論理和をとる手段と、この出力と前記第
２のクロツクとを切換えて前記第１のクロツクと
して出力するクロツク切換回路とを有する事を特
徴とする。
クにより電源電圧を昇圧して高電圧を発生する昇
圧回路と、第２のクロツクを入力としインバータ
と容量より成るアナログ遅延回路と、該アナログ
遅延回路の容量と並列に、不揮発性メモリ出力を
ゲート入力とするトランスフアゲートを介して接
続された容量から成る遅延時間調整回路と、前記
アナログ遅延回路の出力と前記第２のクロツクと
の排他的論理和をとる手段と、この出力と前記第
２のクロツクとを切換えて前記第１のクロツクと
して出力するクロツク切換回路とを有する事を特
徴とする。
以下、本考案の詳細をその実施例について図面
を参照して説明する。
を参照して説明する。
第１図は本考案の一実施例を示す回路構成図で
ある。第１図において、２は第３図２２と同等の
内部クロツク入力端子、５は昇圧回路、６はクロ
ツク切換信号入力端子、７はクロツク切換回路出
力信号線、８はクロツク周波数変換回路、９はア
ナログ遅延回路、１０は不揮発性メモリ、１１は
遅延時間調整回路、１２はクロツク周波数変換回
路出力信号線、１３はクロツク切換回路である。
その他の符号は、第３図で説明した回路を示す。
ある。第１図において、２は第３図２２と同等の
内部クロツク入力端子、５は昇圧回路、６はクロ
ツク切換信号入力端子、７はクロツク切換回路出
力信号線、８はクロツク周波数変換回路、９はア
ナログ遅延回路、１０は不揮発性メモリ、１１は
遅延時間調整回路、１２はクロツク周波数変換回
路出力信号線、１３はクロツク切換回路である。
その他の符号は、第３図で説明した回路を示す。
第１図において、内部クロツク入力端子２に印
加されるクロツク信号が、昇圧回路５において
EPROMの書込あるいは消去時に必要且つ充分に
昇圧された電圧を出力可能な高周波数である場合
は、クロツク切換信号入力端子６には“Ｌ”レベ
ルが与えられ、クロツク切換回路出力信号線７に
は内部クロツク入力端子２に与えられたクロツク
信号の反転された信号が出力される。
加されるクロツク信号が、昇圧回路５において
EPROMの書込あるいは消去時に必要且つ充分に
昇圧された電圧を出力可能な高周波数である場合
は、クロツク切換信号入力端子６には“Ｌ”レベ
ルが与えられ、クロツク切換回路出力信号線７に
は内部クロツク入力端子２に与えられたクロツク
信号の反転された信号が出力される。
一方、内部クロツク入力端子２に印加されるク
ロツク信号が低周波の場合には、クロツク切換信
号入力端子６に“Ｈ”レベルを与える事により、
クロツク切換回路出力信号線７には、クロツク周
波数変換回路８の出力の反転された信号が出力さ
れる。
ロツク信号が低周波の場合には、クロツク切換信
号入力端子６に“Ｈ”レベルを与える事により、
クロツク切換回路出力信号線７には、クロツク周
波数変換回路８の出力の反転された信号が出力さ
れる。
クロツク周波数変換回路８は、直列に接続され
た数段のインバータと、各インバータの出力と接
地電位の間に接続された容量より成るアナログ遅
延回路９の出力と、内部クロツク入力端子２に印
加されるクロツク信号との排他的論理和をとるも
のである。
た数段のインバータと、各インバータの出力と接
地電位の間に接続された容量より成るアナログ遅
延回路９の出力と、内部クロツク入力端子２に印
加されるクロツク信号との排他的論理和をとるも
のである。
アナログ遅延回路９は、内部クロツク入力端子
２のクロツク信号の位相を遅らせるもので、その
位相の遅れは、内部クロツク入力端子２に印加さ
れるクロツク信号の周期の1/4になるようにする。
さらにこの位相の遅れの調整はプログラムによつ
て制御される数ビツトの不揮発性メモリ１０の出
力によつて遅延時間調整回路１１内のトランスフ
アゲートの開閉を行ない、アナログ遅延回路９の
遅延容量値を変化させてなされる。一般に、アナ
ログ遅延回路の遅延時間は、製造工程で生じる容
量値等のバラツキのため、設計段階で微調整を行
なうのは大変難かしい。しかし、本実施例のよう
な構成とすれば、テスト時の測定値から、最良の
遅延時間となる遅延容量値をとるように不揮発性
メモリに記憶させることにより、アナログ遅延回
路９の遅延時間の正確な調整が可能となる。
２のクロツク信号の位相を遅らせるもので、その
位相の遅れは、内部クロツク入力端子２に印加さ
れるクロツク信号の周期の1/4になるようにする。
さらにこの位相の遅れの調整はプログラムによつ
て制御される数ビツトの不揮発性メモリ１０の出
力によつて遅延時間調整回路１１内のトランスフ
アゲートの開閉を行ない、アナログ遅延回路９の
遅延容量値を変化させてなされる。一般に、アナ
ログ遅延回路の遅延時間は、製造工程で生じる容
量値等のバラツキのため、設計段階で微調整を行
なうのは大変難かしい。しかし、本実施例のよう
な構成とすれば、テスト時の測定値から、最良の
遅延時間となる遅延容量値をとるように不揮発性
メモリに記憶させることにより、アナログ遅延回
路９の遅延時間の正確な調整が可能となる。
第２図は第１図中のクロツク周波数変換回路８
の主な信号のタイミング図である。第２図ａは内
部クロツク入力端子２に印加されるクロツク信号
の波形、同図ｂはアナログ遅延回路９の出力波
形、同図ｃはクロツク周波数変換回路８の出力信
号波形である。
の主な信号のタイミング図である。第２図ａは内
部クロツク入力端子２に印加されるクロツク信号
の波形、同図ｂはアナログ遅延回路９の出力波
形、同図ｃはクロツク周波数変換回路８の出力信
号波形である。
前述のように、アナログ遅延回路９の出力波形
は、クロツク信号より1/4周期遅れているので、
クロツク信号とアナログ遅延回路出力との排他的
論理和をとると、クロツク周波数変換回路８の出
力としてクロツク信号の２倍の周波数の波形を得
る。
は、クロツク信号より1/4周期遅れているので、
クロツク信号とアナログ遅延回路出力との排他的
論理和をとると、クロツク周波数変換回路８の出
力としてクロツク信号の２倍の周波数の波形を得
る。
このようにして、内部動作クロツクが低周波数
の時には２倍の周波数のクロツク信号を昇圧部に
与える事ができ、内部動作クロツクが低周波数の
場合でも充分高い電圧を出力する、より広い周波
数帯において使用可能なチヤージポンプ回路が得
られる。
の時には２倍の周波数のクロツク信号を昇圧部に
与える事ができ、内部動作クロツクが低周波数の
場合でも充分高い電圧を出力する、より広い周波
数帯において使用可能なチヤージポンプ回路が得
られる。
以上の説明においては例として、クロツク周波
数変換回路を内部動作クロツクの２倍の周波数の
クロツク信号を出力するものとしたが、これに限
られることはなく、前記クロツク周波数変換回路
を複数個縦続接続して内部クロツクの４倍、８倍
の周波数のクロツク信号を得るような構成にして
も同様の効果が得られ、本考案の目的を達成する
ことができる。
数変換回路を内部動作クロツクの２倍の周波数の
クロツク信号を出力するものとしたが、これに限
られることはなく、前記クロツク周波数変換回路
を複数個縦続接続して内部クロツクの４倍、８倍
の周波数のクロツク信号を得るような構成にして
も同様の効果が得られ、本考案の目的を達成する
ことができる。
以上の説明で明らかな如く、本考案のチヤージ
ポンプ回路によれば、内部動作クロツクが低周波
数であつても充分に昇圧された電圧を得られ、よ
り広い周波数帯において使用可能なチヤージポン
プ回路を得る事ができる。
ポンプ回路によれば、内部動作クロツクが低周波
数であつても充分に昇圧された電圧を得られ、よ
り広い周波数帯において使用可能なチヤージポン
プ回路を得る事ができる。
第１図は本考案のチヤージポンプ回路の一実施
例を示す回路構成図、第２図は第１図中のクロツ
ク周波数変換回路８の主な信号のタイミング図、
第３図は従来のチヤージポンプ回路の一例を示す
回路構成図である。 １……電源電圧印加端子、２，２２……内部ク
ロツク入力端子、３……第１段目の昇圧信号線、
４……高電圧出力端子、５……昇圧回路、６……
クロツク切換信号入力端子、７……クロツク切換
回路出力信号線、８……クロツク周波数切換回
路、９……アナログ遅延回路、１０……不揮発性
メモリ、１１……遅延時間調整回路、１２……ク
ロツク周波数変換回路出力信号線、１３……クロ
ツク切換回路、Ｑ１〜Qo+1……昇圧用Ｎチヤン
ネルMOSトランジスタ、Ｃ１〜Cn……昇圧用容
量。
例を示す回路構成図、第２図は第１図中のクロツ
ク周波数変換回路８の主な信号のタイミング図、
第３図は従来のチヤージポンプ回路の一例を示す
回路構成図である。 １……電源電圧印加端子、２，２２……内部ク
ロツク入力端子、３……第１段目の昇圧信号線、
４……高電圧出力端子、５……昇圧回路、６……
クロツク切換信号入力端子、７……クロツク切換
回路出力信号線、８……クロツク周波数切換回
路、９……アナログ遅延回路、１０……不揮発性
メモリ、１１……遅延時間調整回路、１２……ク
ロツク周波数変換回路出力信号線、１３……クロ
ツク切換回路、Ｑ１〜Qo+1……昇圧用Ｎチヤン
ネルMOSトランジスタ、Ｃ１〜Cn……昇圧用容
量。
Claims (1)
- 第１のクロツクにより電源電圧を昇圧して高電
圧を発生する昇圧回路と、第２のクロツクを入力
としインバータと容量より成るアナログ遅延回路
と、該アナログ遅延回路の容量と並列に、不揮発
性メモリ出力をゲート入力とするトランスフアゲ
ートを介して接続された容量から成る遅延時間調
整回路と、前記アナログ遅延回路の出力と前記第
２のクロツクとの排他的論理和をとる手段と、こ
の出力と前記第２のクロツクとを切換えて前記第
１のクロツクとして出力するクロツク切換回路と
を有する事を特徴とするチヤージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987054359U JPH0516873Y2 (ja) | 1987-04-09 | 1987-04-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987054359U JPH0516873Y2 (ja) | 1987-04-09 | 1987-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160087U JPS63160087U (ja) | 1988-10-19 |
| JPH0516873Y2 true JPH0516873Y2 (ja) | 1993-05-06 |
Family
ID=30881280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987054359U Expired - Lifetime JPH0516873Y2 (ja) | 1987-04-09 | 1987-04-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0516873Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3378457B2 (ja) * | 1997-02-26 | 2003-02-17 | 株式会社東芝 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56159715A (en) * | 1980-05-12 | 1981-12-09 | Ricoh Elemex Corp | Voltage control circuit |
| JPS58111429A (ja) * | 1981-12-24 | 1983-07-02 | Nec Corp | 遅延回路 |
| JPS58191522A (ja) * | 1982-05-04 | 1983-11-08 | Toshiba Corp | 半導体集積回路の周波数逓倍回路 |
-
1987
- 1987-04-09 JP JP1987054359U patent/JPH0516873Y2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56159715A (en) * | 1980-05-12 | 1981-12-09 | Ricoh Elemex Corp | Voltage control circuit |
| JPS58111429A (ja) * | 1981-12-24 | 1983-07-02 | Nec Corp | 遅延回路 |
| JPS58191522A (ja) * | 1982-05-04 | 1983-11-08 | Toshiba Corp | 半導体集積回路の周波数逓倍回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63160087U (ja) | 1988-10-19 |
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