JPS5915212B2 - 発振回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、デユーティが５０％でない発振出力を生じる
発振回路に関する。

遅延回路の出力を入力段へ正帰還して発振する発振回路
には、従来第１図のように構成されたものがある。

この発振回路はインバータを含む遅延回路１および正帰
還路ｌを廟し、出力は波形整形回路２を通して取出す。

遅延回路１はエンハンスメント型のＭＯＳトランジスタ
Ｑ１を抵抗とし且つこれと容量Ｃを組合わせたＣＲ時定
数回路ＯＲ１〜ＣＲ３と、ゲート・ドレインを短絡した
デプレッション型の負荷ＭＯＳトランジスタＱ２および
エンハンスメント型の駆動トランジスタＱ３からなるイ
ンバータＩＮＶ１〜■ＮＶ３からなり、各インバータＩ
Ｎｖ１〜１Ｎ■３はＣＲ時定数回路ＣＲ１〜ＣＲ３の前
に置かれてバッファ兼用となり、そして最終段のＯＲ時
定数回路ＣＲ３の出力が初段のインバータＩ Ｎ Ｖｌ
のトランジスタＱ３に帰還される。

波形整形回路２はデプレッション型の負荷トランジスタ
Ｑ２およびエンハンスメント型の駆動トランジスタＱ３
からなるインバータＩＮＶ４〜ＩＮＶ６で構成され、初
段のインバータＩＮＶ４に遅延回路１の出力を受けて、
最終段のインバータＩＮＶ、から整形および位相反転し
た発振出力ＯＵＴ、を生じる。

か＼る発振回路の各時定数回路ＯＲ，〜ＣＲ３は、前段
のインバータの出力がＨのときトランジスタＱ１を通し
て容量Ｃに充電し、逆にＬのとき該トランジスタを通し
て放電し、か＼る動作により信号伝播に遅延を与える。

本例ではかＮる遅延回路が３段あり、従って全体として
は個々の遅延回路の遅延時間の３倍の遅延が与えられ、
そしてインバータも３個つまり奇数であるから線路ｌに
より正帰還が行なわれ、所定周期（周波数）の発振出力
０ＵＴ１が得られる。

波形整形回路２は遅延回路１のなまった出力を波形整形
し、必要に応じて位相反転し、従って発振動作には直接
関係しない。

ところでこの種の発振回路ではＯＲ時定数回路の時定数
を充電時と放電時とで同一にしておくのが通例である。

つまり、トランジスタＱ１は機能的には純抵抗であるが
、ＭＯＳトランジスタＱ１を抵抗として用いる場合でも
そのゲートは電源ＶＤＤに接続するのが一般的である。

このためＣＲ時定数回路ＯＲ７〜ＣＲ３の充放電時定数
は略等しくなり、発振出力０ＵＴ１はデユーティ５０％
に、つまり第２図のように発振周期ＴにおいてＨレベル
期間ＴＨとＬレベル期間ＴＬが等しくなる。

この様な発振出力０ＵＴ１は通常用途には適当であるが
、例えばＥＰＲＯＭのプログラム回路に使用する場合に
は不都合がある。

即ちこの場合は書込効率を改善するためにプログラム可
能期間（第２図のＴＬ期間）をスタンバイ期間（同ＴＨ
期間）より長くしたい。

しかし、第１図の回路構成では上述した要望に直接応え
ることはできず、一般には分周回路等を組合わせてデユ
ーティが５０％でない出力を得る等の類型な処理をしな
ければならない。

本発明はデユーティが５０％でない発振出力を簡易な構
成で得ようとするもので、遅延回路と正帰還が施された
インバータを備え、該遅延回路を正帰還ループ内に挿入
して所定デユーティの発振出力を得る発振回路において
、該遅延回路は、デプレッション型ＭＯＳトランジスタ
から成る抵抗と容量とからなるＲＯ時定数回路とし、か
つ該ＭＯＳトランジスタのソース・ドレイン間は該正帰
還ループ内に直列に挿入され、ゲートは該ドレインまた
は該ソースへ接続され、該ゲートの電位に応じて該ＲＯ
時定数回路の時定数が変化する様にしたことを特徴とす
るものであるが、以下図示の実施例を参照しながらこれ
を詳細に説明する。

第３図は本発明の一実施例であり、第１図と同一部分に
は同一符号が付しである。

この実施例が第１図と異なる主な点は、ＯＲ時定数回路
ＣＲ１〜ＣＲ３の抵抗要素となるトランジスタをデプレ
ッション型ＭＯＳトランジスタＱ４に置き換え、且つ各
トランジスタＱ４のゲートを電源ＶＤＤではなく、その
ドレインまたはソースへ接続した点である。

例えば時定数回路ＣＲ１のトランジスタＱ４はそのゲー
トがドレイン側へ接続され、前段のインバータＩＮＶ１
の出力でゲート電位が変化する。

つまり、インバータＩＮＶ１の出力がＬからＨになると
ゲ′−ト電位も上昇してトランジスタＱ４の等価抵抗は
小になり、時定数回路ＣＲ１の充電時定数を小さくして
その出力（容量Ｃの端子電圧）のＬからＨへの遷移を早
める。

逆にインバータＩＮＶ１の出力がＬになるとトランジス
タＱ４のゲート電位が低下してその等価抵抗は犬になる
ので、時定数回路ＣＲ１の放電時定数は犬となり、その
結果該回路ＣＲ１の出力のＨからＬへの遷移は遅くなる
。

このことで発振出力０ＵＴ２のデユーティを５０％から
ずらすことができるがＯＲ１〜ＣＲ３の各段でトランジ
スタＱ４のゲートを同一側に接続すると、インバータＩ
Ｎ Ｖ１〜１Ｎ■３が逆動作することから上述した効
果は相殺されてしまい（時定数回路が偶数個なら完全に
相殺され、奇数個なら１個分しか残らない）、十分にデ
ユーティを５０％からずらすことはできない。

これに対し各段毎にトランジスタＱ４のゲートを異なる
側に接続すると上述した効果は加算的になり、本例では
１個分の３倍の遅延が得られる。

時定数回路ＣＲ２ではトランジスタＱ４のゲートをソー
ス側に、また時定数回路ＣＲ３ではトランジスタＱ４の
ゲートをドレイン側に接続しであるのはこの理由による
。

このようにすれば発振出力０ＵＴ２のテ゛ニーティを第
４図のように設定でき、Ｌレベル期間ＴＬをＨレベル期
間ＴＨより長くすることができる。

尚、波形整形回路２の２段目のインバータ■ＮＶ５から
発振出力を取り出せば、同一周期ＴでＨレベル期間ＴＨ
の長い波形となることは明らかである。

第５図はＥＰＲＯＭの書込み回路の一部を示す。

この第５図でｌはＥＦＲＯＭのメモリセルに至る導線（
ビット線）であり、ＶＰＰは例えば２５Ｖという高いＦ
ＲＯＭ書込み用電源である０Ｑ２９は電源ＶＰＰへの導
線ｌの切離を制御するトランジスタであり、そのゲート
は２段のブートストラップ回路により制御される。

Ｃ６，Ｃ６はそのブートストラップ回路の容量、Ｑ２５
〜Ｑ２８はトランジスタである。

Ｃ３０ｓ Ｃ３１は該ブートストラップ回路の制御用の
トランジスタであり、ＤＬは遅延回路、ｔｏは前記出力
０ＵＴ２が入力される制御端子である。

この回路では端子ｔ。

の人力０ＵＴ２がＨであるとトランジスタＱ３ｏはオン
になり、容量Ｃ５は負荷トランジスタＱ２５を通して電
源ＶＰＰより図示極性に充電される。

また回路ＤＬによる遅延後トランジスタＱ３１がオンに
なり、容量Ｃ６もトランジスタＱ２６ ＋ Ｑ２□を通
しても電源ＶＰＰより図示極性に充電される。

トランジスタＱｌはゲートにこの容量Ｃ６の電圧を受け
るが、トランジスタＱ３０ ｔ Ｃ３１がオンのときの
容量Ｃ６の電圧ではトランジスタＱ２９はオフであり、
導線ｅは電源ＶＰＰから切離されている。

次に端子ｔ。の入力ＸがＬになると、トランジスタＱａ
ｏはオフになり、ノードＮ１の電位は上昇する。

トランジスタＱ２６のゲートはノードＮ１より容量Ｃ５
の電圧だけ高いからトランジスタＱ２６は完全オンにド
ライブされ、ノードＮ１の電位はトランジスタＱ２６の
閾値電圧■ｔｈだけ下ることなくはゾ電源電圧ｖｐｐま
で上昇する。

このノードＮ１の電位はトランジスタＱ２□を介してト
ランジスタＱ ２９のゲートに入り、これをオンにする
。

また容量Ｃ６を光電する。

トランジスタＱ２９のオンで導、ＩＳＡの電位は上昇す
る。

やがて遅延回路ＤＬを介してトランジスタＱａ１のゲー
トにもＬレベルの信号Ｘが入り、トランジスタＱ３、は
オフになる。

そこでノードＮ２の電位は上昇し、トランジスタＱ２８
のゲート電位は容量Ｃ６の電圧だけ該ノードＮ２の電位
より更に上昇し、この結果ノードＮ２ははゾ電源ＶＰＰ
の電圧まで上昇し、トランジスタＱ２８ ＋ Ｑ２９の
ゲート電圧はそれ以上に上昇しくこのときトランジスタ
Ｑ２□はオフになる）、導線ｌの電位は電源ＶＰＰの電
圧まで上昇する。

つまりブートストラップ動作が行なわれる訳である。

この導線ｌのＨレベル、信号０ＵＴ２で言えばＬレベル
のときにＦ ＲＯＭの書込みが行なわれる。

つまりこの導線ｌの電圧はＦＲＯＭセルのソース。

ドレイン間に高い電圧を加えてアバランシェブレークダ
ウンを生じさせ、そのとき生じたホットエレクトロンま
たはホールをフローティングゲートに注入する。

ＦＲＯＭの消去は紫外線照射で行ない、このためＦＲＯ
Ｍのパッケージには紫外線照射用の窓がおいている。

しかしながらこの窓があると、書込み時などにもこの窓
を通して外光がパッケージ内に入射し、チップつまりシ
リコン半導体基板に電子ホール対を発生させる。

ＦＲＯＭの書込みに用いられる第２図のブートストラッ
プ回路の容量Ｃ５，Ｃ６はジャンクション容量またはＭ
Ｏ８容量などで構成されており、外光入射で電子ホール
対が発生すると電荷抜けを生じる。

例えば、ＦＲＯＭの書込みには数１０ｍ５を要するのに
、明るい所では容量Ｃ６，Ｃ６の電荷は１ｍＳ程度で抜
けてしまう。

従って反復充電を行なって容量Ｃ，，Ｃ，の電圧を保持
する必要があり、出力０ＵＴ２のＨレベルはこの充電を
行なわせるものである。

しかし書込みは該出力０ＵＴ２のＬレベルで行ない、Ｈ
レベルは書込み不能期間であるから書込みのためにはＨ
レベル期間は５Ｔ及的に短かいことが望まれる。

本発明回路は力いる目的に適切である。

以上述べたように本発明によれば、簡易な構成でデ゛ニ
ーティが５０％でない発振出力を得られるので、ＥＰＲ
ＯＭのプログラム回路等のデユーティが５０％でない発
振波形を使用することが有利な回路に適用するに好適で
ある。

【図面の簡単な説明】

第１図は従来の発振回路の一例を示す回路図、第２図は
その出力波形図、第３図は本発明の一実施例を示す回路
図、第４図はその出力波形図、第５図はＦＲＯＭの書込
み回路の一部を示す回路図である。 図中、１は遅延回路、２は波形整形回路、ＩＮＶ〜■Ｎ
ｖはインバータ、ＣＲ〜ＣＲ３は１
３ １ＯＲ
時定数回路、Ｑ４はディプレッション型ＭＯＳトランジ
スタ、Ｃは容量である。

Claims (1)

1. 【特許請求の範囲】 １ 遅延回路と正帰還が施されたインバータを備え、該
   遅延回路を正帰還ループ内に挿入して所定デユーティの
   発振出力を得る発振回路において、該遅延回路は、デプ
   レッション型ＭＯＳトランジスタから成る抵抗と容量と
   からなるＲＣ時定数回路とし、かつ該ＭＯＳトランジス
   タのソース・ドレイン間は該正帰還ループ内に直列に挿
   入され、ゲートは該ドレインまたは該ソースへ接続され
   、該ゲートの電位に応じて該ＲＣ時定数回路の時定数が
   変化する様にしたことを特徴とする発振回路。 ２ 遅延回路が複数個設けられ、且つインバータがこれ
   らの遅延回路の間を虐めて複数個設けられ。 各遅延回路の該デプレッション型ＭＯＳトランジスタは
   各々の遅延時間が加わり合うようにそのゲートがドレイ
   ンまたはソースへ交互に接続されてなることを特徴とす
   る特許請求の範囲第１項記載の発振回路。