JPH11168362A - 遅延回路 - Google Patents
遅延回路Info
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- JPH11168362A JPH11168362A JP9331558A JP33155897A JPH11168362A JP H11168362 A JPH11168362 A JP H11168362A JP 9331558 A JP9331558 A JP 9331558A JP 33155897 A JP33155897 A JP 33155897A JP H11168362 A JPH11168362 A JP H11168362A
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- voltage
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Abstract
(57)【要約】
【課題】 電源電圧に影響されない遅延時間を有する遅
延回路を提供する。 【解決手段】 外部から与えられた電源電圧ＶＣＣは、
定電圧生成部１０によって電圧変動が除去され、この電
源電圧ＶＣＣよりも低い一定の内部電源電圧ＩＶＣＣが
生成されて、遅延部２０の電源として供給される。遅延
部２０は、縦続接続された複数のインバータ２１〜２
４、及びＭＯＳ容量２５〜２７による伝搬遅延によって
所定の遅延時間が得られるように設定されている。遅延
部２０に供給される電源電圧は、常に一定の内部電源電
圧ＩＶＣＣとなっているので、電源電圧ＶＣＣの変動に
影響されず、常に一定の遅延時間が得られる。
延回路を提供する。 【解決手段】 外部から与えられた電源電圧ＶＣＣは、
定電圧生成部１０によって電圧変動が除去され、この電
源電圧ＶＣＣよりも低い一定の内部電源電圧ＩＶＣＣが
生成されて、遅延部２０の電源として供給される。遅延
部２０は、縦続接続された複数のインバータ２１〜２
４、及びＭＯＳ容量２５〜２７による伝搬遅延によって
所定の遅延時間が得られるように設定されている。遅延
部２０に供給される電源電圧は、常に一定の内部電源電
圧ＩＶＣＣとなっているので、電源電圧ＶＣＣの変動に
影響されず、常に一定の遅延時間が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号を所定の
時間だけ遅延させて出力する遅延回路、特に電源電圧の
変動に起因する遅延時間の変動が少ない遅延回路に関す
るものである。
時間だけ遅延させて出力する遅延回路、特に電源電圧の
変動に起因する遅延時間の変動が少ない遅延回路に関す
るものである。
【０００２】
【従来の技術】図２は、従来の遅延回路の一構成例を示
す回路図である。この遅延回路は、例えば、半導体メモ
リの内部に組み込まれて、各種の信号のタイミングを調
整するために使用されるものである。この遅延回路は、
複数のインバータ１，２，３，…，４を直列に接続し、
各インバータ１，２，…の出力側には遅延時間を大きく
するために、ＭＯＳ容量５，６，７，…をそれぞれ電源
電圧ＶＣＣまたは接地電位ＧＮＤとの間に接続した構成
となっている。インバータ１〜４は、いずれも同様の構
成であり、例えばインバータ１は、ＰチャネルＭＯＳト
ランジスタ（以下、「ＰＭＯＳ」という）１ａと、Ｎチ
ャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」とい
う）１ｂとで構成されている。そして、ＰＭＯＳ１ａの
ソースが電源電圧ＶＣＣに、ＮＭＯＳ１ｂのソースが接
地電位ＧＮＤにそれぞれ接続されている。ＰＭＯＳ１ａ
とＮＭＯＳ１ｂのゲートは、共通接続されてインバータ
１の入力側となっており、これらのＰＭＯＳ１ａとＮＭ
ＯＳ１ｂのドレインが、共通接続されて出力側となって
いる。
す回路図である。この遅延回路は、例えば、半導体メモ
リの内部に組み込まれて、各種の信号のタイミングを調
整するために使用されるものである。この遅延回路は、
複数のインバータ１，２，３，…，４を直列に接続し、
各インバータ１，２，…の出力側には遅延時間を大きく
するために、ＭＯＳ容量５，６，７，…をそれぞれ電源
電圧ＶＣＣまたは接地電位ＧＮＤとの間に接続した構成
となっている。インバータ１〜４は、いずれも同様の構
成であり、例えばインバータ１は、ＰチャネルＭＯＳト
ランジスタ（以下、「ＰＭＯＳ」という）１ａと、Ｎチ
ャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」とい
う）１ｂとで構成されている。そして、ＰＭＯＳ１ａの
ソースが電源電圧ＶＣＣに、ＮＭＯＳ１ｂのソースが接
地電位ＧＮＤにそれぞれ接続されている。ＰＭＯＳ１ａ
とＮＭＯＳ１ｂのゲートは、共通接続されてインバータ
１の入力側となっており、これらのＰＭＯＳ１ａとＮＭ
ＯＳ１ｂのドレインが、共通接続されて出力側となって
いる。
【０００３】ＭＯＳ容量５〜７は、ＭＯＳトランジスタ
のソース及びドレインを共通接続して、ゲートとの間の
静電容量を利用するものである。ＰＭＯＳによるＭＯＳ
容量５，７が、インバータ１，３の出力側と接地電位Ｇ
ＮＤとの間に接続され、ＮＭＯＳによるＭＯＳ容量６
が、インバータ２の出力側と電源電圧ＶＣＣとの間に接
続されている。このような遅延回路において、インバー
タ１の入力側に与えられる入力信号ＩＮが、レベル
“Ｌ”であると、インバータ１のＰＭＯＳ１ａはオン状
態、ＮＭＯＳ１ｂはオフ状態となって、このインバータ
１の出力側には、レベル“Ｈ”の出力信号が出力され
る。ここで、入力信号ＩＮが“Ｌ”から“Ｈ”へ変化す
ると、ＰＭＯＳ１ａがオフ状態に、ＮＭＯＳ１ｂがオン
状態に変化する。これによって、インバータ１を構成す
るＰＭＯＳ１ａとＮＭＯＳ１ｂの伝搬遅延時間だけ遅れ
て、このインバータ１の出力側の出力信号は“Ｌ”に変
化する。一方、インバータ１の出力側にはＭＯＳ容量５
が接続されているので、このＭＯＳ容量５に蓄積されて
いた電荷が放電された時点で、インバータ２の入力側の
信号が“Ｈ”から“Ｌ”に変化する。従って、インバー
タ２の出力信号のレベルは、更に遅れて“Ｌ”から
“Ｈ”へ変化する。同様に、インバータ３〜４によって
それぞれの遅延時間後に、レベルが反転され、最終段の
インバータ４の出力側から出力信号ＯＵＴが出力され
る。インバータ１〜４の段数と、ＭＯＳ容量５〜７のキ
ャパシタンスを適切に選択することにより、所定の遅延
時間を得ることができる。
のソース及びドレインを共通接続して、ゲートとの間の
静電容量を利用するものである。ＰＭＯＳによるＭＯＳ
容量５，７が、インバータ１，３の出力側と接地電位Ｇ
ＮＤとの間に接続され、ＮＭＯＳによるＭＯＳ容量６
が、インバータ２の出力側と電源電圧ＶＣＣとの間に接
続されている。このような遅延回路において、インバー
タ１の入力側に与えられる入力信号ＩＮが、レベル
“Ｌ”であると、インバータ１のＰＭＯＳ１ａはオン状
態、ＮＭＯＳ１ｂはオフ状態となって、このインバータ
１の出力側には、レベル“Ｈ”の出力信号が出力され
る。ここで、入力信号ＩＮが“Ｌ”から“Ｈ”へ変化す
ると、ＰＭＯＳ１ａがオフ状態に、ＮＭＯＳ１ｂがオン
状態に変化する。これによって、インバータ１を構成す
るＰＭＯＳ１ａとＮＭＯＳ１ｂの伝搬遅延時間だけ遅れ
て、このインバータ１の出力側の出力信号は“Ｌ”に変
化する。一方、インバータ１の出力側にはＭＯＳ容量５
が接続されているので、このＭＯＳ容量５に蓄積されて
いた電荷が放電された時点で、インバータ２の入力側の
信号が“Ｈ”から“Ｌ”に変化する。従って、インバー
タ２の出力信号のレベルは、更に遅れて“Ｌ”から
“Ｈ”へ変化する。同様に、インバータ３〜４によって
それぞれの遅延時間後に、レベルが反転され、最終段の
インバータ４の出力側から出力信号ＯＵＴが出力され
る。インバータ１〜４の段数と、ＭＯＳ容量５〜７のキ
ャパシタンスを適切に選択することにより、所定の遅延
時間を得ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
遅延回路では、次のような課題があった。インバータ１
〜４は、電源電圧ＶＣＣによって駆動されており、この
電源電圧ＶＣＣの電圧によって、例えば、インバータ１
を構成するＰＭＯＳ１ａとＮＭＯＳ１ｂの動作状態が変
化し、伝搬遅延時間が変化する。即ち、電源電圧ＶＣＣ
が上昇すると、トランジスタの接合面の電位傾度が大き
くなり、電子の移動速度が速くなって遅延時間が短くな
る。逆に、電源電圧ＶＣＣが低下すると、トランジスタ
の接合面の電位傾度が小さくなり、電子の移動速度が遅
くなって遅延時間が長くなる。このように、トランジス
タは遅延時間の電源電圧ＶＣＣに対する依存性が大きい
という特性を有している。半導体メモリでは、メモリセ
ルのゲートに接続されたワード線の選択と、そのメモリ
セルからビット線へ出力された微小信号の増幅には、正
確な時間差を有するタイミング信号が必要となる。この
ようなタイミング信号の生成回路に、従来の遅延回路を
用いると、電圧依存性が大きいので、低電圧で遅延タイ
ミングを合わせると、高電圧動作時にワード線の選択が
速すぎて誤動作を起こすことになる。逆に、高電圧で遅
延タイミングを合わせると、低電圧動作時にアクセス速
度が遅くなってしまい、最適な遅延時間にタイミングを
調整することが困難であった。本発明は、前記従来技術
が持っていた課題を解決し、電源電圧の変動に影響され
ず、常に一定の遅延時間を有する遅延回路を提供するも
のである。
遅延回路では、次のような課題があった。インバータ１
〜４は、電源電圧ＶＣＣによって駆動されており、この
電源電圧ＶＣＣの電圧によって、例えば、インバータ１
を構成するＰＭＯＳ１ａとＮＭＯＳ１ｂの動作状態が変
化し、伝搬遅延時間が変化する。即ち、電源電圧ＶＣＣ
が上昇すると、トランジスタの接合面の電位傾度が大き
くなり、電子の移動速度が速くなって遅延時間が短くな
る。逆に、電源電圧ＶＣＣが低下すると、トランジスタ
の接合面の電位傾度が小さくなり、電子の移動速度が遅
くなって遅延時間が長くなる。このように、トランジス
タは遅延時間の電源電圧ＶＣＣに対する依存性が大きい
という特性を有している。半導体メモリでは、メモリセ
ルのゲートに接続されたワード線の選択と、そのメモリ
セルからビット線へ出力された微小信号の増幅には、正
確な時間差を有するタイミング信号が必要となる。この
ようなタイミング信号の生成回路に、従来の遅延回路を
用いると、電圧依存性が大きいので、低電圧で遅延タイ
ミングを合わせると、高電圧動作時にワード線の選択が
速すぎて誤動作を起こすことになる。逆に、高電圧で遅
延タイミングを合わせると、低電圧動作時にアクセス速
度が遅くなってしまい、最適な遅延時間にタイミングを
調整することが困難であった。本発明は、前記従来技術
が持っていた課題を解決し、電源電圧の変動に影響され
ず、常に一定の遅延時間を有する遅延回路を提供するも
のである。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、遅延回路において、外
部から与えられる電源電圧の変動を吸収し、該電源電圧
よりも低い一定の内部電源電圧を生成する定電圧生成手
段と、前記内部電源電圧によって駆動され、相補的な第
１及び第２のレベルを有する入力信号が与えられ、該入
力信号のレベルを反転して出力する信号反転部を複数段
縦続接続して成る遅延手段とを備えている。第２の発明
は、遅延回路において、外部から与えられる電源電圧を
一定の割合で上昇させて昇圧電圧を出力する昇圧手段
と、前記昇圧電圧が与えられ、該昇圧電圧の電圧変動を
吸収して前記電源電圧の平均値にほぼ等しい一定の内部
電源電圧を生成する定電圧生成手段と、前記内部電源電
圧によって駆動され、相補的な第１及び第２のレベルを
有する入力信号が与えられ、該入力信号のレベルを反転
して出力する信号反転部を複数段縦続接続して成る遅延
手段とを備えている。
に、本発明の内の第１の発明は、遅延回路において、外
部から与えられる電源電圧の変動を吸収し、該電源電圧
よりも低い一定の内部電源電圧を生成する定電圧生成手
段と、前記内部電源電圧によって駆動され、相補的な第
１及び第２のレベルを有する入力信号が与えられ、該入
力信号のレベルを反転して出力する信号反転部を複数段
縦続接続して成る遅延手段とを備えている。第２の発明
は、遅延回路において、外部から与えられる電源電圧を
一定の割合で上昇させて昇圧電圧を出力する昇圧手段
と、前記昇圧電圧が与えられ、該昇圧電圧の電圧変動を
吸収して前記電源電圧の平均値にほぼ等しい一定の内部
電源電圧を生成する定電圧生成手段と、前記内部電源電
圧によって駆動され、相補的な第１及び第２のレベルを
有する入力信号が与えられ、該入力信号のレベルを反転
して出力する信号反転部を複数段縦続接続して成る遅延
手段とを備えている。
【０００６】第１の発明によれば、以上のように遅延回
路を構成したので、次のような作用が行われる。外部か
ら与えられた電源電圧は、定電圧生成手段によってその
電圧変動が吸収されて、該電源電圧よりも低い一定の内
部電源電圧が生成され、遅延手段の駆動用の電圧として
供給される。遅延手段は複数段縦続接続された信号反転
部によって構成されており、この遅延手段の初段に与え
られた入力信号が各段の信号反転部で順次反転されて最
終段の信号反転部から出力される。第２の発明によれ
ば、次のような作用が行われる。外部から与えられた電
源電圧は、昇圧手段によって一定の割合で上昇されて昇
圧電圧が出力される。昇圧電圧は定電圧生成手段に与え
られ、この定電圧生成手段によってその電圧変動が吸収
されて、前記電源電圧の平均値にほぼ等しい一定の内部
電源電圧が生成され、遅延手段の駆動用の電圧として供
給される。遅延手段は、複数段縦続接続された信号反転
部によって構成されており、この遅延手段の初段に与え
られた入力信号が各段の信号反転部で順次反転されて最
終段の信号反転部から出力される。
路を構成したので、次のような作用が行われる。外部か
ら与えられた電源電圧は、定電圧生成手段によってその
電圧変動が吸収されて、該電源電圧よりも低い一定の内
部電源電圧が生成され、遅延手段の駆動用の電圧として
供給される。遅延手段は複数段縦続接続された信号反転
部によって構成されており、この遅延手段の初段に与え
られた入力信号が各段の信号反転部で順次反転されて最
終段の信号反転部から出力される。第２の発明によれ
ば、次のような作用が行われる。外部から与えられた電
源電圧は、昇圧手段によって一定の割合で上昇されて昇
圧電圧が出力される。昇圧電圧は定電圧生成手段に与え
られ、この定電圧生成手段によってその電圧変動が吸収
されて、前記電源電圧の平均値にほぼ等しい一定の内部
電源電圧が生成され、遅延手段の駆動用の電圧として供
給される。遅延手段は、複数段縦続接続された信号反転
部によって構成されており、この遅延手段の初段に与え
られた入力信号が各段の信号反転部で順次反転されて最
終段の信号反転部から出力される。
【０００７】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す遅延回路の回路
図である。この遅延回路は、例えば、半導体メモリの内
部に組み込まて各種の信号のタイミングを調整するため
に使用されるものであり、外部から与えられる電源電圧
ＶＣＣの変動を吸収し、一定の内部電源電圧ＩＶＣＣを
生成する定電圧生成手段（例えば、定電圧生成部）１０
を備えている。定電圧生成部１０は、ＰＭＯＳ１１を有
しており、このＰＭＯＳ１１のソースが電源電圧ＶＣＣ
に接続されている。ＰＭＯＳ１１のドレインはノードＮ
１１に、ゲートは接地電位ＧＮＤに、それぞれ接続され
ている。また、定電圧生成部１０は直列接続された複数
のＮＭＯＳ１２，１３，…，１４を有しており、このＮ
ＭＯＳ１２のドレインがノードＮ１１に、ＮＭＯＳ１４
のソースが接地電位ＧＮＤに、それぞれ接続されてい
る。これらのＮＭＯＳ１２〜１４の各ゲートは、それぞ
れのドレインに接続され、順方向のダイオードが形成さ
れている。更に、定電圧生成部１０は内部電源供給用の
ＮＭＯＳ１５を有しており、このＮＭＯＳ１５のドレイ
ンが電源電圧ＶＣＣに、ゲートがノードＮ１１に、それ
ぞれ接続されている。そして、ＮＭＯＳ１５のソースか
ら遅延手段（例えば、遅延部）２０に、内部電源電圧Ｉ
ＶＣＣが供給されるようになっている。
図である。この遅延回路は、例えば、半導体メモリの内
部に組み込まて各種の信号のタイミングを調整するため
に使用されるものであり、外部から与えられる電源電圧
ＶＣＣの変動を吸収し、一定の内部電源電圧ＩＶＣＣを
生成する定電圧生成手段（例えば、定電圧生成部）１０
を備えている。定電圧生成部１０は、ＰＭＯＳ１１を有
しており、このＰＭＯＳ１１のソースが電源電圧ＶＣＣ
に接続されている。ＰＭＯＳ１１のドレインはノードＮ
１１に、ゲートは接地電位ＧＮＤに、それぞれ接続され
ている。また、定電圧生成部１０は直列接続された複数
のＮＭＯＳ１２，１３，…，１４を有しており、このＮ
ＭＯＳ１２のドレインがノードＮ１１に、ＮＭＯＳ１４
のソースが接地電位ＧＮＤに、それぞれ接続されてい
る。これらのＮＭＯＳ１２〜１４の各ゲートは、それぞ
れのドレインに接続され、順方向のダイオードが形成さ
れている。更に、定電圧生成部１０は内部電源供給用の
ＮＭＯＳ１５を有しており、このＮＭＯＳ１５のドレイ
ンが電源電圧ＶＣＣに、ゲートがノードＮ１１に、それ
ぞれ接続されている。そして、ＮＭＯＳ１５のソースか
ら遅延手段（例えば、遅延部）２０に、内部電源電圧Ｉ
ＶＣＣが供給されるようになっている。
【０００８】遅延部２０は、複数の信号反転部（例え
ば、インバータ）２１，２２，２３，…，２４を直列に
接続し、各インバータ２１，２２，２３，…の出力側
に、遅延時間を大きくするためのＭＯＳ容量２５，２
６，２７，…を、それぞれ内部電源電圧ＩＶＣＣまたは
接地電位ＧＮＤとの間に接続した構成となっている。イ
ンバータ２１〜２４は、いずれも同様の構成であり、例
えばインバータ２１は、ＰＭＯＳ２１ａとＮＭＯＳ２１
ｂで構成されている。そして、ＰＭＯＳ２１ａのソース
が内部電源電圧ＩＶＣＣに、ＮＭＯＳ２１ｂのソースが
接地電位ＧＮＤに、それぞれ接続されている。ＰＭＯＳ
２１ａとＮＭＯＳ２１ｂのゲートは、共通接続されてイ
ンバータ２１の入力側となっており、これらのＰＭＯＳ
２１ａとＮＭＯＳ２１ｂのドレインが、共通接続されて
出力側となっている。ＭＯＳ容量２５〜２７は、ＭＯＳ
トランジスタのソース及びドレインを共通接続して、ゲ
ートとの間の静電容量を利用するものである。ＰＭＯＳ
によるＭＯＳ容量２５，２７が、インバータ２１，２３
の出力側と接地電位ＧＮＤとの間に接続され、ＮＭＯＳ
によるＭＯＳ容量２６が、インバータ２２の出力側と内
部電源電圧ＩＶＣＣとの間に接続されている。この遅延
回路では、インバータ２１の入力側に与えられた入力信
号ＩＮを、所定の時間だけ遅延させて、インバータ２４
の出力側から出力信号ＯＵＴとして出力するようになっ
ている。
ば、インバータ）２１，２２，２３，…，２４を直列に
接続し、各インバータ２１，２２，２３，…の出力側
に、遅延時間を大きくするためのＭＯＳ容量２５，２
６，２７，…を、それぞれ内部電源電圧ＩＶＣＣまたは
接地電位ＧＮＤとの間に接続した構成となっている。イ
ンバータ２１〜２４は、いずれも同様の構成であり、例
えばインバータ２１は、ＰＭＯＳ２１ａとＮＭＯＳ２１
ｂで構成されている。そして、ＰＭＯＳ２１ａのソース
が内部電源電圧ＩＶＣＣに、ＮＭＯＳ２１ｂのソースが
接地電位ＧＮＤに、それぞれ接続されている。ＰＭＯＳ
２１ａとＮＭＯＳ２１ｂのゲートは、共通接続されてイ
ンバータ２１の入力側となっており、これらのＰＭＯＳ
２１ａとＮＭＯＳ２１ｂのドレインが、共通接続されて
出力側となっている。ＭＯＳ容量２５〜２７は、ＭＯＳ
トランジスタのソース及びドレインを共通接続して、ゲ
ートとの間の静電容量を利用するものである。ＰＭＯＳ
によるＭＯＳ容量２５，２７が、インバータ２１，２３
の出力側と接地電位ＧＮＤとの間に接続され、ＮＭＯＳ
によるＭＯＳ容量２６が、インバータ２２の出力側と内
部電源電圧ＩＶＣＣとの間に接続されている。この遅延
回路では、インバータ２１の入力側に与えられた入力信
号ＩＮを、所定の時間だけ遅延させて、インバータ２４
の出力側から出力信号ＯＵＴとして出力するようになっ
ている。
【０００９】次に、動作を説明する。定電圧生成部１０
内のＰＭＯＳ１１のゲートが接地電位ＧＮＤに接続され
ているので、このＰＭＯＳ１１は常にオン状態となり、
ノードＮ１１にはＰＭＯＳ１１を介して電源電圧ＶＣＣ
が印加される。一方、ＮＭＯＳ１２〜１４は、順方向の
ダイオード接続となっているので、これらの各ＮＭＯＳ
１２〜１４の端子間電圧は、一定の閾値電圧Ｖｔｎとな
っている。従って、ＮＭＯＳ１２〜１４の個数がＭ個
で、電源電圧ＶＣＣがこれらＮＭＯＳ１２〜１４をオン
状態にして電流を流すことができる電圧であれば、ノー
ドＮ１１の電圧Ｖ１１は、 Ｖ１１＝Ｍ×Ｖｔｎ となる。ノードＮ１１は、ＮＭＯＳ１５のゲートに接続
されているので、このＮＭＯＳ１５のソース側の電圧、
即ち内部電源電圧ＩＶＣＣは、 ＩＶＣＣ＝Ｍ×Ｖｔｎ−Ｖｔｎ＝（Ｍ−１）×Ｖｔｎ となる。従って、内部電源電圧ＩＶＣＣは、電源電圧Ｖ
ＣＣに拘らず一定の電圧となる。
内のＰＭＯＳ１１のゲートが接地電位ＧＮＤに接続され
ているので、このＰＭＯＳ１１は常にオン状態となり、
ノードＮ１１にはＰＭＯＳ１１を介して電源電圧ＶＣＣ
が印加される。一方、ＮＭＯＳ１２〜１４は、順方向の
ダイオード接続となっているので、これらの各ＮＭＯＳ
１２〜１４の端子間電圧は、一定の閾値電圧Ｖｔｎとな
っている。従って、ＮＭＯＳ１２〜１４の個数がＭ個
で、電源電圧ＶＣＣがこれらＮＭＯＳ１２〜１４をオン
状態にして電流を流すことができる電圧であれば、ノー
ドＮ１１の電圧Ｖ１１は、 Ｖ１１＝Ｍ×Ｖｔｎ となる。ノードＮ１１は、ＮＭＯＳ１５のゲートに接続
されているので、このＮＭＯＳ１５のソース側の電圧、
即ち内部電源電圧ＩＶＣＣは、 ＩＶＣＣ＝Ｍ×Ｖｔｎ−Ｖｔｎ＝（Ｍ−１）×Ｖｔｎ となる。従って、内部電源電圧ＩＶＣＣは、電源電圧Ｖ
ＣＣに拘らず一定の電圧となる。
【００１０】この内部電源電圧ＩＶＣＣは、遅延部２０
に対する電源電圧として供給される。遅延部２０の動作
は、図２の従来の遅延回路の動作と同様である。但し、
供給される電源電圧が一定の内部電源電圧ＩＶＣＣとな
っているので、外部から与えられる電源電圧ＶＣＣの変
動に拘らず、一定の遅延時間を得ることができる。以上
のように、この第１の実施形態の遅延回路は、外部から
与えられる電源電圧ＶＣＣに拘らず、遅延部２０に一定
の内部電源電圧ＩＶＣＣを供給するための定電圧生成部
１０を有する。これにより、電源電圧ＶＣＣに影響され
ずに一定の遅延時間を得ることができるという利点があ
る。
に対する電源電圧として供給される。遅延部２０の動作
は、図２の従来の遅延回路の動作と同様である。但し、
供給される電源電圧が一定の内部電源電圧ＩＶＣＣとな
っているので、外部から与えられる電源電圧ＶＣＣの変
動に拘らず、一定の遅延時間を得ることができる。以上
のように、この第１の実施形態の遅延回路は、外部から
与えられる電源電圧ＶＣＣに拘らず、遅延部２０に一定
の内部電源電圧ＩＶＣＣを供給するための定電圧生成部
１０を有する。これにより、電源電圧ＶＣＣに影響され
ずに一定の遅延時間を得ることができるという利点があ
る。
【００１１】第２の実施形態 図３は、本発明の第２の実施形態を示す遅延回路の回路
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この実施形態の遅延回路は、図１の第１
の実施形態の遅延回路に、昇圧手段（例えば、昇圧部）
３０を付加した構成となっている。昇圧部３０は、外部
電源電圧ＥＶＣＣを一定の割合で上昇させて昇圧電圧Ｂ
ＶＣＣを出力するものであり、外部電源電圧ＥＶＣＣが
電源電圧として供給されるインバータ３１を有してい
る。インバータ３１の入力側には、一定周波数のクロッ
ク信号ＣＬＫが与えられるようになっている。インバー
タ３１の出力側には、キャパシタ３２，３４、及びダイ
オード３３で構成された倍電圧整流回路が接続されてい
る。即ち、インバータ３１の出力側には、キャパシタ３
２を介してダイオード３３の陽極が接続され、このダイ
オード３３の陰極が電源ノードＮ３１に接続されてい
る。電源ノードＮ３１と接地電位ＧＮＤの間には、キャ
パシタ３４が接続されており、この電源ノードＮ３１に
昇圧電圧ＢＶＣＣが出力されて、定電圧生成部１０に対
する電源電圧ＶＣＣとして与えられるようになってい
る。また、定電圧生成部１０は、外部電源電圧ＥＶＣＣ
の平均値にほぼ等しい内部電源電圧ＩＶＣＣを生成する
ように、回路定数が設定されている。その他の定電圧生
成部１０及び遅延部２０の構成は、図１の遅延回路と同
様である。
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この実施形態の遅延回路は、図１の第１
の実施形態の遅延回路に、昇圧手段（例えば、昇圧部）
３０を付加した構成となっている。昇圧部３０は、外部
電源電圧ＥＶＣＣを一定の割合で上昇させて昇圧電圧Ｂ
ＶＣＣを出力するものであり、外部電源電圧ＥＶＣＣが
電源電圧として供給されるインバータ３１を有してい
る。インバータ３１の入力側には、一定周波数のクロッ
ク信号ＣＬＫが与えられるようになっている。インバー
タ３１の出力側には、キャパシタ３２，３４、及びダイ
オード３３で構成された倍電圧整流回路が接続されてい
る。即ち、インバータ３１の出力側には、キャパシタ３
２を介してダイオード３３の陽極が接続され、このダイ
オード３３の陰極が電源ノードＮ３１に接続されてい
る。電源ノードＮ３１と接地電位ＧＮＤの間には、キャ
パシタ３４が接続されており、この電源ノードＮ３１に
昇圧電圧ＢＶＣＣが出力されて、定電圧生成部１０に対
する電源電圧ＶＣＣとして与えられるようになってい
る。また、定電圧生成部１０は、外部電源電圧ＥＶＣＣ
の平均値にほぼ等しい内部電源電圧ＩＶＣＣを生成する
ように、回路定数が設定されている。その他の定電圧生
成部１０及び遅延部２０の構成は、図１の遅延回路と同
様である。
【００１２】次に動作を説明する。昇圧部３０におい
て、インバータ３１の入力側にクロック信号ＣＬＫが与
えられると、このインバータ３１の出力側には、ほぼ外
部電源電圧ＥＶＣＣと接地電位ＧＮＤに交互に変化する
出力信号Ｓ３１が出力される。出力信号Ｓ３１は、キャ
パシタ３２，３４、及びダイオード３３によって整流さ
れ、電源ノードＮ３１に、外部電源電圧ＥＶＣＣの約２
倍の昇圧電圧ＢＶＣＣが出力される。昇圧電圧ＢＶＣＣ
は定電圧生成部１０に与えられ、外部電源電圧ＥＶＣＣ
の平均値にほぼ等しい一定の内部電源電圧ＩＶＣＣが生
成される。この内部電源電圧ＩＶＣＣが遅延部２０の電
源電圧として供給される。定電圧生成部１０及び遅延部
２０の動作は、図１の遅延回路の動作と同様である。
て、インバータ３１の入力側にクロック信号ＣＬＫが与
えられると、このインバータ３１の出力側には、ほぼ外
部電源電圧ＥＶＣＣと接地電位ＧＮＤに交互に変化する
出力信号Ｓ３１が出力される。出力信号Ｓ３１は、キャ
パシタ３２，３４、及びダイオード３３によって整流さ
れ、電源ノードＮ３１に、外部電源電圧ＥＶＣＣの約２
倍の昇圧電圧ＢＶＣＣが出力される。昇圧電圧ＢＶＣＣ
は定電圧生成部１０に与えられ、外部電源電圧ＥＶＣＣ
の平均値にほぼ等しい一定の内部電源電圧ＩＶＣＣが生
成される。この内部電源電圧ＩＶＣＣが遅延部２０の電
源電圧として供給される。定電圧生成部１０及び遅延部
２０の動作は、図１の遅延回路の動作と同様である。
【００１３】以上のように、この第２の実施形態の遅延
回路は、外部から供給される外部電源電圧ＥＶＣＣを上
昇させて昇圧電圧ＢＶＣＣを出力する昇圧部３０と、こ
の昇圧電圧ＢＶＣＣから一定の内部電源電圧ＩＶＣＣを
生成して遅延部２０に供給する定電圧生成部１０とを有
している。これにより、外部電源電圧ＥＶＣＣに影響さ
れずに一定の遅延時間を得ることができるという利点が
ある。更に、内部電源電圧ＩＶＣＣは、外部電源電圧Ｅ
ＶＣＣの平均値にほぼ等しい電圧に設定されているの
で、遅延部２０の入出力信号ＩＮ，ＯＵＴの信号レベル
を外部電源電圧ＥＶＣＣに合わせることができるという
利点がある。なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） 定電圧生成部１０の構成は、図１及び図３の回
路に限定されず、一定の内部電源電圧ＩＶＣＣを供給す
ることができるものであれば、どのような回路でも適用
可能である。 （ｂ） 遅延部２０で設定する遅延時間によっては、必
ずしもＭＯＳ容量２５〜２７を使用する必要は無い。 （ｃ） 昇圧部３０の構成は、図３の回路に限定され
ず、外部電源電圧ＥＶＣＣを上昇させて昇圧電圧ＢＶＣ
Ｃを出力することができるものであれば、どのような回
路でも適用可能である。
回路は、外部から供給される外部電源電圧ＥＶＣＣを上
昇させて昇圧電圧ＢＶＣＣを出力する昇圧部３０と、こ
の昇圧電圧ＢＶＣＣから一定の内部電源電圧ＩＶＣＣを
生成して遅延部２０に供給する定電圧生成部１０とを有
している。これにより、外部電源電圧ＥＶＣＣに影響さ
れずに一定の遅延時間を得ることができるという利点が
ある。更に、内部電源電圧ＩＶＣＣは、外部電源電圧Ｅ
ＶＣＣの平均値にほぼ等しい電圧に設定されているの
で、遅延部２０の入出力信号ＩＮ，ＯＵＴの信号レベル
を外部電源電圧ＥＶＣＣに合わせることができるという
利点がある。なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） 定電圧生成部１０の構成は、図１及び図３の回
路に限定されず、一定の内部電源電圧ＩＶＣＣを供給す
ることができるものであれば、どのような回路でも適用
可能である。 （ｂ） 遅延部２０で設定する遅延時間によっては、必
ずしもＭＯＳ容量２５〜２７を使用する必要は無い。 （ｃ） 昇圧部３０の構成は、図３の回路に限定され
ず、外部電源電圧ＥＶＣＣを上昇させて昇圧電圧ＢＶＣ
Ｃを出力することができるものであれば、どのような回
路でも適用可能である。
【００１４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、外部の電源電圧の変動を吸収して一定の内部
電源電圧を生成する定電圧生成手段と、この内部電源電
圧によって駆動される遅延手段とを有しているので、外
部の電源電圧の変動に影響されず、一定の遅延時間を得
ることができる。第２の発明によれば、外部の電源電圧
を上昇させて昇圧電圧を出力する昇圧手段と、昇圧電圧
の電圧変動を吸収して外部電源電圧の平均値にほぼ等し
い一定の内部電源電圧を生成する定電圧生成手段と、こ
の内部電源電圧によって駆動される遅延手段とを有して
いる。これにより、外部の電源電圧の変動に影響され
ず、一定の遅延時間を得ることができる。しかも、内部
電源電圧が外部の電源電圧にほぼ等しく設定されている
ので、外部の電源電圧に合った遅延回路の入出力信号レ
ベルを得ることができる。
によれば、外部の電源電圧の変動を吸収して一定の内部
電源電圧を生成する定電圧生成手段と、この内部電源電
圧によって駆動される遅延手段とを有しているので、外
部の電源電圧の変動に影響されず、一定の遅延時間を得
ることができる。第２の発明によれば、外部の電源電圧
を上昇させて昇圧電圧を出力する昇圧手段と、昇圧電圧
の電圧変動を吸収して外部電源電圧の平均値にほぼ等し
い一定の内部電源電圧を生成する定電圧生成手段と、こ
の内部電源電圧によって駆動される遅延手段とを有して
いる。これにより、外部の電源電圧の変動に影響され
ず、一定の遅延時間を得ることができる。しかも、内部
電源電圧が外部の電源電圧にほぼ等しく設定されている
ので、外部の電源電圧に合った遅延回路の入出力信号レ
ベルを得ることができる。
【図１】本発明の第１の実施形態を示す遅延回路の回路
図である。
図である。
【図２】従来の遅延回路の一構成例を示す回路図であ
る。
る。
【図３】本発明の第２の実施形態を示す遅延回路の回路
図である。
図である。
１０ 定電圧生成部 ２０ 遅延部 ２１〜２４ インバータ ２５〜２７ ＭＯＳ容量 ３０ 昇圧部
Claims (2)
- 【請求項１】 外部から与えられる電源電圧の変動を吸
収し、該電源電圧よりも低い一定の内部電源電圧を生成
する定電圧生成手段と、 前記内部電源電圧によって駆動され、相補的な第１及び
第２のレベルを有する入力信号が与えられ、該入力信号
のレベルを反転して出力する信号反転部を複数段縦続接
続して成る遅延手段とを、備えたことを特徴とする遅延
回路。 - 【請求項２】 外部から与えられる電源電圧を一定の割
合で上昇させて昇圧電圧を出力する昇圧手段と、 前記昇圧電圧が与えられ、該昇圧電圧の電圧変動を吸収
して前記電源電圧の平均値にほぼ等しい一定の内部電源
電圧を生成する定電圧生成手段と、 前記内部電源電圧によって駆動され、相補的な第１及び
第２のレベルを有する入力信号が与えられ、該入力信号
のレベルを反転して出力する信号反転部を複数段縦続接
続して成る遅延手段とを、備えたことを特徴とする遅延
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9331558A JPH11168362A (ja) | 1997-12-02 | 1997-12-02 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9331558A JPH11168362A (ja) | 1997-12-02 | 1997-12-02 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168362A true JPH11168362A (ja) | 1999-06-22 |
Family
ID=18245012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9331558A Withdrawn JPH11168362A (ja) | 1997-12-02 | 1997-12-02 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168362A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000049712A1 (de) * | 1999-02-19 | 2000-08-24 | Infineon Technologies Ag | Verzögerungsschaltung |
| KR20020013722A (ko) * | 2000-08-10 | 2002-02-21 | 니시가키 코지 | 지연회로 및 방법 |
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| JP2008035498A (ja) * | 2006-06-30 | 2008-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及び当該半導体装置を具備する電子機器 |
| US8653861B2 (en) | 2010-09-10 | 2014-02-18 | Renesas Electronics Corporation | Control voltage generating circuit, constant current source circuit, and delay circuit and logic circuit including the same |
-
1997
- 1997-12-02 JP JP9331558A patent/JPH11168362A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000049712A1 (de) * | 1999-02-19 | 2000-08-24 | Infineon Technologies Ag | Verzögerungsschaltung |
| KR20020013722A (ko) * | 2000-08-10 | 2002-02-21 | 니시가키 코지 | 지연회로 및 방법 |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| JP2008035498A (ja) * | 2006-06-30 | 2008-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及び当該半導体装置を具備する電子機器 |
| US8653861B2 (en) | 2010-09-10 | 2014-02-18 | Renesas Electronics Corporation | Control voltage generating circuit, constant current source circuit, and delay circuit and logic circuit including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |