JP2008035498A - 半導体装置及び当該半導体装置を具備する電子機器 - Google Patents

Abstract

【課題】無線通信によりデータの交信が可能な半導体装置において、復調信号を基に生成したクロックを利用するために引き起こされる誤動作するまたは応答しない等の動作不良を防止することを課題とする。
【解決手段】無線信号を受信するためのアンテナ回路と、アンテナ回路で受信した前記無線信号により電源を生成する電源回路と、電源が供給されるクロック発生回路と、を有し、クロック発生回路には、自己発振するリングオシレータと、リングオシレータの出力信号を適切な範囲の周波数に調整する分周器を設け、周波数の精度が高いクロックをもってディジタル回路部を駆動することで、誤動作するまたは応答しない等の動作不良を防止する。
【選択図】図１

Description

本発明は無線通信によりデータの交信が可能な半導体装置に関する。特に無線通信における信号に依存せずにクロックを発生するクロック発生回路を内部に具備する半導体装置に関する。および当該半導体装置を備えた電子機器に関する。

近年、ユビキタス情報社会と言われるように、いつ、どのような状態でも情報ネットワークにアクセスできる環境整備が行われてきた。このような環境の中、個々の対象物にＩＤ（個体識別番号）を与えることで、その対象物の履歴を明確にし、生産、管理等に役立てるといった個体認識技術が注目されている。その中でも、ＲＦＩＤタグ（ＩＣタグ、ＲＦタグ、無線タグ、電子タグとも呼ばれる）等の無線通信によりデータの交信が可能な半導体装置を用いたＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術が利用され始めている。

無線通信によりデータの交信が可能な半導体装置の一般的な構成について図２を参照して説明する。無線通信によりデータの交信が可能な半導体装置２０１は、アンテナ２０２及び半導体集積回路２１１を有する。半導体集積回路２１１は、高周波回路２０３、電源回路２０４、リセット回路２０５、クロック発生回路２０６、データ復調回路２０７、データ変調回路２０８、制御回路２０９及びメモリ回路２１０等の回路ブロックを有する。アンテナ２０２により、無線信号が受信される。無線信号は、高周波回路２０３を介して電源回路２０４に送られ、電源が生成される。この電源は半導体集積回路２１１を構成する複数の回路に供給される。一方で、高周波回路２０３を介してデータ復調回路２０７で復調された信号と、高周波回路２０３を介してリセット回路２０５を通った信号は、制御回路２０９に送られる。そして、制御回路２０９に送られた信号は制御回路２０９によって解析される。解析された信号に従って、メモリ回路２１０内に記憶されている情報が出力される。メモリ回路２１０から出力された情報は制御回路２０９を通って符号化される。さらに、符号化された信号はデータ変調回路２０８を通って、アンテナ２０２により無線信号に載せられて送信される。

図２において示した回路ブロックのうち、クロック発生回路２０６、制御回路２０９、及びメモリ回路２１０はディジタル信号が入出力される。この中で、クロック発生回路２０６は上記制御回路２０９が正しく動作するための基準信号を作成するブロックであり、その役割は重要である。このようなクロック発生回路２０６には、一般的にはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が用いられている。ＰＬＬ回路の具体例としては、例えば特許文献１、特許文献２に記載されているものをはじめとして、様々な方式の回路が開発されている。
特開平７−３２６９６４号公報 特開平１０−２３３７６８号公報

以下、図３に従来のＰＬＬの基本的な構成を示す。図に示すＰＬＬ回路は、位相比較器３０１、ループ・フィルタ３０２（Ｌｏｏｐ Ｆｉｌｔｅｒ、以下ＬＦ）、電圧制御発振器３０３（以下、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）とも呼ぶ。）、及び分周器３０４を有する。図３においてＰＬＬ回路は、ＰＬＬ回路に入力される可変の周波数の信号（図３のＩＮＰＵＴに対応）を帰還信号にして、供給される信号との位相比較を行う。そして、ＰＬＬ回路は、供給される信号と帰還信号が一定の位相になるよう負帰還により調整を行う。図３において、位相比較器３０１は、外部から入力される信号Ｆｓと分周器３０４から入力される信号Ｆｏ／Ｎとの位相差を検出する。ループ・フィルタ３０２は、位相比較器３０１から供給される信号から交流成分を取り除いた信号Ｖｉｎを生成する。また、電圧制御発振器３０３は、ループ・フィルタ３０２から入力される信号Ｖｉｎに基づき、信号Ｆｏを出力する。また、分周器３０４は、電圧制御発振器３０３から入力される信号ＦｏをＮ分の１に分周した信号Ｆｏ／Ｎを出力する。

この場合、ＰＬＬ回路は外部からの可変の周波数の信号Ｆｓを受信している場合は、受信信号と位相比較を行っているため安定して同期したクロックを生成する。しかし、外部からの可変の周波数の信号Ｆｓを受信していない場合、ＰＬＬ回路はＰＬＬ回路自身が出力するクロックにより自己発振を保たなければならない。

これに対し、図２におけるクロック発生回路２０６に入力する復調信号は、論理値”ハイ”に相当する電圧レベル（以下、Ｈレベルともいう）と”ロー”に相当する電圧レベル（以下、Ｌレベルともいう）の期間が、無線通信の規格に則って時系列で並ぶシリアルデータとなっている。このような復調信号を従来のＰＬＬ回路に入力するということは、上記の図３に関する説明における「信号Ｆｓを受信していない場合」に相当する期間があるということを意味する。

図４は、図２中のクロック発生回路２０６に従来のＰＬＬ回路を用いた場合での、負帰還による調整が行われる期間と、自己発振している期間を示すものである。波形４０１はＰＬＬ回路に入力する復調信号であり、波形４０２はＰＬＬ回路内の分周器から出力される帰還信号を示す。期間４０３が負帰還による調整が行われる期間であり、期間４０４が自己発振している期間を示す。

図４に示すように負帰還がかからない期間が存在することで、ＰＬＬ回路が不安定な状態になり、一定の安定したクロックを生成できなくなり、クロックの周波数が変動し通信に不具合が生じていた。その結果、図２に示す半導体装置を構成するディジタル回路部が誤動作してしまうことがあった。

上述の不具合に加えて、無線通信によるデータの交信をするための半導体装置における外部からの可変の周波数が高いと、半導体装置内部におけるクロック発生回路において安定したクロック信号を出力するためのデューティー比５０％の基準クロックが得られないこともある。

本発明においては上述の実情を鑑み、無線通信によりデータの交信が可能な半導体装置において、復調信号を基に生成したクロックを利用するために引き起こされる誤動作や応答しない等の動作不良を防止することを課題とする。

本発明は前述した課題を解決するために、無線通信によりデータの交信を行う半導体装置において、復調信号に依存せずに自己発振するリングオシレータと、リングオシレータの出力信号を適切な範囲の周波数に調整する分周器を設けることを特徴とする。以下、本発明の具体的な構成について示す。

本発明の半導体装置の一は、無線信号を受信するためのアンテナ回路と、アンテナ回路で受信した無線信号により電源を生成する電源回路と、電源が供給されるクロック発生回路と、を有し、クロック発生回路は、一定周期の信号を発振するためのリングオシレータと、リングオシレータより出力された信号を分周するための分周器と、を有する構成とする。

また別の本発明の半導体装置の一は、無線信号を受信するためのアンテナ回路と、アンテナ回路で受信した無線信号により電源を生成する電源回路と、電源が供給されるクロック発生回路と、を有し、クロック発生回路は、一定周期の信号を発振するためのリングオシレータと、リングオシレータより出力された信号を分周するための分周器と、を有し、リングオシレータの各段には当該リングオシレータの発振周波数を制御するための容量素子が接続されている構成とする。

なお本発明において、容量素子はＭＯＳトランジスタのゲート容量を用いた素子であってもよい。

なお本発明において、容量素子は、可変容量素子であってもよい。

なお本発明において、リングオシレータ及び分周器を構成するトランジスタは、薄膜トランジスタであってもよい。

なお本発明において、リングオシレータ及び分周器を構成するトランジスタは単結晶基板上に形成されたトランジスタであってもよい。

なお、本発明において接続されているとは、電気的に接続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。あるいは、間に他の素子を挟まずに、直接接続されて、配置されていてもよい。なお、電気的な接続を可能とする他の素子を間に介さずに接続されていて、直接接続されている場合のみを含む場合には、直接接続されている、と記載するものとする。なお、電気的に接続されている、と記載する場合は、電気的に接続されている場合と直接接続されている場合とを含むものとする。

なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタは様々な基板を用いて形成することができ、基板の種類は、特定のものに限定されることはない。従って例えば、基板として、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板に配置するようにしてもよい。

なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流の低減や、トランジスタの耐圧を向上させて信頼性を良くすることや、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすること、ができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくし、空乏層ができやすくなってＳ値を小さくすることができる。また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なってない構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流の低減や、トランジスタの耐圧を向上させて信頼性を良くすることや、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすること、ができる。

なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有する。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。

なお、ゲートとは、ゲート電極とゲート配線（ゲート線とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。

なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間の接続や、ソース電極と別の配線とを接続するための配線のことを言う。

しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。

また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。

また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。

なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。

なお、ドレインについては、ソースと同様である。

なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。

なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａに直接接して層Ｂが形成されている場合と、層Ａに直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、それに直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａに直接接して層Ｂが形成されている場合と、層Ａに直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、それに直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。

本発明により、無線通信によりデータの交信を行う半導体装置において、周波数の精度が高いクロック信号をもってディジタル回路部を駆動することができる。そのため、無線信号によりデータの交信を行う半導体装置において、誤動作や応答しない等の動作不良を防止し、半導体装置内におけるメモリ回路に記憶された情報を正確に送信可能な半導体装置を得ることができる。

本発明の実施の形態及び実施例について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
（実施の形態１）

本発明の半導体装置の一構成例について、図１に示すブロック図を用いて説明する。なお本実施の形態においては、半導体装置を無線通信によりデータの交信が可能なＲＦＩＤチップ（以下、単に「ＲＦＩＤ」という）として利用する場合について説明する。

図１の半導体装置１０１は、アンテナ１０２及び半導体集積回路１１１によって構成される。また、図１において半導体集積回路１１１は、高周波回路１０３、電源回路１０４、リセット回路１０５、クロック発生回路１０６、データ復調回路１０７、データ変調回路１０８、制御回路１０９及びメモリ回路１１０等の回路ブロックを有する。クロック発生回路１０６は、リングオシレータ１１２、分周器１１３によって構成される。

なお、半導体集積回路１１１は、アクティブタイプのＲＦＩＤ、パッシブタイプのＲＦＩＤであってもよい。本実施の形態においては、パッシブタイプのＲＦＩＤであるものとして説明をするが、これに限定されない。アクティブタイプのＲＦＩＤであれば電源回路に電力を供給するための電池を設ける構成をとればよい。

なお電池としては、厚さ１μｍ〜数μｍのシート状に形成された電池を用いることが好ましく、例えばリチウム電池、好ましくはゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池等を用いることで、小型化が可能である。

なお、ここでは図示しないが、図１においてアンテナ１０２は、リーダ／ライタからの信号の受信、及びリーダ／ライタへの信号の送信を行う。よって、本発明の半導体装置を用いた無線通信システムでは、半導体装置１０１と公知の構成のリーダ／ライタ、リーダ／ライタに接続されたアンテナ、及びリーダ／ライタを制御する制御用端末を用いることができる。

なお、図１において、アンテナ１０２は、ダイポールアンテナ、パッチアンテナ、ループアンテナ、及び八木アンテナのいずれのアンテナも用いることができる。また、アンテナ１０２において無線信号を送受信する方式は、電磁結合方式、電磁誘導方式、及び電波方式のいずれであってもよい。

なお、半導体装置１０１とリーダ／ライタに接続されたアンテナとの通信方式は、単方向通信または双方向通信であって、空間分割多重化方式、偏波面分割多重化方式、周波数分割多重化方式、時分割多重化方式、符号分割多重化方式、直交周波数分割多重化方式のいずれも用いることができる。

なお、無線信号は、搬送波を変調した信号である。搬送波の変調は、アナログ変調またはディジタル変調であって、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。

なお、搬送波の周波数は、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ＫＨｚ〜３ＭＨｚ、長波である３０ＫＨｚ〜３００ＫＨｚ、及び超長波である３ＫＨｚ〜３０ＫＨｚのいずれの周波数も用いることができる。

次に、図１に示す半導体装置１０１の動作について説明する。アンテナ１０２により受信された無線信号は高周波回路１０３を介して各回路ブロックに送られる。高周波回路１０３を介して電源回路１０４に送られた信号から電源が生成される。この電源は、クロック発生回路１０６をはじめ半導体集積回路１１１を構成する複数の回路に供給される。

なお、半導体集積回路１１１に設けるトランジスタは、様々な形態のトランジスタを適用することが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、半導体集積回路１１１は様々な基板用いて形成することができ、特定のものに限定されることはない。従って例えば、基板として、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板などを用いることが出来る。また、ある基板に半導体集積回路１１１を形成し、その後、別の基板に半導体集積回路１１１を移動させて、別の基板に配置するようにしてもよい。

次に本発明における図１のリングオシレータ１１２の構成について説明する。リングオシレータ１１２は、電源の供給により自己発振し、一定周波数の方形波を出力する。分周器１１３は、リングオシレータ１１２の出力信号を受け取り、分周することで適切な周波数のクロック信号を生成する。

図５にリングオシレータの具体的な構成について示す。リングオシレータ５０１は、Ｎチャネル型トランジスタ５０２とＰチャネル型トランジスタ５０３が直列に接続され、この２つのトランジスタのゲートが接続されているインバータ構成を含み、このインバータを１単位としてこれを複数含んだ構成である。複数のインバータは後段の入力端子と前段の出力端子が接続され、最終段の出力端子が初段の入力端子に接続されたループ構造をしている。なお、リングオシレータにおけるループ内のインバータの数について、発振回路から信号を発振するためには、奇数個のインバータで構成される必要がある。なお図５においてリングオシレータ５０１は、５段構成（５単位）であるが、勿論これに限定されるものでない。リングオシレータより得られる発振信号の周波数は、個々のインバータの特性と、電源電圧値と、段数により決まる。従って、リングオシレータに含まれるインバータの段数は、これらの要素を総合的に勘案した上で決定するものである。

また図６に分周器の具体的な構成について示す。分周器は主に複数個のフリップフロップ６０１より構成される。フリップフロップ６０１は、インバータ回路６０２、ＮＡＮＤ回路６０３〜６０９、インバータ回路６１０、６１１を有する。また、フリップフロップ６０１は、４つの入力端子（図面ではｉｎ１、ｉｎ２、ｉｎ３、ｉｎ４と表記）と２つの出力端子（図面ではｏｕｔ１、ｏｕｔ２と表記）を有する。フリップフロップ６０１は、合わせて３つのラッチを有し、それぞれＮＡＮＤ回路６０４とＮＡＮＤ回路６０５、ＮＡＮＤ回路６０６とＮＡＮＤ回路６０７、ＮＡＮＤ回路６０８とＮＡＮＤ回路６０９からなる。そして、入力端子ｉｎ１からセット信号が入力され、入力端子ｉｎ２からデータ信号が入力され、入力端子ｉｎ３からクロック信号が入力され、入力端子ｉｎ４からリセット信号が入力されると、出力端子ｏｕｔ１からデータ信号を出力し、出力端子ｏｕｔ２からデータ信号を出力する。なお、上記の構成は、スタティックなフリップフロップ回路であるが、本発明はこの構成に制約されず、例えば、アナログスイッチ等を用いた準スタティックなフリップフロップ回路を用いてもよい。

なお分周器は、非同期式の単純なリプルカウンタでもよいし、同期式カウンタでもよい。必要に応じて、リセット機構を備えていてもよいし、分周比をプログラマブルにすることも可能である。このようにして安定したクロックが生成され、図１における制御回路１０９等のディジタル回路部に供給されることで、復調信号の解析や符号化処理等が正常に実行される。

次に、図５で示したリングオシレータ及び図６で示した分周器に入出力される信号のタイミングチャートについて、図７を用いて説明する。

波形７０１は復調信号であり、論理”０”と”１”が無線通信の規格に従って時系列に並んでいることを表現している。期間７０２は、復調信号内において１ビット分のデータを表現するのに割り当てられている長さであり、一定である。波形７０３はリングオシレータから出力される方形波信号であり、復調信号とは関係なく一定の周波数で発振していることを示している。波形７０４は分周器を構成するカウンタの値をディジタル的に表現したものである。復調信号の波形７０１の立ち下がりでリセットされ、次の立ち下がりを検出するまで、波形７０３に同期してカウントアップしている。波形７０５は出力するクロック信号であり、波形７０４の値に従ってトグル動作を行っている。なおこの例ではリングオシレータの出力信号を４分周したものをクロック信号としているが、分周比は要求仕様に従って決定するものであり、これに限定されない。

以上により、本発明におけるクロック生成回路においては、リーダ／ライタからの復調信号を基にすることなく、安定したクロック信号を得ることができる。もちろん、得られる発振周波数は、分周比の設定で変更可能である。

また図１における電源回路の例として、図８に回路図を示す。電源回路はカレントミラー回路、ソース接地増幅回路、ダイオード接続されたトランジスタ等を含み、トランジスタ８０１〜８１１と抵抗８１２からなる。

電源回路内に含まれるアナログ回路でフィードバックループを形成しており、負荷の変動で出力端子８１３より流れる電流が変化しても出力電位を一定に保つように働く。なおここでは典型的な電源回路を示したが、本発明に用いる電源回路は図８に限定されず、他の形式の回路であっても良い。

また図１におけるメモリ回路１１０としては、ダイナミック型メモリ（ＤＲＡＭ）、スタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、マスクＲＯＭ、揮発性メモリ（ＥＰＲＯＭ）、不揮発性メモリ（ＥＥＰＲＯＭ）、を用いることができる。但し、ダイナミック型メモリを用いる場合には、定期的なリフレッシュ機能を付加する必要がある。

上記構成により、本発明の無線通信によりデータの交信が可能な半導体装置は、従来の半導体装置よりも誤動作や応答しない等の動作不良を防止し、メモリ回路に記憶された情報を正確に送信することができる。

なお、本実施の形態は、本明細書中の他の実施例、実施の形態の記載と自由に組み合わせて実施することが可能である。
（実施の形態２）

本実施の形態２では、上記実施の形態と異なるリングオシレータの構成について説明する。

図９は、図１に示す実施の形態１におけるリングオシレータを構成するインバータの各段に、負荷となる容量を加えた場合の回路図を示している。

図９において、リングオシレータ９０１は、Ｎチャネル型トランジスタ９０２とＰチャネル型トランジスタ９０３が直列に接続され、この２つのトランジスタのゲートが接続されているインバータ構成と、インバータの出力端子にＮチャネル型のＭＯＳトランジスタ９０４とＰチャネル型のＭＯＳトランジスタ９０５のゲート端子が接続されている負荷構成、とを含み、このインバータと負荷の組み合わせを１単位として、これを複数含んだ構成である。複数のインバータは後段の入力端子と前段の出力端子が接続され、最終段の出力端子が初段の入力端子に接続されたループ構造をしている。このループ内のインバータの数について、発振回路から信号を発振するためには、奇数個のインバータで構成される必要がある。なお図９においてリングオシレータ９０１は、５段構成（５単位）であるが、これに限定されるものでない。リングオシレータより得られる発振信号の周波数は、個々のインバータの特性と、電源電圧値と、段数により決まる。従って、リングオシレータに含まれるインバータの段数は、これらの要素を総合的に勘案した上で決定するものである。

上記実施の形態１で示した図４のリングオシレータの構成と異なる点としては、インバータをループ状に直列接続した基本構成に加え、ＭＯＳトランジスタのソース端子とドレイン端子を接続してゲート端子との間で容量を形成したＭＯＳトランジスタ９０４、ＭＯＳトランジスタ９０５を各段に追加した点にある。

図９において図４と異なる構成として加えられたＭＯＳトランジスタ９０４、ＭＯＳトランジスタ９０５におけるＭＯＳ容量は、チャネルが形成されたときにはゲート端子とチャネル間で大きな容量が形成される。本実施の形態では、それを各段のインバータに対する負荷として利用する。

図９において図１と異なる構成として加えられたＭＯＳトランジスタ９０４、ＭＯＳトランジスタ９０５におけるＭＯＳ容量のうち、一方の端子をリングオシレータのノードに接続し、もう一方の端子９０６、端子９０７に加える電圧を制御することで、負荷となる容量を増減させることができる。その結果、インバータの信号伝搬遅延を増減させることができる。

なお、本実施の形態においてはＭＯＳ容量に限らず、容量が変化する素子を接続し、リングオシレータの発振周波数を変化させることができればなんでもよく、可変容量素子を接続する構成であってもよい。ＭＯＳ容量の代わりに可変容量素子を設けた構成についての図を図１０に示す。図１０において、図９と異なる点は、ＭＯＳ容量を得るためのＭＯＳトランジスタ９０４，ＭＯＳトランジスタ９０５に代わり、可変容量素子５００１が設けられた点にある。可変容量素子５００１は、可変容量素子の一方の端子５００２より入力される電圧により容量を可変する素子である。

なお図９に示すようにリングオシレータを構成するインバータの各段にＭＯＳ容量を接続すること、または図１０に示すようにリングオシレータを構成するインバータの各段に可変容量素子を接続することで、リングオシレータの発振周波数を複数の段階に増減させることが可能である。このような構成にすることで、リングオシレータの発振周波数を制御することが可能となり、回路を構成する各要素の特性バラツキの影響をキャンセルすることができる。

すなわち、本実施形態のリングオシレータの構成を取ることにより、実施の形態１で示した構成の効果である、誤動作や応答しない等の動作不良を防止し、メモリ回路に記憶された情報を正確に送信することに加え、発振周波数を制御することができる半導体装置を提供することができる。

なお、本実施の形態は、本明細書中の他の実施例、実施の形態の記載と自由に組み合わせて実施することが可能である。

近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置（以下、無線チップという）が脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタという）を使った通信信号（動作磁界）の送受信により、データを書き込むことや、データを読み出すことができる。

無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている。

無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が期待される。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。いずれも無線チップに大容量のメモリを搭載することが要求される。本発明を適用することにより、クロック信号の発生に伴う誤動作や応答しない等の動作不良を防止し、メモリ回路に記憶された情報を正確に送信することができる。

本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップについて図２２、図２３を用いて説明する。図２２は、無線チップのブロック図であり、図２３は無線チップのレイアウト図である。

まず、図２２を用いて無線チップのブロック構成を説明する。図２２において、無線チップ１００１は、ＣＰＵ１００２と、ＲＯＭ１００３と、ＲＡＭ１００４と、コントローラ１００５と、からなる演算回路１００６と、アンテナ１００７と、共振回路１００８と、電源回路１００９と、リセット回路１０１０と、クロック生成回路１０１１と、復調回路１０１２と、変調回路１０１３と、電源管理回路１０１４と、からなるアナログ部１０１５と、から構成される。コントローラ１００５は、ＣＰＵインターフェース（ＣＰＵＩＦ）１０１６と、制御レジスタ１０１７と、コード抽出回路１０１８と、符号化回路１０１９と、から構成される。なお、図２２では、説明の簡単化のため、通信信号を受信信号１０２０と、送信信号１０２１とに分けて示したが、実際には、両者は一体とされた信号であり、無線チップ１００１及びリーダ／ライタの間で同時に送受信される。受信信号１０２０は、アンテナ１００７と共振回路１００８とで受信された後、復調回路１０１２により復調される。また、送信信号１０２１は、変調回路１０１３により変調された後、アンテナ１００７より送信される。

図２２において、通信信号により形成される磁界中に無線チップ１００１を置くと、アンテナ１００７と共振回路１００８により、誘導起電力を生じる。誘導起電力は、電源回路１００９における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ１００１の各回路に電源電圧として供給される。リセット回路１０１０は、無線チップ１００１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路１０１１は、電源管理回路１０１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路１０１２は、ＡＳＫ方式の受信信号１０２０の振幅の変動を”０”／”１”の受信データ１０２２として検出する。復調回路１０１２は、例えばローパスフィルターとする。さらに、変調回路１０１３は、送信データをＡＳＫ方式の送信信号１０２１の振幅を変動させて送信する。例えば、送信データ１０２３が”０”の場合、共振回路１００８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路１０１４は、電源回路１００９より演算回路１００６に供給される電源電圧または演算回路１００６における消費電流を監視し、クロック生成回路１０１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。

本実施例における無線チップの動作を説明する。まず、リーダ／ライタより無線チップ１００１が暗号文データを含む受信信号１０２０受信する。受信信号１０２０は、復調回路１０１２で復調された後、コード抽出回路１０１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ１０１７に格納される。ここで、制御コマンドは、無線チップ１００１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。

続いて、演算回路１００６において、ＣＰＵ１００２が、ＲＯＭ１００３に格納された暗号解読プログラムにしたがって、ＲＯＭ１００３にあらかじめ格納された秘密鍵１０２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ１０１７に格納される。この際、ＲＡＭ１００４をデータ格納領域として用いる。なお、ＣＰＵ１００２は、ＣＰＵインターフェース１０１６を介してＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７にアクセスする。ＣＰＵインターフェース１０１６は、ＣＰＵ１００２が要求するアドレスより、ＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７のいずれかに対するアクセス信号を生成する機能を有している。

最後に、符号化回路１０１９において、復号文から送信データ１０２３を生成し、変調回路１０１３で変調し、アンテナ１００７より送信信号１０２１をリーダ／ライタに送信する。

なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。

次に、図２３を用いて、無線チップのレイアウト構成について説明する。なお、図２３において、図２２に相当する部分には、同一の番号を付し、説明を省略する。

図２３において、ＦＰＣパッド１１０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）を無線チップ１００１に貼る時に用いる電極パッド群であり、アンテナバンプ１１０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ１１０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ１１０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。

ＦＰＣパッド１１０７は、主に不良解析時に用いると有効である。無線チップでは、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣより、ＦＰＣパッド１１０７を介して無線チップ１００１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。

さらに、ＦＰＣパッド１１０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド１１０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工程数を減らすことができる。また、基板上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する工程数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。

なお、本実施例は、上記実施の形態の記載と自由に組み合わせて行うことができる。すなわち本発明を適用することにより、クロック信号の発生に伴う誤動作や応答しない等の動作不良を防止し、メモリ回路に記憶された情報を正確に送信することができる半導体装置を提供することができる。

本実施例では、上記実施例で示した無線チップの作製方法を説明する。本発明に係る無線チップを構成する各回路を薄膜トランジスタで作製することができる。本実施例では、無線チップを構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな無線チップを製造する方法を示す。

本実施例では、無線チップを構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）、並びに薄膜トランジスタ上のアンテナを代表的に示す。以下、図１１〜図１３に図示する断面図を用いて、無線チップの作製方法を説明する。

まず、基板１３０１の一表面に絶縁膜１３０２を介して剥離層１３０３を形成し、続けて下地膜として機能する絶縁膜１３０４と半導体膜１３０５（例えば、非晶質珪素を含む膜）を積層して形成する（図１１（Ａ）参照）。なお、絶縁膜１３０２、剥離層１３０３、絶縁膜１３０４および非晶質半導体膜１３０５は、連続して形成することができる。

基板１３０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板、など、から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１３０３は、絶縁膜１３０２を介して基板１３０１の全面に設けているが、必要に応じて、基板１３０１の全面に剥離層１３０３を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。

絶縁膜１３０２、絶縁膜１３０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１３０２、１３０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１３０２は、基板１３０１から剥離層１３０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１３０４は基板１３０１、剥離層１３０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１３０２、１３０４を形成することによって、基板１３０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１３０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１３０１として石英を用いるような場合には絶縁膜１３０２、１３０４を省略してもよい。

剥離層１３０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ_２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ_２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３であり、Ｘが２の場合（ＷＯ_２）、Ｘが２．５の場合（Ｗ_２Ｏ_５）、Ｘが２．７５の場合（Ｗ_４Ｏ_１１）、Ｘが３の場合（ＷＯ_３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ_２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。

非晶質半導体膜１３０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。

次に、非晶質半導体膜１３０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１３０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１３０５ａ〜１３０５ｆを形成し、当該半導体膜１３０５ａ〜１３０５ｆを覆うようにゲート絶縁膜１３０６を形成する（図１１（Ｂ）参照）。

ゲート絶縁膜１３０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１３０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。

結晶質半導体膜１３０５ａ〜１３０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１３０５ａ〜１３０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。

結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものが挙げられる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

また、ゲート絶縁膜１３０６は、半導体膜１３０５ａ〜１３０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ_２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。

このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。

また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１３０５ａ〜１３０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。

次に、ゲート絶縁膜１３０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１３０５ａ〜１３０５ｆの上方にゲート電極１３０７を形成する。ここでは、ゲート電極１３０７として、第１の導電膜１３０７ａと第２の導電膜１３０７ｂの積層構造で設けた例を示している。

次に、ゲート電極１３０７をマスクとして半導体膜１３０５ａ〜１３０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１５〜１×１０^１９／ｃｍ^３の濃度で含まれるように半導体膜１３０５ａ〜１３０５ｆに選択的に導入し、ｎ型を示す不純物領域１３０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０^１９〜１×１０^２０／ｃｍ^３の濃度で含まれるように選択的に半導体膜１３０５ｃ、１３０５ｅに導入し、ｐ型を示す不純物領域１３０９を形成する（図１１（Ｃ）参照）。

続いて、ゲート絶縁膜１３０６とゲート電極１３０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物などの無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１３０７の側面に接する絶縁膜１３１０（サイドウォールともよばれる）を形成する。絶縁膜１３１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。

続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１３０７および絶縁膜１３１０をマスクとして用いて、半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１３１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１９〜１×１０^２０／ｃｍ^３の濃度で含まれるように半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆに選択的に導入し、不純物領域１３０８より高濃度のｎ型を示す不純物領域１３１１を形成する。

以上の工程により、ｎチャネル型薄膜トランジスタ１３００ａ、１３００ｂ、１３００ｄ、１３００ｆとｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅが形成される（図１１（Ｄ）参照）。

ｎチャネル型薄膜トランジスタ１３００ａは、ゲート電極１３０７と重なる半導体膜１３０５ａの領域にチャネル形成領域が形成され、ゲート電極１３０７及び絶縁膜１３１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３１１が形成され、絶縁膜１３１０と重なる領域であってチャネル形成領域と不純物領域１３１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１３００ｂ、１３００ｄ、１３００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１３１１が形成されている。

ｐチャネル型薄膜トランジスタ１３００ｃは、ゲート電極１３０７と重なる半導体膜１３０５ｃの領域にチャネル形成領域が形成され、ゲート電極１３０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３０９が形成されている。また、ｐチャネル型薄膜トランジスタ１３００ｅも同様にチャネル形成領域及び不純物領域１３０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。

次に、半導体膜１３０５ａ〜１３０５ｆ、ゲート電極１３０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１３００ａ〜１３００ｆのソース領域又はドレイン領域を形成する不純物領域１３０９、１３１１と電気的に接続する導電膜１３１３を形成する（図１２（Ａ）参照）。絶縁膜は、ＣＶＤ方、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１３１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１３１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１３１３は、薄膜トランジスタ１３００ａ〜１３００ｆのソース電極又はドレイン電極を形成しうる。

なお、絶縁膜１３１２ａ、１３１２ｂを形成する前、または絶縁膜１３１２ａ、１３１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。

導電膜１３１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１３１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１３１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

次に、導電膜１３１３を覆うように、絶縁膜１３１４を形成し、当該絶縁膜１３１４上に、薄膜トランジスタ１３００ａ、１３００ｆのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１５ａ、１３１５ｂを形成する。また、薄膜トランジスタ１３００ｂ、１３００ｅのソース電極又はドレイン電極を形成する導電膜１３１３と電気的に接続する導電膜１３１６を形成する。なお、導電膜１３１５ａ、１３１５ｂと導電膜１３１６は同一の材料で同時に形成してもよい。導電膜１３１５ａ、１３１５ｂと導電膜１３１６は、上述した導電膜１３１３で示したいずれかの材料を用いて形成することができる。

続いて、導電膜１３１６にアンテナとして機能する導電膜１３１７が電気的に接続されるように形成する（図１２（Ｂ）参照）。

絶縁膜１３１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯ_ｘ）、窒化珪素（ＳｉＮ_ｘ）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

導電膜１３１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。

また、導電膜１３１５ａ、１３１５ｂは、後の工程において本発明の半導体装置に含まれるバッテリーと電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜１３１７を形成する際に、導電膜１３１５ａ、１３１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜をバッテリーに接続する配線として利用してもよい。

次に、導電膜１３１７を覆うように絶縁膜１３１８を形成した後、薄膜トランジスタ１３００ａ〜１３００ｆ、導電膜１３１７等を含む層（以下、「素子形成層１３１９」と記す）を基板１３０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１３００ａ〜１３００ｆを避けた領域に開口部を形成後（図１２（Ｃ）参照）、物理的な力を用いて基板１３０１から素子形成層１３１９を剥離することができる。また、基板１３０１から素子形成層１３１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１３０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ_３）を使用する。そうすると、素子形成層１３１９は、基板１３０１から剥離された状態となる。なお、剥離層１３０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１３０３の除去を行った後にも、基板１３０１上に素子形成層１３１９を保持しておくことが可能となる。また、素子形成層１３１９が剥離された基板１３０１を再利用することによって、コストの削減をすることができる。

絶縁膜１３１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯ_ｘ）、窒化珪素（ＳｉＮ_ｘ）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。

本実施例では、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材１３２０を貼り合わせた基板１３０１から素子形成層１３１９を剥離する（図１３（Ａ）参照）。

次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材１３２１を貼り合わせた後、加熱処理と加圧処理の一方又は両方を行って第１のシート材１３２０を貼り合わせる（図１３（Ｂ）参照）。第１のシート材１３２０、第２のシート材１３２１として、ホットメルトフィルム等を用いることができる。

また、第１のシート材１３２０、第２のシート材１３２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。

なお、本実施例は、上記実施の形態の記載と自由に組み合わせて行うことができる。すなわち本発明を適用することにより、クロック信号の発生に伴う誤動作や応答しない等の動作不良を防止し、メモリ回路に記憶された情報を正確に送信することができる半導体装置を提供することができる。

本実施例では、上記実施例とは異なる無線チップの作製方法について説明する。本発明におけるトランジスタは上記実施例で説明した絶縁基板に形成された薄膜トランジスタの他、単結晶基板に形成されたＭＯＳトランジスタで構成することもできる。

本実施例では、無線チップを構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１３〜図１６に図示する断面図を用いて、無線チップの作製方法を説明する。

まず、半導体基板２３００に素子を分離した領域２３０４、２３０６（以下、領域２３０４、２３０６とも記す）を形成する（図１４（Ａ）参照）。半導体基板２３００に設けられた領域２３０４、２３０６は、それぞれ絶縁膜２３０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板２３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板２３００の領域２３０６にｐウェル２３０７を設けた例を示している。

また、基板２３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。

素子分離領域２３０４、２３０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。

また、半導体基板２３００の領域２３０６に形成されたｐウェルは、半導体基板２３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。

なお、本実施例では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、領域２３０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２３０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２３０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２３０６には不純物元素の導入を行わない構成としてもよい。

次に、領域２３０４、２３０６を覆うように絶縁膜２３３２、２３３４をそれぞれ形成する（図１４（Ｂ）参照）。

絶縁膜２３３２、２３３４は、例えば、熱処理を行い半導体基板２３００に設けられた領域２３０４、２３０６の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸化窒化珪素膜）との積層構造で形成してもよい。

他にも、上述したように、プラズマ処理を用いて絶縁膜２３３２、２３３４を形成してもよい。例えば、半導体基板２３００に設けられた領域２３０４、２３０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２３３２、２３３４として酸化珪素（ＳｉＯ_ｘ）膜又は窒化珪素（ＳｉＮ_ｘ）膜で形成することができる。また、高密度プラズマ処理により領域２３０４、２３０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２３０４、２３０６の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に（酸窒化珪素膜）が形成され、絶縁膜２３３２、２３３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２３０４、２３０６の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。

また、半導体基板２３００の領域２３０４、２３０６に形成された絶縁膜２３３２、２３３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。

次に、領域２３０４、２３０６の上方に形成された絶縁膜２３３２、２３３４を覆うように導電膜を形成する（図１４（Ｃ）参照）。ここでは、導電膜として、導電膜２３３６と導電膜２３３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。

導電膜２３３６、２３３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。

ここでは、導電膜２３３６として窒化タンタルを用いて形成し、その上に導電膜２３３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。

次に、積層して設けられた導電膜２３３６、２３３８を選択的にエッチングして除去することによって、領域２３０４、２３０６の上方の一部に導電膜２３３６、２３３８を残存させ、それぞれゲート電極２３４０、２３４２を形成する（図１５（Ａ）参照）。

次に、領域２３０４を覆うようにレジストマスク２３４８を選択的に形成し、当該レジストマスク２３４８、ゲート電極２３４２をマスクとして領域２３０６に不純物元素を導入することによって不純物領域を形成する（図１５（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。

図１５（Ｂ）においては、不純物元素を導入することによって、領域２３０６にソース領域又はドレイン領域を形成する不純物領域２３５２とチャネル形成領域２３５０が形成される。

次に、領域２３０６を覆うようにレジストマスク２３６６を選択的に形成し、当該レジストマスク２３６６、ゲート電極２３４０をマスクとして領域２３０４に不純物元素を導入することによって不純物領域を形成する（図１５（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１５（Ｃ）で領域２３０６に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域２３０４にソース領域又はドレイン領域を形成する不純物領域２３７０とチャネル形成領域２３６８を形成される。

次に、絶縁膜２３３２、２３３４、ゲート電極２３４０、２３４２を覆うように第２の絶縁膜２３７２を形成し、当該第２の絶縁膜２３７２上に領域２３０４、２３０６にそれぞれ形成された不純物領域２３５２、２３７０と電気的に接続する配線２３７４を形成する（図１６参照）。

第２の絶縁膜２３７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯ_ｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

配線２３７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線２３７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線２３７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

なお本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。

なお、本実施例は、上記実施の形態の記載と自由に組み合わせて行うことができる。すなわち本発明を適用することにより、クロック信号の発生に伴う誤動作や応答しない等の動作不良を防止し、メモリ回路に記憶された情報を正確に送信することができる半導体装置を提供することができる。

本実施例では、上記実施例とは異なる無線チップの作製方法について説明する。本発明におけるトランジスタは上記実施例で説明した単結晶基板に形成されたＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。

本実施例では、無線チップを構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１７〜図２０に図示する断面図を用いて、無線チップの作製方法を説明する。

まず、基板２６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板２６００として用い、当該基板２６００上に絶縁膜２６０２と絶縁膜２６０４を形成する（図１７（Ａ）参照）。例えば、基板２６００に熱処理を行うことにより絶縁膜２６０２として酸化珪素（ＳｉＯ_ｘ）を形成し、当該絶縁膜２６０２上にＣＶＤ法を用いて窒化珪素（ＳｉＮ_ｘ）を成膜する。

また、基板２６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。

また、絶縁膜２６０４は、絶縁膜２６０２を形成した後に高密度プラズマ処理により当該絶縁膜２６０２を窒化することにより設けてもよい。なお、基板２６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。

次に、絶縁膜２６０４上に選択的にレジストマスク２６０６のパターンを形成し、当該レジストマスク２６０６をマスクとして選択的にエッチングを行うことによって、基板２６００に選択的に凹部２６０８を形成する（図１７（Ｂ）参照）。基板２６００、絶縁膜２６０２、２６０４のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。

次に、レジストマスク２６０６のパターンを除去した後、基板２６００に形成された凹部２６０８を充填するように絶縁膜２６１０を形成する（図１７（Ｃ）参照）。

絶縁膜２６１０は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜２６１０として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化珪素膜を形成する。

次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板２６００の表面を露出させる。ここでは、基板２６００の表面を露出させることにより、基板２６００の凹部２６０８に形成された絶縁膜２６１１間に領域２６１２、２６１３が設けられる。なお、絶縁膜２６１１は、基板２６００の表面に形成された絶縁膜２６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板２６００の領域２６１３、２６１４にｐウェル２６１５を形成する（図１８（Ａ）参照）。

ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域２６１３、２６１４に導入する。

なお、本実施例では、基板２６００としてｎ型の導電型を有する半導体基板を用いているため、領域２６１２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２６１２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。

一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２６１２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２６１３、２６１４には不純物元素の導入を行わない構成としてもよい。

次に、基板２６００の領域２６１２、２６１３の表面上に絶縁膜２６３２、２６３４をそれぞれ形成する（図１８（Ｂ）参照）。

絶縁膜２６３２、２６３４は、例えば、熱処理を行い基板２６００に設けられた領域２６１２、２６１３の表面を酸化させることにより酸化珪素膜で絶縁膜２６３２、２６３４を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。

他にも、上述したように、プラズマ処理を用いて絶縁膜２６３２、２６３４を形成してもよい。例えば、基板２６００に設けられた領域２６１２、２６１３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２６３２、２６３４として酸化珪素（ＳｉＯ_ｘ）膜又は窒化珪素（ＳｉＮ_ｘ）膜で形成することができる。また、高密度プラズマ処理により領域２６１２、２６１３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２６１２、２６１３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に（酸窒化珪素膜）が形成され、絶縁膜２６３２、２６３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２６１２、２６１３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。

なお、基板２６００の領域２６１２、２６１３に形成された絶縁膜２６３２、２６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。

次に、基板２６００に設けられた領域２６１２、２６１３の上方に形成された絶縁膜２６３２、２６３４を覆うように導電膜を形成する（図１８（Ｃ）参照）。ここでは、導電膜として、導電膜２６３６と導電膜２６３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。

導電膜２６３６、２６３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。

ここでは、導電膜２６３６として窒化タンタルを用いて形成し、その上に導電膜２６３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。

次に、積層して設けられた導電膜２６３６、２６３８を選択的にエッチングして除去することによって、基板２６００の領域２６１２、２６１３の上方の一部に導電膜２６３６、２６３８を残存させ、それぞれゲート電極として機能する導電膜２６４０、２６４２を形成する（図１９（Ａ）参照）。また、ここでは、基板２６００において、導電膜２６４０、２６４２と重ならない領域２６１２、２６１３の表面が露出するようにする。

具体的には、基板２６００の領域２６１２において、導電膜２６４０の下方に形成された絶縁膜２６３２のうち当該導電膜２６４０と重ならない部分を選択的に除去し、導電膜２６４０と絶縁膜２６３２の端部が概略一致するように形成する。また、基板２６００の領域２６１４において、導電膜２６４２の下方に形成された絶縁膜２６３４のうち当該導電膜２６４２と重ならない部分を選択的に除去し、導電膜２６４２と絶縁膜２６３４の端部が概略一致するように形成する。

この場合、導電膜２６４０、２６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜２６４０、２６４２を形成後残存したレジストマスク又は当該導電膜２６４０、２６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。

次に、基板２６００の領域２６１２、２６１３に不純物元素を選択的に導入する（図１９（Ｂ）参照）。ここでは、領域２６１３に導電膜２６４２をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、領域２６１２に導電膜２６４０をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。

次に、導電膜２６４０、２６４２の側面に接するサイドウォール２６５４を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物などの無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜２６４０、２６４２の側面に接するように形成することができる。なお、サイドウォール２６５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール２６５４は、導電膜２６４０、２６４２の下方に形成された絶縁膜やゲート電極の側面にも接するように形成されている。

続いて、当該サイドウォール２６５４、導電膜２６４０、２６４２をマスクとして基板２６００の領域２６１２、２６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１９（Ｃ）参照）。ここでは、基板２６００の領域２６１３にサイドウォール２６５４と導電膜２６４２をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域２６１２にサイドウォール２６５４と導電膜２６４０をマスクとして高濃度のｐ型を付与する不純物元素を導入する。

その結果、基板２６００の領域２６１２には、ソース領域又はドレイン領域を形成する不純物領域２６５８と、ＬＤＤ領域を形成する低濃度不純物領域２６６０と、チャネル形成領域２６５６が形成される。また、基板２６００の領域２６１３には、ソース領域又はドレイン領域を形成する不純物領域２６６４と、ＬＤＤ領域を形成する低濃度不純物領域２６６６と、チャネル形成領域２６６２が形成される。

なお、本実施例では、導電膜２６４０、２６４２と重ならない基板２６００の領域２６１２、２６１３を露出させた状態で不純物元素の導入を行っている。従って、基板２６００の領域２６１２、２６１３にそれぞれ形成されるチャネル形成領域２６５６、２６６２は導電膜２６４０、２６４２と自己整合的に形成することができる。

次に、基板２６００の領域２６１２、２６１３上に設けられた絶縁膜や導電膜等を覆うように第２の絶縁膜２６７７を形成し、当該絶縁膜２６７７に開口部２６７８を形成する（図２０（Ａ）参照）。

第２の絶縁膜２６７７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯ_ｘ）、窒化珪素（ＳｉＮ_ｘ）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

次に、ＣＶＤ法を用いて開口部２６７８に導電膜２６８０を形成し、当該導電膜２６８０と電気的に接続するように絶縁膜２６７７上に導電膜２６８２ａ〜２６８２ｄを選択的に形成する（図２０（Ｂ）参照）。

導電膜２６８０、２６８２ａ〜２６８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜２６８０、２６８２ａ〜２６８２ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜２６８０を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜２６８０はＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。

以上の工程により、基板２６００の領域２６１２に形成されたｐ型のトランジスタと、領域２６１３に形成されたｎ型のトランジスタとを具備する半導体装置を得ることができる。

なお本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。

なお、本実施例は、上記実施の形態の記載と自由に組み合わせて行うことができる。すなわち本発明を適用することにより、クロック信号の発生に伴う誤動作や応答しない等の動作不良を防止し、メモリ回路に記憶された情報を正確に送信することができる半導体装置を提供することができる。

図２１を用いて、上記実施例で説明した無線チップとして機能する半導体装置３０００の使用方法を説明する。

無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２１（Ａ）参照）、包装用容器類（包装紙やボトル等、図２１（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２１（Ｂ）参照）、乗り物類（自転車等、図２１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図２１（Ｅ）、図２１（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板に実装させたり、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。

なお、本実施例は、上記実施の形態と自由に組み合わせて行うことができる。すなわち半導体装置に搭載されたメモリにおいて、各ビット線の選択的なプリチャージを行うことができる。換言すれば、メモリからのデータの読み出しに関係のないビット線のプリチャージをしないことにより、低消費電力のメモリを搭載した半導体装置を提供することができる。

本発明の実施の形態１の構成について説明する図。 従来の構成を説明する図。 従来のＰＬＬの構成を説明する図。 従来のＰＬＬの動作を説明する図。 リングオシレータの具体的構成を示す図。 分周器を構成するフリップフロップを説明する図。 リングオシレータと分周器の動作を説明する図。 電源回路の具体的構成例を示す図。 本発明の実施の形態２の構成について示す図。 本発明の実施の形態２の構成について示す図。 本発明を用いた実施例２の構成について示す図。 本発明を用いた実施例２の構成について示す図。 本発明を用いた実施例２の構成について示す図。 本発明を用いた実施例３の構成について示す図。 本発明を用いた実施例３の構成について示す図。 本発明を用いた実施例３の構成について示す図。 本発明を用いた実施例４の構成について示す図。 本発明を用いた実施例４の構成について示す図。 本発明を用いた実施例４の構成について示す図。 本発明を用いた実施例４の構成について示す図。 本発明を用いた実施例５の構成について示す図。 本発明を用いた実施例１の構成について示す図。 本発明を用いた実施例１の構成について示す図。

符号の説明

１０１ 半導体装置
１０２ アンテナ
１０３ 高周波回路
１０４ 電源回路
１０５ リセット回路
１０６ クロック発生回路
１０７ データ復調回路
１０８ データ変調回路
１０９ 制御回路
１１０ メモリ回路
１１１ 半導体集積回路
１１２ リングオシレータ
１１３ 分周器
２０１ 半導体装置
２０２ アンテナ
２０３ 高周波回路
２０４ 電源回路
２０５ リセット回路
２０６ クロック発生回路
２０７ データ復調回路
２０８ データ変調回路
２０９ 制御回路
２１０ メモリ回路
２１１ 半導体集積回路
３０１ 位相比較器
３０２ ループ・フィルタ
３０３ 電圧制御発振器
３０４ 分周器
４０１ 波形
４０２ 波形
４０３ 期間
４０４ 期間
５０１ リングオシレータ
５０２ Ｎチャネル型トランジスタ
５０３ Ｐチャネル型トランジスタ
６０１ フリップフロップ
６０２ インバータ回路
６０３ ＮＡＮＤ回路
６０４ ＮＡＮＤ回路
６０５ ＮＡＮＤ回路
６０６ ＮＡＮＤ回路
６０７ ＮＡＮＤ回路
６０８ ＮＡＮＤ回路
６０９ ＮＡＮＤ回路
６１０ インバータ回路
７０１ 波形
７０２ 期間
７０３ 波形
７０４ 波形
７０５ 波形
８０１ トランジスタ
８１２ 抵抗
８１３ 出力端子
９０１ リングオシレータ
９０２ Ｎチャネル型トランジスタ
９０３ Ｐチャネル型トランジスタ
９０４ ＭＯＳトランジスタ
９０５ ＭＯＳトランジスタ
９０６ 端子
９０７ 端子
１００１ 無線チップ
１００２ ＣＰＵ
１００３ ＲＯＭ
１００４ ＲＡＭ
１００５ コントローラ
１００６ 演算回路
１００７ アンテナ
１００８ 共振回路
１００９ 電源回路
１０１０ リセット回路
１０１１ クロック生成回路
１０１２ 復調回路
１０１３ 変調回路
１０１４ 電源管理回路
１０１５ アナログ部
１０１６ ＣＰＵインターフェース
１０１７ 制御レジスタ
１０１８ コード抽出回路
１０１９ 符号化回路
１０２０ 受信信号
１０２１ 送信信号
１０２２ 受信データ
１０２３ 送信データ
１０２４ 秘密鍵
１１０７ ＦＰＣパッド
１１０８ アンテナバンプ
１３０１ 基板
１３０２ 絶縁膜
１３０３ 剥離層
１３０４ 絶縁膜
１３０５ 半導体膜
１３０６ ゲート絶縁膜
１３０７ ゲート電極
１３０８ 不純物領域
１３０９ 不純物領域
１３１０ 絶縁膜
１３１１ 不純物領域
１３１３ 導電膜
１３１４ 絶縁膜
１３１６ 導電膜
１３１７ 導電膜
１３１８ 絶縁膜
１３１９ 素子形成層
１３２０ シート材
１３２１ シート材
２３００ 基板
２３０２ 絶縁膜
２３０４ 領域
２３０６ 領域
２３０７ ｐウェル
２３３２ 絶縁膜
２３３６ 導電膜
２３３８ 導電膜
２３４０ ゲート電極
２３４２ ゲート電極
２３４８ レジストマスク
２３５０ チャネル形成領域
２３５２ 不純物領域
２３６６ レジストマスク
２３６８ チャネル形成領域
２３７０ 不純物領域
２３７２ 絶縁膜
２３７４ 配線
２６００ 基板
２６０２ 絶縁膜
２６０４ 絶縁膜
２６０６ レジストマスク
２６０８ 凹部
２６１０ 絶縁膜
２６１１ 絶縁膜
２６１２ 領域
２６１３ 領域
２６１４ 領域
２６１５ ｐウェル
２６３２ 絶縁膜
２６３４ 絶縁膜
２６３６ 導電膜
２６３８ 導電膜
２６４０ 導電膜
２６４２ 導電膜
２６５４ サイドウォール
２６５６ チャネル形成領域
２６５８ 不純物領域
２６６０ 低濃度不純物領域
２６６２ チャネル形成領域
２６６４ 不純物領域
２６６６ 低濃度不純物領域
２６７７ 絶縁膜
２６７８ 開口部
２６８０ 導電膜
３０００ 半導体装置
５００１ 可変容量素子
５００２ 端子
１３００ａ 薄膜トランジスタ
１３００ｂ 薄膜トランジスタ
１３００ｃ 薄膜トランジスタ
１３００ｅ 薄膜トランジスタ
１３０５ａ 半導体膜
１３０５ｃ 半導体膜
１３０７ａ 導電膜
１３０７ｂ 導電膜
１３１２ａ 絶縁膜
１３１２ｂ 絶縁膜
１３１５ａ 導電膜
２６８２ａ 導電膜

Claims (7)

1. 無線信号を受信するためのアンテナ回路と、
   前記アンテナ回路で受信した前記無線信号により電源を生成する電源回路と、
   前記電源が供給されるクロック発生回路と、を有し、
   前記クロック発生回路は、
   一定周期の信号を発振するためのリングオシレータと、
   前記リングオシレータより出力された信号を分周するための分周器と、を有することを特徴とする半導体装置。
2. 無線信号を受信するためのアンテナ回路と、
   前記アンテナ回路で受信した前記無線信号により電源を生成する電源回路と、
   前記電源が供給されるクロック発生回路と、を有し、
   前記クロック発生回路は、
   一定周期の信号を発振するためのリングオシレータと、
   前記リングオシレータより出力された信号を分周するための分周器と、を有し、
   前記リングオシレータの各段には当該リングオシレータの発振周波数を制御するための容量素子が接続されていることを特徴とする半導体装置。
3. 請求項２において、前記容量素子はＭＯＳトランジスタのゲート容量を用いた素子であることを特徴とする半導体装置。
4. 請求項２において、前記容量素子は、可変容量素子であることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、前記リングオシレータ及び前記分周器を構成するトランジスタは、薄膜トランジスタであることを特徴とする半導体装置。
6. 請求項１乃至請求項４のいずれか一において、前記リングオシレータ及び前記分周器を構成するトランジスタは単結晶基板に形成されたトランジスタであることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一に記載の半導体装置の無線チップを具備する電子機器。

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