JPH10163822A - ディジタル遅延回路およびそれを用いたディジタル制御発振回路 - Google Patents
ディジタル遅延回路およびそれを用いたディジタル制御発振回路Info
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- JPH10163822A JPH10163822A JP8316752A JP31675296A JPH10163822A JP H10163822 A JPH10163822 A JP H10163822A JP 8316752 A JP8316752 A JP 8316752A JP 31675296 A JP31675296 A JP 31675296A JP H10163822 A JPH10163822 A JP H10163822A
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Abstract
(57)【要約】
【課題】 発振回路の周波数レンジを広くでき、発振信
号周波数の偏移を連続的に実現でき、かつ、回路構成の
簡単化および低消費電力化を実現できる。 【解決手段】 バッファおよびその出力端子に接続され
ているｎＭＯＳトランジスタからなる可変容量素子によ
り構成された遅延段をｎ段用いて、リングオシレータを
構成し、各遅延段を構成する容量素子はソース、ドレイ
ンがバッファの出力端子に共通に接続し、ゲートが制御
信号の所定のビットに接続するｎＭＯＳトランジスタに
より構成し、入力ビットに応じて、トランジスタのサイ
ズを設定し、各遅延段の遅延時間を重み付けることによ
り、制御信号に応じて遅延時間を設定し、ＮＡＮＤゲー
トＮＧＴにハイレベルのイネーブル信号ＥＮＢを入力す
るとき、制御信号に応じてＤＣＯの発振周波数を制御す
るので、ＤＣＯの発振周波数のレンジが広く、発振信号
の周波数偏移が連続的で滑らかになる。
号周波数の偏移を連続的に実現でき、かつ、回路構成の
簡単化および低消費電力化を実現できる。 【解決手段】 バッファおよびその出力端子に接続され
ているｎＭＯＳトランジスタからなる可変容量素子によ
り構成された遅延段をｎ段用いて、リングオシレータを
構成し、各遅延段を構成する容量素子はソース、ドレイ
ンがバッファの出力端子に共通に接続し、ゲートが制御
信号の所定のビットに接続するｎＭＯＳトランジスタに
より構成し、入力ビットに応じて、トランジスタのサイ
ズを設定し、各遅延段の遅延時間を重み付けることによ
り、制御信号に応じて遅延時間を設定し、ＮＡＮＤゲー
トＮＧＴにハイレベルのイネーブル信号ＥＮＢを入力す
るとき、制御信号に応じてＤＣＯの発振周波数を制御す
るので、ＤＣＯの発振周波数のレンジが広く、発振信号
の周波数偏移が連続的で滑らかになる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル遅延回
路およびそれを用いたディジタル制御発振回路に関する
ものである。
路およびそれを用いたディジタル制御発振回路に関する
ものである。
【０００２】
【従来の技術】ＰＬＬ（Phase Locked Loop ）回路など
に用いられる発振器は、その発振周波数のレンジが広
く、且つ周波数の偏移は連続的で滑らかな特性が要求さ
れている。このため、従来ではアナログ値である電圧信
号により、発振周波数を制御する電圧制御発振器（ＶＣ
Ｏ）が殆どである。ディジタル回路の場合、ディジタル
信号で直接発振器の発振周波数を制御できるいわゆるデ
ィジタル制御発振器（ＤＣＯ: Digital Controlled Osc
illator ）が用いられている。
に用いられる発振器は、その発振周波数のレンジが広
く、且つ周波数の偏移は連続的で滑らかな特性が要求さ
れている。このため、従来ではアナログ値である電圧信
号により、発振周波数を制御する電圧制御発振器（ＶＣ
Ｏ）が殆どである。ディジタル回路の場合、ディジタル
信号で直接発振器の発振周波数を制御できるいわゆるデ
ィジタル制御発振器（ＤＣＯ: Digital Controlled Osc
illator ）が用いられている。
【０００３】図８はディジタル制御発振器（以下、単に
ＤＣＯと表記する）を用いたＰＬＬ回路の一例を示して
いる。図８に示すように、本例のＰＬＬ回路は位相比較
器２、ディジタルカウンタ３およびＤＣＯ４により構成
されている。
ＤＣＯと表記する）を用いたＰＬＬ回路の一例を示して
いる。図８に示すように、本例のＰＬＬ回路は位相比較
器２、ディジタルカウンタ３およびＤＣＯ４により構成
されている。
【０００４】位相比較器２は、外部から入力された基準
信号Ｓref とＤＣＯ４からの発振信号ＳO の位相を比較
し、比較結果に応じて、アップ信号Ｓupまたはダウン信
号Ｓdwを発生し、ディジタルカウンタ３に出力する。デ
ィジタルカウンタ３は、位相比較器２からのアップ信号
Ｓupまたはダウン信号Ｓdwを受けて、これらの信号のレ
ベルに応じて、例えば、ｎビットのカウント値ＳC を発
生し、ＤＣＯ４に出力する。ＤＣＯ４は、ディジタルカ
ウンタ３からのカウント値ＳC を受けて、これに応じて
発振周波数を設定し、発振信号Ｓo を生成し、位相比較
器２に出力する。
信号Ｓref とＤＣＯ４からの発振信号ＳO の位相を比較
し、比較結果に応じて、アップ信号Ｓupまたはダウン信
号Ｓdwを発生し、ディジタルカウンタ３に出力する。デ
ィジタルカウンタ３は、位相比較器２からのアップ信号
Ｓupまたはダウン信号Ｓdwを受けて、これらの信号のレ
ベルに応じて、例えば、ｎビットのカウント値ＳC を発
生し、ＤＣＯ４に出力する。ＤＣＯ４は、ディジタルカ
ウンタ３からのカウント値ＳC を受けて、これに応じて
発振周波数を設定し、発振信号Ｓo を生成し、位相比較
器２に出力する。
【０００５】図８に示すＰＬＬ回路において、位相比較
器２により、外部から入力された基準信号Ｓref とＤＣ
Ｏ４から発生された発振信号ＳC の位相が比較され、比
較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwが
生成され、ディジタルカウンタ３に出力される。ディジ
タルカウンタ３により、ｎビットのカウント値ＳC が生
成される。そして、カウント値ＳC がＤＣＯ４にフィー
ドバックされ、これに応じて、ＤＣＯ４の発振周波数が
制御されるので、ＤＣＯ４により発生された発振信号Ｓ
C の位相は、位相比較器２に入力された基準信号Ｓref
の位相に追従する。
器２により、外部から入力された基準信号Ｓref とＤＣ
Ｏ４から発生された発振信号ＳC の位相が比較され、比
較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwが
生成され、ディジタルカウンタ３に出力される。ディジ
タルカウンタ３により、ｎビットのカウント値ＳC が生
成される。そして、カウント値ＳC がＤＣＯ４にフィー
ドバックされ、これに応じて、ＤＣＯ４の発振周波数が
制御されるので、ＤＣＯ４により発生された発振信号Ｓ
C の位相は、位相比較器２に入力された基準信号Ｓref
の位相に追従する。
【０００６】上述のように、従来の電圧制御発振器（Ｖ
ＣＯ）を用いたＰＬＬ回路と同様に、図８に示すディジ
タル制御発振器（ＤＣＯ）により構成されたＰＬＬ回路
により、入力された基準信号の位相に追従する発振信号
が生成できる。
ＣＯ）を用いたＰＬＬ回路と同様に、図８に示すディジ
タル制御発振器（ＤＣＯ）により構成されたＰＬＬ回路
により、入力された基準信号の位相に追従する発振信号
が生成できる。
【０００７】以下、図９〜１１を参照しながら、一般に
用いられているＤＣＯの構成およびその動作について簡
単に説明する。図９は異なる遅延時間を与える遅延素子
および反転出力を与えるセレクタを複数用いて構成され
ているＤＣＯの一例を示す回路図である。図９に示すよ
うに、本例のＤＣＯは、例えば、遅延素子Ｄi （ｉ＝ｎ
−１，ｎ−２，…，２，１，０）とセレクタＳＥＬi に
より構成された遅延段をｎ段直列に接続して構成されて
いる。なお、ここでは、ｎは偶数である。
用いられているＤＣＯの構成およびその動作について簡
単に説明する。図９は異なる遅延時間を与える遅延素子
および反転出力を与えるセレクタを複数用いて構成され
ているＤＣＯの一例を示す回路図である。図９に示すよ
うに、本例のＤＣＯは、例えば、遅延素子Ｄi （ｉ＝ｎ
−１，ｎ−２，…，２，１，０）とセレクタＳＥＬi に
より構成された遅延段をｎ段直列に接続して構成されて
いる。なお、ここでは、ｎは偶数である。
【０００８】図示のように、本例のＤＣＯにおいて、各
遅延段を構成するセレクタＳＥＬiの一方の入力端子Ａ
は前段のセレクタの出力端子に接続され、他方の入力端
子Ｂは遅延素子Ｄi の出力端子に接続されている。遅延
素子Ｄi の入力端子は前段のセレクタの出力端子に接続
されている。なお、初段のセレクタＳＥＬn-1 の入力端
子ＡはＮＡＮＤゲートＮＧＴの出力端子に接続され、入
力端子Ｂは遅延素子Ｄn-1 を介して、ＮＡＮＤゲートＮ
ＧＴの出力端子に接続されている。また、最後段のセレ
クタＳＥＬ0 の出力端子はＮＡＮＤゲートＮＧＴの一方
の入力端子に接続され、ＮＡＮＤゲートＮＧＴの他方の
入力端子にイネーブル信号ＥＮＢが入力される。さら
に、ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮ
Ｖを介して、発振信号ＳO の出力端子Ｔout に接続され
ている。
遅延段を構成するセレクタＳＥＬiの一方の入力端子Ａ
は前段のセレクタの出力端子に接続され、他方の入力端
子Ｂは遅延素子Ｄi の出力端子に接続されている。遅延
素子Ｄi の入力端子は前段のセレクタの出力端子に接続
されている。なお、初段のセレクタＳＥＬn-1 の入力端
子ＡはＮＡＮＤゲートＮＧＴの出力端子に接続され、入
力端子Ｂは遅延素子Ｄn-1 を介して、ＮＡＮＤゲートＮ
ＧＴの出力端子に接続されている。また、最後段のセレ
クタＳＥＬ0 の出力端子はＮＡＮＤゲートＮＧＴの一方
の入力端子に接続され、ＮＡＮＤゲートＮＧＴの他方の
入力端子にイネーブル信号ＥＮＢが入力される。さら
に、ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮ
Ｖを介して、発振信号ＳO の出力端子Ｔout に接続され
ている。
【０００９】各セレクタＳＥＬn-1 ，ＳＥＬn-2 ，…，
ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 の選択信号入力端子ｃｋ
に、例えば、ｎビットのカウント値ＳC の各ビットＳ
n-1 ，Ｓn-2 ，…，Ｓ2 ，Ｓ1 ，Ｓ0 がそれぞれ入力さ
れる。各セレクタは、選択信号入力端子に入力された信
号のレベルに応じて、入力端子Ａまたは入力端子Ｂの信
号を選択して、その反転した信号を出力する。例えば、
選択信号入力端子ｃｋにローレベルの信号が入力される
とき、セレクタは入力端子Ａに入力された信号を選択し
て、それを反転して出力端子に出力する。逆に、選択信
号入力端子ｃｋにハイレベルの信号が入力されたとき、
セレクタは入力端子Ｂに入力された信号を選択して、そ
れを反転して出力端子に出力する。
ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 の選択信号入力端子ｃｋ
に、例えば、ｎビットのカウント値ＳC の各ビットＳ
n-1 ，Ｓn-2 ，…，Ｓ2 ，Ｓ1 ，Ｓ0 がそれぞれ入力さ
れる。各セレクタは、選択信号入力端子に入力された信
号のレベルに応じて、入力端子Ａまたは入力端子Ｂの信
号を選択して、その反転した信号を出力する。例えば、
選択信号入力端子ｃｋにローレベルの信号が入力される
とき、セレクタは入力端子Ａに入力された信号を選択し
て、それを反転して出力端子に出力する。逆に、選択信
号入力端子ｃｋにハイレベルの信号が入力されたとき、
セレクタは入力端子Ｂに入力された信号を選択して、そ
れを反転して出力端子に出力する。
【００１０】さらに、遅延素子Ｄ0 の遅延時間はＴD と
すると、遅延素子Ｄi の遅延時間は２i ＴD となる。例
えば、遅延素子Ｄn-1 の遅延時間は２n-1 ＴD となり、
遅延素子Ｄ1 の遅延時間は２ＴD となる。
すると、遅延素子Ｄi の遅延時間は２i ＴD となる。例
えば、遅延素子Ｄn-1 の遅延時間は２n-1 ＴD となり、
遅延素子Ｄ1 の遅延時間は２ＴD となる。
【００１１】上述したＤＣＯにより、カウント値ＳC の
各ビットＳn-1 ，Ｓn-2 ，…，Ｓ2，Ｓ1 ，Ｓ0 のレベ
ルに応じて、ＮＡＮＤゲートＮＧＴの出力端子から、最
後段のセレクタＳＥＬ0 の出力端子までの信号の遅延時
間が設定される。ＮＡＮＤゲートＮＧＴにハイレベルの
イネーブル信号ＥＮＢが入力されるとき、各遅延段およ
びＮＡＮＤゲートＮＧＴによりリングオシレータが構成
され、カウント値ＳCにより制御された発振周波数で発
振する。
各ビットＳn-1 ，Ｓn-2 ，…，Ｓ2，Ｓ1 ，Ｓ0 のレベ
ルに応じて、ＮＡＮＤゲートＮＧＴの出力端子から、最
後段のセレクタＳＥＬ0 の出力端子までの信号の遅延時
間が設定される。ＮＡＮＤゲートＮＧＴにハイレベルの
イネーブル信号ＥＮＢが入力されるとき、各遅延段およ
びＮＡＮＤゲートＮＧＴによりリングオシレータが構成
され、カウント値ＳCにより制御された発振周波数で発
振する。
【００１２】図１０は他のＤＣＯの一構成例を示す回路
図である。図１０に示すように、本例のＤＣＯはＮＡＮ
ＤゲートＮＧＴと直列に接続されたｎ個の遅延素子ＤＬ
Ｙn-1 ，ＤＬＹn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ
0により構成され、遅延素子ＤＬＹ0 の出力端子はＮＡ
ＮＤゲートＮＧＴの入力端子に接続され、リングオシレ
ータを構成されている。なお、ここで、前例と同様にｎ
は偶数である。
図である。図１０に示すように、本例のＤＣＯはＮＡＮ
ＤゲートＮＧＴと直列に接続されたｎ個の遅延素子ＤＬ
Ｙn-1 ，ＤＬＹn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ
0により構成され、遅延素子ＤＬＹ0 の出力端子はＮＡ
ＮＤゲートＮＧＴの入力端子に接続され、リングオシレ
ータを構成されている。なお、ここで、前例と同様にｎ
は偶数である。
【００１３】遅延素子ＤＬＹn-1 ，ＤＬＹn-2 ，…，Ｄ
ＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 は同様な構成を有し、図１
１は遅延素子ＤＬＹ0 を例として、その構成を示してい
る。図示のように、遅延素子ＤＬＹ0 はｎＭＯＳトラン
ジスタＴｎn-1 ，Ｔｎn-2，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ
0 ，Ｔｎ00、ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 ，Ｔｐ00により構
成されている。
ＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 は同様な構成を有し、図１
１は遅延素子ＤＬＹ0 を例として、その構成を示してい
る。図示のように、遅延素子ＤＬＹ0 はｎＭＯＳトラン
ジスタＴｎn-1 ，Ｔｎn-2，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ
0 ，Ｔｎ00、ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 ，Ｔｐ00により構
成されている。
【００１４】ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は電源電圧ＶCCの
供給線とノードＮＤｐとの間に並列に接続されている。
即ち、ｐＭＯＳトランジスタＴｐn-1 ，Ｔｐn-2 ，…，
Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 のソースは電源電圧ＶCCの供給
線に接続され、ドレインはノードＮＤｐに接続されてい
る。さらに、これらのｐＭＯＳトランジスタのゲートに
それぞれカウント値ＳC の各ビットＳn-1 ，Ｓn-2 ，
…，Ｓ2 ，Ｓ1 ，Ｓ0 の反転信号／Ｓn-1 ，／Ｓn-2 ，
…，／Ｓ2 ，／Ｓ1 ，／Ｓ0 が入力されている。ｐＭＯ
ＳトランジスタＴｐ00のソースはノードＮＤｐに接続さ
れ、ドレインは出力端子Ｔout に接続されている。
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は電源電圧ＶCCの
供給線とノードＮＤｐとの間に並列に接続されている。
即ち、ｐＭＯＳトランジスタＴｐn-1 ，Ｔｐn-2 ，…，
Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 のソースは電源電圧ＶCCの供給
線に接続され、ドレインはノードＮＤｐに接続されてい
る。さらに、これらのｐＭＯＳトランジスタのゲートに
それぞれカウント値ＳC の各ビットＳn-1 ，Ｓn-2 ，
…，Ｓ2 ，Ｓ1 ，Ｓ0 の反転信号／Ｓn-1 ，／Ｓn-2 ，
…，／Ｓ2 ，／Ｓ1 ，／Ｓ0 が入力されている。ｐＭＯ
ＳトランジスタＴｐ00のソースはノードＮＤｐに接続さ
れ、ドレインは出力端子Ｔout に接続されている。
【００１５】ｎＭＯＳトランジスタＴｎn-1 ，Ｔ
ｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 は電源電圧ＶCCの
供給線とノードＮＤｎとの間に並列に接続されている。
即ち、ｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，…，
Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 のソースは電源電圧ＶCCの供給
線に接続され、ドレインはノードＮＤｎに接続されてい
る。さらに、これらのｎＭＯＳトランジスタのゲートに
それぞれカウント値ＳC の各ビットＳn-1 ，Ｓn-2 ，
…，Ｓ2 ，Ｓ1 ，Ｓ0 が入力されている。ｎＭＯＳトラ
ンジスタＴｎ00のドレインは出力端子Ｔout に接続さ
れ、ソースはノードＮＤｎに接続されている。
ｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 は電源電圧ＶCCの
供給線とノードＮＤｎとの間に並列に接続されている。
即ち、ｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，…，
Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 のソースは電源電圧ＶCCの供給
線に接続され、ドレインはノードＮＤｎに接続されてい
る。さらに、これらのｎＭＯＳトランジスタのゲートに
それぞれカウント値ＳC の各ビットＳn-1 ，Ｓn-2 ，
…，Ｓ2 ，Ｓ1 ，Ｓ0 が入力されている。ｎＭＯＳトラ
ンジスタＴｎ00のドレインは出力端子Ｔout に接続さ
れ、ソースはノードＮＤｎに接続されている。
【００１６】即ち、ｎＭＯＳトランジスタＴｎ00のドレ
インとｐＭＯＳトランジスタＴｐ00のドレインが遅延素
子の出力端子Ｔout に共通に接続されている。さらに、
ｎＭＯＳトランジスタＴｎ00のゲートとｐＭＯＳトラン
ジスタＴｐ00のゲートが入力端子Ｔinに共通に接続され
ている。
インとｐＭＯＳトランジスタＴｐ00のドレインが遅延素
子の出力端子Ｔout に共通に接続されている。さらに、
ｎＭＯＳトランジスタＴｎ00のゲートとｐＭＯＳトラン
ジスタＴｐ00のゲートが入力端子Ｔinに共通に接続され
ている。
【００１７】図１０に示す遅延素子においては、ｎＭＯ
ＳトランジスタＴｎ00とｐＭＯＳトランジスタＴｐ00は
駆動用トランジスタとして機能する。カウント値ＳC の
各ビットＳn-1 ，Ｓn-2 ，…，Ｓ2 ，Ｓ1 ，Ｓ0 のレベ
ルに応じて、ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 およびｎＭＯＳト
ランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，
Ｔｎ0 の導通状態がそれぞれ設定される。
ＳトランジスタＴｎ00とｐＭＯＳトランジスタＴｐ00は
駆動用トランジスタとして機能する。カウント値ＳC の
各ビットＳn-1 ，Ｓn-2 ，…，Ｓ2 ，Ｓ1 ，Ｓ0 のレベ
ルに応じて、ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 およびｎＭＯＳト
ランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，
Ｔｎ0 の導通状態がそれぞれ設定される。
【００１８】また、各トランジスタのサイズ、例えば、
チャネル幅がそれぞれ異なるように設定されるので、各
トランジスタのオン／オフ状態に応じて、例えば、電源
電圧ＶCCの供給線とノードＮＤｐ間の抵抗値と駆動用ｐ
ＭＯＳトランジスタＴｐ00の抵抗値との比が変化し、同
様に、接地線とノードＮＤｎ間の抵抗値と駆動用ｎＭＯ
ＳトランジスタＴｎ00の抵抗値との比も変化するので、
入力端子Ｔinに入力された信号の反転信号が出力端子Ｔ
out に出力されるまでの遅延時間がこの抵抗比の変化に
応じて制御される。
チャネル幅がそれぞれ異なるように設定されるので、各
トランジスタのオン／オフ状態に応じて、例えば、電源
電圧ＶCCの供給線とノードＮＤｐ間の抵抗値と駆動用ｐ
ＭＯＳトランジスタＴｐ00の抵抗値との比が変化し、同
様に、接地線とノードＮＤｎ間の抵抗値と駆動用ｎＭＯ
ＳトランジスタＴｎ00の抵抗値との比も変化するので、
入力端子Ｔinに入力された信号の反転信号が出力端子Ｔ
out に出力されるまでの遅延時間がこの抵抗比の変化に
応じて制御される。
【００１９】即ち、各遅延素子ＤＬＹn-1 ，ＤＬ
Ｙn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 の遅延時間
は、それぞれの遅延素子に入力されたカウント値ＳC に
より制御される。このため、ＮＡＮＤゲートＮＧＴにハ
イレベルのイネーブル信号ＥＮＢが入力されるとき、各
遅延素子およびＮＡＮＤゲートＮＧＴによりリングオシ
レータが構成され、カウント値ＳC により制御された発
振周波数で発振する。
Ｙn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 の遅延時間
は、それぞれの遅延素子に入力されたカウント値ＳC に
より制御される。このため、ＮＡＮＤゲートＮＧＴにハ
イレベルのイネーブル信号ＥＮＢが入力されるとき、各
遅延素子およびＮＡＮＤゲートＮＧＴによりリングオシ
レータが構成され、カウント値ＳC により制御された発
振周波数で発振する。
【００２０】
【発明が解決しようとする課題】ところで、上述したＤ
ＣＯにはそれぞれの問題点がある。例えば、図９に示す
ＤＣＯにおいては、発振周波数のレンジが広くとること
ができるが、信号のパスがダイナミックに切り換えられ
るため、カウント値ＳC の何れかのビットの値が変化す
る場合、信号が一瞬切れる恐れがあり、信号の連続性に
問題がある。また、図１０に示すＤＣＯにおいては、発
振信号の周波数偏移は連続的で滑らかであるが、各遅延
素子の電流は駆動用トランジスタＴｐ00およびＴｎ00の
抵抗に大きく影響され、発振周波数のレンジを広くとる
ことができないという問題がある。
ＣＯにはそれぞれの問題点がある。例えば、図９に示す
ＤＣＯにおいては、発振周波数のレンジが広くとること
ができるが、信号のパスがダイナミックに切り換えられ
るため、カウント値ＳC の何れかのビットの値が変化す
る場合、信号が一瞬切れる恐れがあり、信号の連続性に
問題がある。また、図１０に示すＤＣＯにおいては、発
振信号の周波数偏移は連続的で滑らかであるが、各遅延
素子の電流は駆動用トランジスタＴｐ00およびＴｎ00の
抵抗に大きく影響され、発振周波数のレンジを広くとる
ことができないという問題がある。
【００２１】図１０に示すＤＣＯの発振周波数レンジを
広くとるため、駆動用トランジスタＴｐ00およびＴｎ00
の抵抗を小さくし、即ち、トランジスタのサイズを大き
くする必要がある。これは遅延素子の消費電力の増大を
招く結果となる。また、実際に基板上にトランジスタを
形成する場合に、トランジスタのサイズに限界がある。
広くとるため、駆動用トランジスタＴｐ00およびＴｎ00
の抵抗を小さくし、即ち、トランジスタのサイズを大き
くする必要がある。これは遅延素子の消費電力の増大を
招く結果となる。また、実際に基板上にトランジスタを
形成する場合に、トランジスタのサイズに限界がある。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、発振周波数のレンジが広く、且
つ発振周波数の偏移は連続的で滑らかなディジタル制御
発振回路を提供することにある。
のであり、その目的は、発振周波数のレンジが広く、且
つ発振周波数の偏移は連続的で滑らかなディジタル制御
発振回路を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル遅延回路は、制御信号により設
定された遅延時間だけ入力信号を遅延させて出力する遅
延回路であって、上記入力信号を所定のレベルに保持し
て出力するバッファと、上記バッファの出力側に接続さ
れ、上記制御信号のレベルに応じて、容量が設定される
容量素子とを有する。
め、本発明のディジタル遅延回路は、制御信号により設
定された遅延時間だけ入力信号を遅延させて出力する遅
延回路であって、上記入力信号を所定のレベルに保持し
て出力するバッファと、上記バッファの出力側に接続さ
れ、上記制御信号のレベルに応じて、容量が設定される
容量素子とを有する。
【００２４】また、本発明では、好適には、上記容量素
子は、拡散層が上記バッファの出力側に接続し、ゲート
が上記制御信号の入力端子に接続する絶縁ゲート型電界
効果トランジスタにより構成されている。
子は、拡散層が上記バッファの出力側に接続し、ゲート
が上記制御信号の入力端子に接続する絶縁ゲート型電界
効果トランジスタにより構成されている。
【００２５】また、本発明のディジタル制御発振回路
は、リング状に接続した複数の遅延回路により構成し、
制御信号に応じて、発振周波数が制御される発振回路で
あって、上記遅延回路は、上記入力信号を所定のレベル
に保持して出力するバッファと、上記バッファの出力側
に接続され、上記制御信号のレベルに応じて、容量が設
定される容量素子とにより構成されている。
は、リング状に接続した複数の遅延回路により構成し、
制御信号に応じて、発振周波数が制御される発振回路で
あって、上記遅延回路は、上記入力信号を所定のレベル
に保持して出力するバッファと、上記バッファの出力側
に接続され、上記制御信号のレベルに応じて、容量が設
定される容量素子とにより構成されている。
【００２６】さらに、本発明では、好適には、上記制御
信号はｎビットのディジタル信号であり、且つ、上記遅
延回路をｎ段有し、上記ｉ段目の遅延回路の容量素子を
構成する絶縁ゲート型電界効果トランジスタのゲート
に、上記ｎビットのディジタル信号の内ｉビット目の信
号が入力され、さらに、上記絶縁ゲート型電界効果トラ
ンジスタのサイズは、当該絶縁ゲート型電界効果トラン
ジスタのゲートに入力されるディジタル信号のビット位
置に応じて、設定される。
信号はｎビットのディジタル信号であり、且つ、上記遅
延回路をｎ段有し、上記ｉ段目の遅延回路の容量素子を
構成する絶縁ゲート型電界効果トランジスタのゲート
に、上記ｎビットのディジタル信号の内ｉビット目の信
号が入力され、さらに、上記絶縁ゲート型電界効果トラ
ンジスタのサイズは、当該絶縁ゲート型電界効果トラン
ジスタのゲートに入力されるディジタル信号のビット位
置に応じて、設定される。
【００２７】本発明によれば、入力信号に応じて遅延時
間が制御されるディジタル遅延回路を複数用いて、リン
グ状の発振回路が構成され、各ディジタル遅延回路の遅
延時間を入力信号に応じて設定することにより、発振回
路の発振周波数が制御される。
間が制御されるディジタル遅延回路を複数用いて、リン
グ状の発振回路が構成され、各ディジタル遅延回路の遅
延時間を入力信号に応じて設定することにより、発振回
路の発振周波数が制御される。
【００２８】各ディジタル遅延回路は、例えば、バッフ
ァとその出力端子に接続され、容量が入力信号に応じて
設定される容量素子により構成され、容量素子は、例え
ば、ソース、ドレイン拡散層がバッファの出力端子に共
通に接続され、基板が接地または電源電圧によりバイア
スされ、ゲートに入力信号が印加されるｎＭＯＳトラン
ジスタまたはｐＭＯＳトランジスタにより構成される。
トランジスタのゲートに入力される信号のレベルに応じ
て、トランジスタのチャネル領域と基板間の空乏層の厚
さが制御され、トランジスタの拡散層と基板間の容量が
変化するので、各ディジタル遅延回路の遅延時間は入力
信号に応じて制御される。
ァとその出力端子に接続され、容量が入力信号に応じて
設定される容量素子により構成され、容量素子は、例え
ば、ソース、ドレイン拡散層がバッファの出力端子に共
通に接続され、基板が接地または電源電圧によりバイア
スされ、ゲートに入力信号が印加されるｎＭＯＳトラン
ジスタまたはｐＭＯＳトランジスタにより構成される。
トランジスタのゲートに入力される信号のレベルに応じ
て、トランジスタのチャネル領域と基板間の空乏層の厚
さが制御され、トランジスタの拡散層と基板間の容量が
変化するので、各ディジタル遅延回路の遅延時間は入力
信号に応じて制御される。
【００２９】本発明により、ディジタル制御発振回路の
周波数レンジを広く設定でき、且つ、入力信号が変化す
るとき、発振信号周波数の偏移が連続的に実現でき、さ
らに発振回路を構成する素子数を少なくでき、回路構造
の簡単化および低消費電力化を実現できる。
周波数レンジを広く設定でき、且つ、入力信号が変化す
るとき、発振信号周波数の偏移が連続的に実現でき、さ
らに発振回路を構成する素子数を少なくでき、回路構造
の簡単化および低消費電力化を実現できる。
【００３０】
【発明の実施の形態】第１実施形態 図１は本発明に係るディジタル制御発振回路の第１の実
施形態を示す回路図である。図１に示すように、本実施
形態のディジタル制御発振回路（ＤＣＯ）は、バッファ
とその出力端子に接続されている可変容量素子からなる
遅延段を複数用いて構成されている。
施形態を示す回路図である。図１に示すように、本実施
形態のディジタル制御発振回路（ＤＣＯ）は、バッファ
とその出力端子に接続されている可変容量素子からなる
遅延段を複数用いて構成されている。
【００３１】図１において、ＢＵＦn-1 ，ＢＵＦn-2 ，
…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタ、ＮＧＴは
ＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示して
いる。なお、バッファＢＵＦn-1 ，ＢＵＦn-2 ，…，Ｂ
ＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00は、それぞれ例
えば、２段のインバータが直列に接続して構成されてい
る。
…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタ、ＮＧＴは
ＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示して
いる。なお、バッファＢＵＦn-1 ，ＢＵＦn-2 ，…，Ｂ
ＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00は、それぞれ例
えば、２段のインバータが直列に接続して構成されてい
る。
【００３２】図１に示すＤＣＯにおいて、バッファＢＵ
Ｆi とｎＭＯＳトランジスタＴｎiからなる容量素子に
より、ｉ番目の遅延段が構成され、各遅延段はＮＡＮＤ
ゲートＮＧＴの出力端子とバッファＢＵＦ00の入力端子
との間に直列に接続されている。各遅延段において、ｎ
ＭＯＳトランジスタＴｎi のソースおよびドレインはバ
ッファＢＵＦi の出力端子に接続され、ｐ型基板は接地
されている。ゲートにはカウント値ＳC のｉビット目の
信号Ｓi が入力されている。
Ｆi とｎＭＯＳトランジスタＴｎiからなる容量素子に
より、ｉ番目の遅延段が構成され、各遅延段はＮＡＮＤ
ゲートＮＧＴの出力端子とバッファＢＵＦ00の入力端子
との間に直列に接続されている。各遅延段において、ｎ
ＭＯＳトランジスタＴｎi のソースおよびドレインはバ
ッファＢＵＦi の出力端子に接続され、ｐ型基板は接地
されている。ゲートにはカウント値ＳC のｉビット目の
信号Ｓi が入力されている。
【００３３】ＮＡＮＤゲートＮＧＴの一方の入力端子が
バッファＢＵＦ00の出力端子に接続され、他方の入力端
子にはイネーブル信号ＥＮＢが入力されている。また、
ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮＶを
介して、発振信号ＳO の出力端子Ｔout に接続されてい
る。
バッファＢＵＦ00の出力端子に接続され、他方の入力端
子にはイネーブル信号ＥＮＢが入力されている。また、
ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮＶを
介して、発振信号ＳO の出力端子Ｔout に接続されてい
る。
【００３４】本発明では、ＭＯＳトランジスタの拡散層
と基板間の容量をトランジスタのゲートに印加する信号
のレベルにより設定し、ＤＣＯを構成する各遅延段の遅
延時間を変化させることにより、ＤＣＯの発振周波数を
制御する。
と基板間の容量をトランジスタのゲートに印加する信号
のレベルにより設定し、ＤＣＯを構成する各遅延段の遅
延時間を変化させることにより、ＤＣＯの発振周波数を
制御する。
【００３５】容量素子を構成するｎＭＯＳトランジスタ
Ｔｎi においては、ゲートに入力された信号Ｓi のレベ
ルに応じて、容量が変化する。例えば、ｎＭＯＳトラン
ジスタＴｎi のゲートにハイレベルの信号Ｓi が入力さ
れた場合、トランジスタのチャネル領域と基板間に空乏
層が形成され、共通に接続されているソース、ドレイン
拡散層と基板間の容量は空乏層を介するチャネル領域と
基板間の容量が加わり、大きくなる。逆に、ｎＭＯＳト
ランジスタＴｎi のゲートにローレベルの信号Ｓi が入
力された場合、トランジスタのチャネル領域と基板間に
空乏層が形成せず、共通に接続されているソース、ドレ
イン拡散層と基板間の容量はそれぞれの拡散層と基板間
の容量の和のみであり、容量が小さくなる。
Ｔｎi においては、ゲートに入力された信号Ｓi のレベ
ルに応じて、容量が変化する。例えば、ｎＭＯＳトラン
ジスタＴｎi のゲートにハイレベルの信号Ｓi が入力さ
れた場合、トランジスタのチャネル領域と基板間に空乏
層が形成され、共通に接続されているソース、ドレイン
拡散層と基板間の容量は空乏層を介するチャネル領域と
基板間の容量が加わり、大きくなる。逆に、ｎＭＯＳト
ランジスタＴｎi のゲートにローレベルの信号Ｓi が入
力された場合、トランジスタのチャネル領域と基板間に
空乏層が形成せず、共通に接続されているソース、ドレ
イン拡散層と基板間の容量はそれぞれの拡散層と基板間
の容量の和のみであり、容量が小さくなる。
【００３６】その結果、各遅延段により、入力信号に与
える遅延時間は、その遅延段を構成するｎＭＯＳトラン
ジスタのゲートに印加する信号Ｓi のレベルにより制御
される。さらに、各遅延段の容量素子を構成するｎＭＯ
Ｓトランジスタのサイズをその遅延段に入力されるカウ
ント値ＳC のビットに応じて、２の巾乗に比例して設定
され。
える遅延時間は、その遅延段を構成するｎＭＯＳトラン
ジスタのゲートに印加する信号Ｓi のレベルにより制御
される。さらに、各遅延段の容量素子を構成するｎＭＯ
Ｓトランジスタのサイズをその遅延段に入力されるカウ
ント値ＳC のビットに応じて、２の巾乗に比例して設定
され。
【００３７】例えば、カウント値ＳC の最下位ビットＳ
0 により制御されている遅延段の最大遅延時間がＴD と
すると、カウント値ＳC の最上位ビットＳn-1 により制
御されている遅延段の最大遅延時間は２n-1 ＴD になる
ように、ｎＭＯＳトランジスタＴｎn-1 のサイズが設定
される。
0 により制御されている遅延段の最大遅延時間がＴD と
すると、カウント値ＳC の最上位ビットＳn-1 により制
御されている遅延段の最大遅延時間は２n-1 ＴD になる
ように、ｎＭＯＳトランジスタＴｎn-1 のサイズが設定
される。
【００３８】このため、ＮＡＮＤゲートＮＧＴにハイレ
ベルのイネーブル信号ＥＮＢが入力されるとき、各遅延
段およびＮＡＮＤゲートＮＧＴによりリングオシレータ
が構成され、カウント値ＳC により制御された発振周波
数の発振信号ＳO が出力端子Ｔout から得られる。この
ように構成されたＤＣＯにおいて、発振信号ＳO の周波
数レンジが広く、且つカウント値ＳC が切り換わると
き、リングオシレータにおける信号のパスが切れること
なく、連続的な周波数の偏移が得られる。
ベルのイネーブル信号ＥＮＢが入力されるとき、各遅延
段およびＮＡＮＤゲートＮＧＴによりリングオシレータ
が構成され、カウント値ＳC により制御された発振周波
数の発振信号ＳO が出力端子Ｔout から得られる。この
ように構成されたＤＣＯにおいて、発振信号ＳO の周波
数レンジが広く、且つカウント値ＳC が切り換わると
き、リングオシレータにおける信号のパスが切れること
なく、連続的な周波数の偏移が得られる。
【００３９】以上説明したように、本実施形態によれ
ば、バッファおよびその出力端子に接続されているｎＭ
ＯＳトランジスタからなる可変容量素子により構成され
た遅延段をｎ段用いて、リングオシレータを構成し、各
遅延段を構成する容量素子はソース、ドレインが共通に
接続し、ゲートがカウント値ＳC の所定のビットに接続
するｎＭＯＳトランジスタにより構成し、入力ビットに
応じて、トランジスタのサイズを設定し、各遅延段の遅
延時間を重み付けることにより、カウント値ＳCの値に
応じて、遅延時間が設定され、ＮＡＮＤゲートＮＧＴに
ハイレベルのイネーブル信号ＥＮＢを入力するとき、カ
ウント値ＳC に応じてＤＣＯの発振周波数を制御するの
で、ＤＣＯの発振周波数のレンジが広く、発振信号の周
波数偏移が連続的で滑らかになる。さらに、ＤＣＯを構
成する素子数は少なく、回路の消費電力の低減が図れ
る。
ば、バッファおよびその出力端子に接続されているｎＭ
ＯＳトランジスタからなる可変容量素子により構成され
た遅延段をｎ段用いて、リングオシレータを構成し、各
遅延段を構成する容量素子はソース、ドレインが共通に
接続し、ゲートがカウント値ＳC の所定のビットに接続
するｎＭＯＳトランジスタにより構成し、入力ビットに
応じて、トランジスタのサイズを設定し、各遅延段の遅
延時間を重み付けることにより、カウント値ＳCの値に
応じて、遅延時間が設定され、ＮＡＮＤゲートＮＧＴに
ハイレベルのイネーブル信号ＥＮＢを入力するとき、カ
ウント値ＳC に応じてＤＣＯの発振周波数を制御するの
で、ＤＣＯの発振周波数のレンジが広く、発振信号の周
波数偏移が連続的で滑らかになる。さらに、ＤＣＯを構
成する素子数は少なく、回路の消費電力の低減が図れ
る。
【００４０】なお、以上の説明において、各遅延段のバ
ッファは、例えば、２段のインバータを直列接続して構
成される。リングオシレータを構成する場合、バッファ
の代わりに、インバータを用いることもできる。しか
し、本実施形態に示す遅延段を用いて単に遅延回路を構
成する場合には、容量素子はｎＭＯＳトランジスタによ
り構成されたため、入力信号の立ち上がりエッジに対し
てのみ遅延を与え、立ち下がりエッジに与える遅延量が
小さく、遅延回路の動作は入力信号の立ち上がりエッジ
および立ち下がりエッジにおいて非対称となる。なお、
インバータを用いてＤＣＯを構成する場合、遅延段の段
数ｎは偶数に限られる。
ッファは、例えば、２段のインバータを直列接続して構
成される。リングオシレータを構成する場合、バッファ
の代わりに、インバータを用いることもできる。しか
し、本実施形態に示す遅延段を用いて単に遅延回路を構
成する場合には、容量素子はｎＭＯＳトランジスタによ
り構成されたため、入力信号の立ち上がりエッジに対し
てのみ遅延を与え、立ち下がりエッジに与える遅延量が
小さく、遅延回路の動作は入力信号の立ち上がりエッジ
および立ち下がりエッジにおいて非対称となる。なお、
インバータを用いてＤＣＯを構成する場合、遅延段の段
数ｎは偶数に限られる。
【００４１】第２実施形態 図２は本発明に係るディジタル制御発振回路の第２の実
施形態を示す回路図である。図２に示すように、本実施
形態のＤＣＯは図１に示す第１の実施形態とほぼ同じで
あり、但し、本実施形態においては、各遅延段の容量素
子を構成するトランジスタは、ｐＭＯＳトランジスタに
より構成されている。
施形態を示す回路図である。図２に示すように、本実施
形態のＤＣＯは図１に示す第１の実施形態とほぼ同じで
あり、但し、本実施形態においては、各遅延段の容量素
子を構成するトランジスタは、ｐＭＯＳトランジスタに
より構成されている。
【００４２】図２に示すように、ｉ番目の遅延段におい
て、バッファＢＵＦi の出力端子Ｔに、容量素子を構成
するｐＭＯＳトランジスタＴｐi のソース、ドレイン拡
散層が共通に接続されている。ｐＭＯＳトランジスタＴ
ｐi のｎ型基板は、例えば、電源電圧ＶCCの供給線に接
続されている。ｐＭＯＳトランジスタＴｐi のゲートに
は、カウント値ＳC のｉビット目の信号Ｓi の反転信号
／Ｓi が入力されている。
て、バッファＢＵＦi の出力端子Ｔに、容量素子を構成
するｐＭＯＳトランジスタＴｐi のソース、ドレイン拡
散層が共通に接続されている。ｐＭＯＳトランジスタＴ
ｐi のｎ型基板は、例えば、電源電圧ＶCCの供給線に接
続されている。ｐＭＯＳトランジスタＴｐi のゲートに
は、カウント値ＳC のｉビット目の信号Ｓi の反転信号
／Ｓi が入力されている。
【００４３】ｐＭＯＳトランジスタＴｐi のゲートにハ
イレベルの信号／Ｓi が入力されたとき、チャネル領域
と基板間に空乏層が形成せず、共通に接続されたソー
ス、ドレイン拡散層と基板間の容量は、各拡散層と基板
間の容量の和となり、容量が小さい。逆に、ｐＭＯＳト
ランジスタＴｐi のゲートにローレベルの信号／Ｓi が
入力されたとき、チャネル領域に空乏層が形成され、共
通に接続されたソース、ドレイン拡散層と基板間の容量
は、各拡散層と基板間の容量の和に空乏層を介するチャ
ネル領域と基板間の容量が加わり、容量が大きくなる。
イレベルの信号／Ｓi が入力されたとき、チャネル領域
と基板間に空乏層が形成せず、共通に接続されたソー
ス、ドレイン拡散層と基板間の容量は、各拡散層と基板
間の容量の和となり、容量が小さい。逆に、ｐＭＯＳト
ランジスタＴｐi のゲートにローレベルの信号／Ｓi が
入力されたとき、チャネル領域に空乏層が形成され、共
通に接続されたソース、ドレイン拡散層と基板間の容量
は、各拡散層と基板間の容量の和に空乏層を介するチャ
ネル領域と基板間の容量が加わり、容量が大きくなる。
【００４４】このため、遅延段を構成するｐＭＯＳトラ
ンジスタＴｐi のゲートに入力される信号／Ｓi のレベ
ルを設定することにより、バッファＢＵＦi の出力端子
に接続された容量素子の容量が変化し、遅延段により入
力信号に与える遅延時間が変化する。
ンジスタＴｐi のゲートに入力される信号／Ｓi のレベ
ルを設定することにより、バッファＢＵＦi の出力端子
に接続された容量素子の容量が変化し、遅延段により入
力信号に与える遅延時間が変化する。
【００４５】各遅延段の容量素子を構成するｐＭＯＳト
ランジスタＴｐi のサイズは、その遅延段の重みに応じ
て設定されている。例えば、カウント値ＳC の最下位ビ
ットの反転信号／Ｓ0 により制御されている遅延段の最
大遅延時間がＴD とすると、カウント値ＳC の最上位ビ
ットの反転信号／Ｓn-1 により制御されている遅延段の
最大遅延時間は２n-1 ＴD になるように、ｎＭＯＳトラ
ンジスタＴｐn-1 のサイズが設定される。
ランジスタＴｐi のサイズは、その遅延段の重みに応じ
て設定されている。例えば、カウント値ＳC の最下位ビ
ットの反転信号／Ｓ0 により制御されている遅延段の最
大遅延時間がＴD とすると、カウント値ＳC の最上位ビ
ットの反転信号／Ｓn-1 により制御されている遅延段の
最大遅延時間は２n-1 ＴD になるように、ｎＭＯＳトラ
ンジスタＴｐn-1 のサイズが設定される。
【００４６】このため、カウント値ＳC の各ビットのレ
ベルに応じて、各遅延段の遅延時間が制御され、ＮＡＮ
ＤゲートＮＧＴの出力端子からバッファＢＵＦ00の入力
端子までの信号の遅延時間はカウント値ＳC に比例して
設定されるので、ＮＡＮＤゲートＮＧＴにハイレベルの
イネーブル信号ＥＮＢが入力されるとき、各遅延段およ
びＮＡＮＤゲートＮＧＴによりリングオシレータが構成
され、カウント値ＳCにより制御された発振周波数の発
振信号ＳO が出力端子Ｔout から得られる。
ベルに応じて、各遅延段の遅延時間が制御され、ＮＡＮ
ＤゲートＮＧＴの出力端子からバッファＢＵＦ00の入力
端子までの信号の遅延時間はカウント値ＳC に比例して
設定されるので、ＮＡＮＤゲートＮＧＴにハイレベルの
イネーブル信号ＥＮＢが入力されるとき、各遅延段およ
びＮＡＮＤゲートＮＧＴによりリングオシレータが構成
され、カウント値ＳCにより制御された発振周波数の発
振信号ＳO が出力端子Ｔout から得られる。
【００４７】なお、図１に示す第１の実施形態と同様
に、本実施形態のＤＣＯにおいて、発振信号ＳO の周波
数レンジが広く、且つカウント値ＳC が切り換わると
き、リングオシレータにおける信号のパスが切れること
なく、連続的な周波数の偏移が得られる。但し、第１実
施形態においては、各遅延段の容量素子はｎＭＯＳトラ
ンジスタにより構成され、これらのｎＭＯＳトランジス
タの基板はｐ型領域により構成され、接地されるため、
各遅延段の入力信号の立ち上がりエッジにおいて、容量
素子がチャージされる。即ち、第１の実施形態において
は、各遅延段は入力信号の立ち上がりエッジに対しての
み遅延時間を与える。本実施形態においては、各遅延段
の容量素子は、ｐＭＯＳトランジスタにより構成され、
これらのｎＭＯＳトランジスタの基板はｎ型領域により
構成され、電源電圧ＶCCのによりバイアスされているた
め、各遅延段の入力信号の立ち下がりエッジにおいて、
容量素子がチャージされる。即ち、本第２の実施形態に
おいては、各遅延段は入力信号の立ち下がりエッジに対
してのみ遅延時間を与える。
に、本実施形態のＤＣＯにおいて、発振信号ＳO の周波
数レンジが広く、且つカウント値ＳC が切り換わると
き、リングオシレータにおける信号のパスが切れること
なく、連続的な周波数の偏移が得られる。但し、第１実
施形態においては、各遅延段の容量素子はｎＭＯＳトラ
ンジスタにより構成され、これらのｎＭＯＳトランジス
タの基板はｐ型領域により構成され、接地されるため、
各遅延段の入力信号の立ち上がりエッジにおいて、容量
素子がチャージされる。即ち、第１の実施形態において
は、各遅延段は入力信号の立ち上がりエッジに対しての
み遅延時間を与える。本実施形態においては、各遅延段
の容量素子は、ｐＭＯＳトランジスタにより構成され、
これらのｎＭＯＳトランジスタの基板はｎ型領域により
構成され、電源電圧ＶCCのによりバイアスされているた
め、各遅延段の入力信号の立ち下がりエッジにおいて、
容量素子がチャージされる。即ち、本第２の実施形態に
おいては、各遅延段は入力信号の立ち下がりエッジに対
してのみ遅延時間を与える。
【００４８】このため、遅延段により単に遅延回路を構
成して動作するとき、第１の実施形態の遅延段および第
２の実施形態の遅延段から構成された遅延回路は、入力
信号に対して、遅延動作は異なるが、図１および図２に
示すように、遅延段によりリングオシレータを構成して
発振動作を行う場合、両者の相違はない。
成して動作するとき、第１の実施形態の遅延段および第
２の実施形態の遅延段から構成された遅延回路は、入力
信号に対して、遅延動作は異なるが、図１および図２に
示すように、遅延段によりリングオシレータを構成して
発振動作を行う場合、両者の相違はない。
【００４９】以上説明したように、本実施形態によれ
ば、バッファおよびその出力端子に接続されているｐＭ
ＯＳトランジスタからなる可変容量素子により構成され
た遅延段をｎ段用いて、リングオシレータを構成し、各
遅延段を構成する容量素子はソース、ドレインが共通に
接続し、ゲートにカウント値ＳC の所定のビットの反転
信号を入力するｐＭＯＳトランジスタにより構成し、入
力ビットに応じて、トランジスタのサイズを設定し、各
遅延段の遅延時間を重み付けることにより、カウント値
ＳC の各ビットの値に応じて、遅延時間が設定され、Ｎ
ＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮ
Ｂを入力するとき、カウント値ＳC に応じてＤＣＯの発
振周波数を制御するので、ＤＣＯの発振周波数のレンジ
が広く、発振信号の周波数偏移が連続的で滑らかにな
る。
ば、バッファおよびその出力端子に接続されているｐＭ
ＯＳトランジスタからなる可変容量素子により構成され
た遅延段をｎ段用いて、リングオシレータを構成し、各
遅延段を構成する容量素子はソース、ドレインが共通に
接続し、ゲートにカウント値ＳC の所定のビットの反転
信号を入力するｐＭＯＳトランジスタにより構成し、入
力ビットに応じて、トランジスタのサイズを設定し、各
遅延段の遅延時間を重み付けることにより、カウント値
ＳC の各ビットの値に応じて、遅延時間が設定され、Ｎ
ＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮ
Ｂを入力するとき、カウント値ＳC に応じてＤＣＯの発
振周波数を制御するので、ＤＣＯの発振周波数のレンジ
が広く、発振信号の周波数偏移が連続的で滑らかにな
る。
【００５０】なお、以上の説明において、各遅延段のバ
ッファは、例えば、２段のインバータを直列接続して構
成される。リングオシレータを構成する場合、バッファ
の代わりに、インバータを用いることもできる。しか
し、本実施形態に示す遅延段を用いて単に遅延回路を構
成する場合には、容量素子がｐＭＯＳトランジスタによ
り構成されたため、入力信号の立ち下がりエッジに対し
てのみ遅延を与え、立ち上がりエッジに与える遅延量が
小さく、遅延回路の動作は入力信号の立ち上がりエッジ
および立ち下がりエッジにおいて非対称となる。なお、
インバータを用いてＤＣＯを構成する場合、遅延段の段
数ｎは偶数に限られる。
ッファは、例えば、２段のインバータを直列接続して構
成される。リングオシレータを構成する場合、バッファ
の代わりに、インバータを用いることもできる。しか
し、本実施形態に示す遅延段を用いて単に遅延回路を構
成する場合には、容量素子がｐＭＯＳトランジスタによ
り構成されたため、入力信号の立ち下がりエッジに対し
てのみ遅延を与え、立ち上がりエッジに与える遅延量が
小さく、遅延回路の動作は入力信号の立ち上がりエッジ
および立ち下がりエッジにおいて非対称となる。なお、
インバータを用いてＤＣＯを構成する場合、遅延段の段
数ｎは偶数に限られる。
【００５１】第３実施形態 図３は本発明に係るディジタル制御発振回路の第３の実
施形態を示す回路図である。図３に示すように、本実施
形態のＤＣＯは図１に示す第１の実施形態および図２に
示す第２の実施形態と同じく、カウント値ＳC により遅
延時間が制御される遅延段を複数段により、リングオシ
レータを構成し、その発振周波数はカウント値ＳC によ
り制御するものである。但し、本実施形態においては、
各遅延段の容量素子はｎＭＯＳトランジスタおよびｐＭ
ＯＳトランジスタの組合せにより構成されている。
施形態を示す回路図である。図３に示すように、本実施
形態のＤＣＯは図１に示す第１の実施形態および図２に
示す第２の実施形態と同じく、カウント値ＳC により遅
延時間が制御される遅延段を複数段により、リングオシ
レータを構成し、その発振周波数はカウント値ＳC によ
り制御するものである。但し、本実施形態においては、
各遅延段の容量素子はｎＭＯＳトランジスタおよびｐＭ
ＯＳトランジスタの組合せにより構成されている。
【００５２】図３において、ＩＮＶn-1 ，ＩＮＶn-2 ，
…，ＩＮＶ2 ，ＩＮＶ1 ，ＩＮＶ0はインバータ、ＢＵ
Ｆ00はバッファ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔ
ｎ1，Ｔｎ0 は容量素子を構成するｎＭＯＳトランジス
タ、Ｔｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0
は容量素子を構成するｐＭＯＳトランジスタ、ＮＧＴは
ＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示して
いる。
…，ＩＮＶ2 ，ＩＮＶ1 ，ＩＮＶ0はインバータ、ＢＵ
Ｆ00はバッファ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔ
ｎ1，Ｔｎ0 は容量素子を構成するｎＭＯＳトランジス
タ、Ｔｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0
は容量素子を構成するｐＭＯＳトランジスタ、ＮＧＴは
ＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示して
いる。
【００５３】図３に示すように、インバータＩＮＶi と
その出力端子に接続されているｎＭＯＳトランジスタＴ
ｎi およびｐＭＯＳトランジスタＴｐi により、ｉ番目
の遅延段を構成している。ｎＭＯＳトランジスタＴｎi
のソース、ドレイン拡散層はインバータＩＮＶiの出力
端子に接続され、基板は接地されている。ゲートには、
カウント値ＳC のｉビット目の信号Ｓi が入力されてい
る。ｐＭＯＳトランジスタＴｐi のソース、ドレイン拡
散層はインバータＩＮＶiの出力端子に接続され、基板
は電源電圧ＶCCの供給線に接続されている。ゲートに
は、カウント値ＳC のｉビット目の信号の反転信号／Ｓ
i が入力されている。
その出力端子に接続されているｎＭＯＳトランジスタＴ
ｎi およびｐＭＯＳトランジスタＴｐi により、ｉ番目
の遅延段を構成している。ｎＭＯＳトランジスタＴｎi
のソース、ドレイン拡散層はインバータＩＮＶiの出力
端子に接続され、基板は接地されている。ゲートには、
カウント値ＳC のｉビット目の信号Ｓi が入力されてい
る。ｐＭＯＳトランジスタＴｐi のソース、ドレイン拡
散層はインバータＩＮＶiの出力端子に接続され、基板
は電源電圧ＶCCの供給線に接続されている。ゲートに
は、カウント値ＳC のｉビット目の信号の反転信号／Ｓ
i が入力されている。
【００５４】このようにｎＭＯＳトランジスタおよびｐ
ＭＯＳトランジスタにより構成された容量素子におい
て、共通に接続されているソース、ドレイン拡散層と基
板間の結合容量が利用される。そして、ゲートに印加さ
れた信号のレベルに応じて、拡散層と基板間の容量が変
化し、容量素子の容量がゲートへの入力信号レベルに応
じて制御される。
ＭＯＳトランジスタにより構成された容量素子におい
て、共通に接続されているソース、ドレイン拡散層と基
板間の結合容量が利用される。そして、ゲートに印加さ
れた信号のレベルに応じて、拡散層と基板間の容量が変
化し、容量素子の容量がゲートへの入力信号レベルに応
じて制御される。
【００５５】例えば、ｎＭＯＳトランジスタＴｎi にお
いて、ゲートにハイレベルの信号が入力されたとき、ト
ランジスタのチャネル領域と基板間に空乏層が形成さ
れ、共通に接続されたソース、ドレイン拡散層と基板間
の容量が大きくなり、ゲートにローレベルの信号が入力
されたとき、トランジスタのチャネル領域と基板間に空
乏層が形成せず、容量素子の容量が小さくなる。ｐＭＯ
ＳトランジスタＴｐi においては、これとは逆に、ゲー
トにハイレベルの信号が入力されたとき、トランジスタ
のチャネル領域と基板間に空乏層が形成せず、共通に接
続されたソース、ドレイン拡散層と基板間の容量が小さ
くなり、ゲートにローレベルの信号が入力されたとき、
トランジスタのチャネル領域と基板間に空乏層が形成さ
れ、共通に接続されたソース、ドレイン拡散層と基板間
の容量が大きくなる。
いて、ゲートにハイレベルの信号が入力されたとき、ト
ランジスタのチャネル領域と基板間に空乏層が形成さ
れ、共通に接続されたソース、ドレイン拡散層と基板間
の容量が大きくなり、ゲートにローレベルの信号が入力
されたとき、トランジスタのチャネル領域と基板間に空
乏層が形成せず、容量素子の容量が小さくなる。ｐＭＯ
ＳトランジスタＴｐi においては、これとは逆に、ゲー
トにハイレベルの信号が入力されたとき、トランジスタ
のチャネル領域と基板間に空乏層が形成せず、共通に接
続されたソース、ドレイン拡散層と基板間の容量が小さ
くなり、ゲートにローレベルの信号が入力されたとき、
トランジスタのチャネル領域と基板間に空乏層が形成さ
れ、共通に接続されたソース、ドレイン拡散層と基板間
の容量が大きくなる。
【００５６】さらに、各遅延段の容量素子を構成するｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタのサイ
ズは、入力ビットに応じて設定されている。例えば、下
位ビットに接続されているｎＭＯＳトランジスタＴ
ｎ0 、ｐＭＯＳトランジスタＴｐ0 から上位ビットに接
続されているｎＭＯＳトランジスタＴｎn-1 、ｐＭＯＳ
トランジスタＴｐn-1 に向かって、トランジスタのサイ
ズは２の巾乗に比例して大きく設定されている。
ＭＯＳトランジスタおよびｐＭＯＳトランジスタのサイ
ズは、入力ビットに応じて設定されている。例えば、下
位ビットに接続されているｎＭＯＳトランジスタＴ
ｎ0 、ｐＭＯＳトランジスタＴｐ0 から上位ビットに接
続されているｎＭＯＳトランジスタＴｎn-1 、ｐＭＯＳ
トランジスタＴｐn-1 に向かって、トランジスタのサイ
ズは２の巾乗に比例して大きく設定されている。
【００５７】このため、各遅延段を構成する容量素子の
容量は２の巾乗に比例して増加し、それぞれの遅延段に
より生じた遅延時間も同様に重み付けられる。例えば、
最下位ビットに接続された遅延段の最大遅延時間をＴD
とすると、最上位ビットに接続された遅延段の最大遅延
時間は２n-1 ＴD となる。
容量は２の巾乗に比例して増加し、それぞれの遅延段に
より生じた遅延時間も同様に重み付けられる。例えば、
最下位ビットに接続された遅延段の最大遅延時間をＴD
とすると、最上位ビットに接続された遅延段の最大遅延
時間は２n-1 ＴD となる。
【００５８】上述した構成を有する遅延段により構成さ
れたＤＣＯにおいては、ＮＡＮＤゲートＮＧＴの入力端
子にハイレベルのイネーブル信号ＥＮＢが入力されてい
るとき、リングオシレータが構成され、ＤＣＯが発振
し、発振周波数はカウント値ＳC に応じて制御される。
なお、本例においては、インバータの段数ｎは偶数とす
る。このため、リングオシレータを構成する反転素子の
数は、ＮＡＮＤゲートＮＧＴを含めて、奇数個となる。
れたＤＣＯにおいては、ＮＡＮＤゲートＮＧＴの入力端
子にハイレベルのイネーブル信号ＥＮＢが入力されてい
るとき、リングオシレータが構成され、ＤＣＯが発振
し、発振周波数はカウント値ＳC に応じて制御される。
なお、本例においては、インバータの段数ｎは偶数とす
る。このため、リングオシレータを構成する反転素子の
数は、ＮＡＮＤゲートＮＧＴを含めて、奇数個となる。
【００５９】上述したように、本例のＤＣＯにおいて
は、各遅延段を構成する容量素子は、インバータの出力
端子に並列に接続されているｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとにより構成されるので、インバー
タの出力信号の立ち上がりエッジおよび立ち下がりエッ
ジのどちらに対しても遅延させることができ、入力信号
に対して、確実に遅延を与えることができる。
は、各遅延段を構成する容量素子は、インバータの出力
端子に並列に接続されているｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとにより構成されるので、インバー
タの出力信号の立ち上がりエッジおよび立ち下がりエッ
ジのどちらに対しても遅延させることができ、入力信号
に対して、確実に遅延を与えることができる。
【００６０】図１に示す第１の実施形態および図２に示
す第２の実施形態のおける遅延段は、ｎＭＯＳトランジ
スタまたはｐＭＯＳトランジスタの何れかにより構成さ
れ、信号の立ち上がりエッジまたは立ち下がりエッジの
何れかにしか遅延を与えることができないのに対して、
本実施形態における遅延段は、ｎＭＯＳトランジスタと
ｐＭＯＳトランジスタとの組合せにより構成され、信号
の立ち上がりエッジおよび立ち下がりエッジの両方に対
して有効に遅延を与えることができる。
す第２の実施形態のおける遅延段は、ｎＭＯＳトランジ
スタまたはｐＭＯＳトランジスタの何れかにより構成さ
れ、信号の立ち上がりエッジまたは立ち下がりエッジの
何れかにしか遅延を与えることができないのに対して、
本実施形態における遅延段は、ｎＭＯＳトランジスタと
ｐＭＯＳトランジスタとの組合せにより構成され、信号
の立ち上がりエッジおよび立ち下がりエッジの両方に対
して有効に遅延を与えることができる。
【００６１】以上説明したように、本実施形態によれ
ば、インバータの出力端子にｎＭＯＳトランジスタおよ
びｐＭＯＳトランジスタにより構成された容量素子を並
列に接続して構成した遅延段を複数段用いて、ＮＡＮＤ
ゲートＮＧＴともにリングオシレータを構成し、各遅延
段の容量素子を構成するｎＭＯＳトランジスタおよびｐ
ＭＯＳトランジスタのサイズは、入力ビットに応じて、
２の巾乗に比例して設定し、ｎＭＯＳトランジスタのゲ
ートにカウント値ＳC の所定のビットを入力し、ｐＭＯ
Ｓトランジスタのゲートにそのビットの反転信号を入力
するので、ＤＣＯの発振周波数は入力したカウント値Ｓ
C により制御され、且つ、ＤＣＯの発振周波数のレンジ
を広く取れ、カウント値ＳC の切り換えに伴う発振周波
数の偏移は連続的である。
ば、インバータの出力端子にｎＭＯＳトランジスタおよ
びｐＭＯＳトランジスタにより構成された容量素子を並
列に接続して構成した遅延段を複数段用いて、ＮＡＮＤ
ゲートＮＧＴともにリングオシレータを構成し、各遅延
段の容量素子を構成するｎＭＯＳトランジスタおよびｐ
ＭＯＳトランジスタのサイズは、入力ビットに応じて、
２の巾乗に比例して設定し、ｎＭＯＳトランジスタのゲ
ートにカウント値ＳC の所定のビットを入力し、ｐＭＯ
Ｓトランジスタのゲートにそのビットの反転信号を入力
するので、ＤＣＯの発振周波数は入力したカウント値Ｓ
C により制御され、且つ、ＤＣＯの発振周波数のレンジ
を広く取れ、カウント値ＳC の切り換えに伴う発振周波
数の偏移は連続的である。
【００６２】第４実施形態 図４は本発明に係るディジタル制御発振回路の第４の実
施形態を示す回路図である。図４に示すように、本実施
形態のＤＣＯはバッファおよびその出力端子に接続され
た複数の容量素子からなる遅延段を複数段用いて構成さ
れている。各遅延段の容量素子はｎＭＯＳトランジスタ
により構成されている。
施形態を示す回路図である。図４に示すように、本実施
形態のＤＣＯはバッファおよびその出力端子に接続され
た複数の容量素子からなる遅延段を複数段用いて構成さ
れている。各遅延段の容量素子はｎＭＯＳトランジスタ
により構成されている。
【００６３】図４において、ＢＵＦn-1 ，ＢＵＦn-2 ，
…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタ、ＮＧＴは
ＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示して
いる。なお、バッファＢＵＦn-1 ，ＢＵＦn-2 ，…，Ｂ
ＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00は、例えば、２
段のインバータが直列に接続して構成される。
…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタ、ＮＧＴは
ＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示して
いる。なお、バッファＢＵＦn-1 ，ＢＵＦn-2 ，…，Ｂ
ＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00は、例えば、２
段のインバータが直列に接続して構成される。
【００６４】図示のように、例えば、ｉ段目の遅延段
は、バッファＢＵＦi とその出力端子に接続されたｎ個
の容量素子からなる。これらの容量素子は、ｎＭＯＳト
ランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，
Ｔｎ0 により構成されている。
は、バッファＢＵＦi とその出力端子に接続されたｎ個
の容量素子からなる。これらの容量素子は、ｎＭＯＳト
ランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，
Ｔｎ0 により構成されている。
【００６５】各ｎＭＯＳトランジスタのソース、ドレイ
ン拡散層はバッファの出力端子に共通に接続され、基板
は接地され、ゲートは、それぞれカウント値ＳC の各ビ
ットに接続されている。例えば、ｎＭＯＳトランジスタ
Ｔｎn-1 のゲートはビットＳn-1 に接続され、ｎＭＯＳ
トランジスタＴｎ0 のゲートはビットＳ0 に接続されて
いる。
ン拡散層はバッファの出力端子に共通に接続され、基板
は接地され、ゲートは、それぞれカウント値ＳC の各ビ
ットに接続されている。例えば、ｎＭＯＳトランジスタ
Ｔｎn-1 のゲートはビットＳn-1 に接続され、ｎＭＯＳ
トランジスタＴｎ0 のゲートはビットＳ0 に接続されて
いる。
【００６６】このため、ｎＭＯＳトランジスタＴｎi の
ゲートにハイレベルの信号が入力されているとき、ｎＭ
ＯＳトランジスタＴｎi のチャネル領域と基板間に空乏
層が形成され、容量素子の容量が大きくなり、逆にｎＭ
ＯＳトランジスタＴｎi のゲートにローレベルの信号が
入力されたとき、チャネル領域と基板間に空乏層が形成
せず、容量素子の容量が小さくなる。
ゲートにハイレベルの信号が入力されているとき、ｎＭ
ＯＳトランジスタＴｎi のチャネル領域と基板間に空乏
層が形成され、容量素子の容量が大きくなり、逆にｎＭ
ＯＳトランジスタＴｎi のゲートにローレベルの信号が
入力されたとき、チャネル領域と基板間に空乏層が形成
せず、容量素子の容量が小さくなる。
【００６７】各遅延段の容量素子を構成するｎＭＯＳト
ランジスタのサイズは、入力ビットに応じて設定されて
いる。例えば、下位ビットに接続されているｎＭＯＳト
ランジスタＴｎ0 から上位ビットに接続されているｎＭ
ＯＳトランジスタＴｎn-1 に向かって、トランジスタの
サイズは２の巾乗に比例して大きく設定されているの
で、それにより構成された容量素子の容量は２の巾乗に
比例した値となる。
ランジスタのサイズは、入力ビットに応じて設定されて
いる。例えば、下位ビットに接続されているｎＭＯＳト
ランジスタＴｎ0 から上位ビットに接続されているｎＭ
ＯＳトランジスタＴｎn-1 に向かって、トランジスタの
サイズは２の巾乗に比例して大きく設定されているの
で、それにより構成された容量素子の容量は２の巾乗に
比例した値となる。
【００６８】このような遅延段に構成されたＤＣＯにお
いて、図４に示すように、例えば、ビットＳn-1 がハイ
レベルに保持されたとき、バッファＢＵＦn-1 ，ＢＵＦ
n-2，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 の出力端子に
それぞれ接続されているｎＭＯＳトランジスタＴｎn-1
の容量が大きくなり、ＮＡＮＤゲートＮＧＴの出力端子
からバッファＢＵＦ00の入力端子までの間に信号の遅延
時間がｎＭＯＳトランジスタＴｎn-1 の容量に応じて大
きく設定される。また、ビットＳ0 がハイレベルに保持
されたとき、ＮＡＮＤゲートＮＧＴの出力端子からバッ
ファＢＵＦ00の入力端子までの間に信号の遅延時間がｎ
ＭＯＳトランジスタＴｎn-1 の容量に応じて設定され
る。
いて、図４に示すように、例えば、ビットＳn-1 がハイ
レベルに保持されたとき、バッファＢＵＦn-1 ，ＢＵＦ
n-2，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 の出力端子に
それぞれ接続されているｎＭＯＳトランジスタＴｎn-1
の容量が大きくなり、ＮＡＮＤゲートＮＧＴの出力端子
からバッファＢＵＦ00の入力端子までの間に信号の遅延
時間がｎＭＯＳトランジスタＴｎn-1 の容量に応じて大
きく設定される。また、ビットＳ0 がハイレベルに保持
されたとき、ＮＡＮＤゲートＮＧＴの出力端子からバッ
ファＢＵＦ00の入力端子までの間に信号の遅延時間がｎ
ＭＯＳトランジスタＴｎn-1 の容量に応じて設定され
る。
【００６９】なお、図４に示すように、本実施形態にお
いては、各遅延段は入力信号に対して、同じ遅延時間を
与える。これに対して、前述した第１、第２および第３
の実施形態は、各遅延段の遅延時間は、入力ビットに応
じて、２の巾乗に比例して重み付けられている。
いては、各遅延段は入力信号に対して、同じ遅延時間を
与える。これに対して、前述した第１、第２および第３
の実施形態は、各遅延段の遅延時間は、入力ビットに応
じて、２の巾乗に比例して重み付けられている。
【００７０】このため、図４に示すＤＣＯにおいては、
カウント値ＳC に応じて、各遅延段の遅延時間が設定さ
れ、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信
号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲ
ートＮＧＴによりリングオシレータが構成され、カウン
ト値ＳC により制御された発振周波数の発振信号ＳOが
出力端子Ｔout から得られる。
カウント値ＳC に応じて、各遅延段の遅延時間が設定さ
れ、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信
号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲ
ートＮＧＴによりリングオシレータが構成され、カウン
ト値ＳC により制御された発振周波数の発振信号ＳOが
出力端子Ｔout から得られる。
【００７１】以上説明したように、本実施形態によれ
ば、ＤＣＯを構成する各遅延段はバッファとその出力端
子に接続されている複数の容量素子により構成され、こ
れらの容量素子は、ゲートはカウント値ＳC のそれぞれ
のビットに接続され、拡散層はバッファの出力端子に並
列に接続されているｎＭＯＳトランジスタにより構成さ
れる。カウント値ＳC により、各遅延段の遅延時間を制
御し、ＮＡＮＤゲートＮＧＴとともにリングオシレータ
を構成する場合、発振周波数をカウント値ＳC により制
御するので、発振周波数のレンジを広く設定でき、且
つ、カウント値ＳCの切り換えに伴う発振周波数の偏移
は連続的である。
ば、ＤＣＯを構成する各遅延段はバッファとその出力端
子に接続されている複数の容量素子により構成され、こ
れらの容量素子は、ゲートはカウント値ＳC のそれぞれ
のビットに接続され、拡散層はバッファの出力端子に並
列に接続されているｎＭＯＳトランジスタにより構成さ
れる。カウント値ＳC により、各遅延段の遅延時間を制
御し、ＮＡＮＤゲートＮＧＴとともにリングオシレータ
を構成する場合、発振周波数をカウント値ＳC により制
御するので、発振周波数のレンジを広く設定でき、且
つ、カウント値ＳCの切り換えに伴う発振周波数の偏移
は連続的である。
【００７２】なお、以上の説明においては、各遅延段を
構成するバッファは、例えば、２段のインバータを直列
接続して構成される。リングオシレータを構成する場
合、バッファの代わりに、インバータを用いることもで
きる。しかし、本実施形態に示す遅延段を用いて単に遅
延回路を構成する場合には、容量素子がｎＭＯＳトラン
ジスタにより構成されたため、入力信号の立ち上がりエ
ッジに対してのみ遅延を与え、立ち下がりエッジに与え
る遅延量が小さく、遅延回路の動作は入力信号の立ち上
がりエッジおよび立ち下がりエッジにおいて非対称とな
る。
構成するバッファは、例えば、２段のインバータを直列
接続して構成される。リングオシレータを構成する場
合、バッファの代わりに、インバータを用いることもで
きる。しかし、本実施形態に示す遅延段を用いて単に遅
延回路を構成する場合には、容量素子がｎＭＯＳトラン
ジスタにより構成されたため、入力信号の立ち上がりエ
ッジに対してのみ遅延を与え、立ち下がりエッジに与え
る遅延量が小さく、遅延回路の動作は入力信号の立ち上
がりエッジおよび立ち下がりエッジにおいて非対称とな
る。
【００７３】第５実施形態 図５は本発明に係るディジタル制御発振回路の第５の実
施形態を示す回路図である。図５に示すように、本実施
形態のＤＣＯはバッファおよびその出力端子に接続され
た複数の容量素子からなる遅延段を複数段用いて構成さ
れている。各遅延段の容量素子はｐＭＯＳトランジスタ
により構成されている。
施形態を示す回路図である。図５に示すように、本実施
形態のＤＣＯはバッファおよびその出力端子に接続され
た複数の容量素子からなる遅延段を複数段用いて構成さ
れている。各遅延段の容量素子はｐＭＯＳトランジスタ
により構成されている。
【００７４】図５と第４の実施形態を示す図４を比較す
ると、本実施形態は、ｎＭＯＳトランジスタの代わり
に、ｐＭＯＳトランジスタを用いて、遅延段の容量素子
を構成することで異なる。この相違点を除けば、本実施
形態は、第４の実施形態とほぼ同じである。以下、本実
施形態の異なる点についてのみ説明し、それ以外の説明
を省略する。
ると、本実施形態は、ｎＭＯＳトランジスタの代わり
に、ｐＭＯＳトランジスタを用いて、遅延段の容量素子
を構成することで異なる。この相違点を除けば、本実施
形態は、第４の実施形態とほぼ同じである。以下、本実
施形態の異なる点についてのみ説明し、それ以外の説明
を省略する。
【００７５】図５に示すように、ＤＣＯを構成する各遅
延段はバッファとその出力端子に接続されている複数の
ｐＭＯＳトランジスタからなる容量素子により構成され
ている。これらのｐＭＯＳトランジスタのソース、ドレ
イン拡散層はバッファの出力端子に共通に接続され、基
板は電源電圧ＶCCの供給線に接続され、ゲートには、カ
ウント値ＳC の各ビットの反転信号が入力されている。
延段はバッファとその出力端子に接続されている複数の
ｐＭＯＳトランジスタからなる容量素子により構成され
ている。これらのｐＭＯＳトランジスタのソース、ドレ
イン拡散層はバッファの出力端子に共通に接続され、基
板は電源電圧ＶCCの供給線に接続され、ゲートには、カ
ウント値ＳC の各ビットの反転信号が入力されている。
【００７６】このため、ｐＭＯＳトランジスタのゲート
にハイレベルの信号が入力されたとき、チャネル領域と
基板間に空乏層が形成せず、容量素子の容量が小さく、
逆に、ｐＭＯＳトランジスタのゲートにローレベルの信
号が入力されたとき、チャネル領域と基板間に空乏層が
形成され、容量素子の容量が大きくなる。
にハイレベルの信号が入力されたとき、チャネル領域と
基板間に空乏層が形成せず、容量素子の容量が小さく、
逆に、ｐＭＯＳトランジスタのゲートにローレベルの信
号が入力されたとき、チャネル領域と基板間に空乏層が
形成され、容量素子の容量が大きくなる。
【００７７】各遅延段の容量素子を構成するｐＭＯＳト
ランジスタのサイズは、入力ビットに応じて設定されて
いる。例えば、下位ビットに接続されているｐＭＯＳト
ランジスタＴｐ0 から上位ビットに接続されているｐＭ
ＯＳトランジスタＴｐn-1 に向かって、トランジスタの
サイズは２の巾乗に比例して大きく設定されているの
で、それにより構成された容量素子の容量は２の巾乗に
比例した値となる。
ランジスタのサイズは、入力ビットに応じて設定されて
いる。例えば、下位ビットに接続されているｐＭＯＳト
ランジスタＴｐ0 から上位ビットに接続されているｐＭ
ＯＳトランジスタＴｐn-1 に向かって、トランジスタの
サイズは２の巾乗に比例して大きく設定されているの
で、それにより構成された容量素子の容量は２の巾乗に
比例した値となる。
【００７８】このため、各遅延段の遅延時間は、その遅
延段の容量素子を構成する各ｐＭＯＳトランジスタのゲ
ートに印加されている信号のレベルに応じて設定され
る。例えば、ゲートにハイレベルの信号が印加された場
合、ｐＭＯＳトランジスタの容量が小さく、遅延段の遅
延時間も小さく設定されている。逆に、ゲートにローレ
ベルの信号が印加された場合、ｐＭＯＳトランジスタの
容量が大きくなり、遅延段の遅延時間も大きく設定され
る。
延段の容量素子を構成する各ｐＭＯＳトランジスタのゲ
ートに印加されている信号のレベルに応じて設定され
る。例えば、ゲートにハイレベルの信号が印加された場
合、ｐＭＯＳトランジスタの容量が小さく、遅延段の遅
延時間も小さく設定されている。逆に、ゲートにローレ
ベルの信号が印加された場合、ｐＭＯＳトランジスタの
容量が大きくなり、遅延段の遅延時間も大きく設定され
る。
【００７９】即ち、図５に示すＤＣＯにおいては、カウ
ント値ＳC に応じて、各遅延段の遅延時間が制御され、
ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号Ｅ
ＮＢが入力されているとき、各遅延段およびＮＡＮＤゲ
ートＮＧＴによりリングオシレータが構成され、カウン
ト値ＳC により制御された発振周波数の発振信号ＳＯが
出力端子Ｔｏｕｔ から得られる。
ント値ＳC に応じて、各遅延段の遅延時間が制御され、
ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号Ｅ
ＮＢが入力されているとき、各遅延段およびＮＡＮＤゲ
ートＮＧＴによりリングオシレータが構成され、カウン
ト値ＳC により制御された発振周波数の発振信号ＳＯが
出力端子Ｔｏｕｔ から得られる。
【００８０】以上説明したように、本実施形態によれ
ば、ＤＣＯを構成する各遅延段はバッファとその出力端
子に接続されている複数の容量素子により構成され、こ
れらの容量素子は、ゲートはカウント値ＳC のそれぞれ
のビットの反転信号端子に接続され、拡散層はバッファ
の出力端子に並列に接続されているｐＭＯＳトランジス
タにより構成される。カウント値ＳC により、各遅延段
の遅延時間を制御し、ＮＡＮＤゲートＮＧＴとともにリ
ングオシレータを構成する場合に、発振周波数はカウン
ト値ＳC により制御するので、発振周波数のレンジを広
く設定でき、且つ、カウント値ＳC の切り換えに伴う発
振周波数の偏移は連続的である。
ば、ＤＣＯを構成する各遅延段はバッファとその出力端
子に接続されている複数の容量素子により構成され、こ
れらの容量素子は、ゲートはカウント値ＳC のそれぞれ
のビットの反転信号端子に接続され、拡散層はバッファ
の出力端子に並列に接続されているｐＭＯＳトランジス
タにより構成される。カウント値ＳC により、各遅延段
の遅延時間を制御し、ＮＡＮＤゲートＮＧＴとともにリ
ングオシレータを構成する場合に、発振周波数はカウン
ト値ＳC により制御するので、発振周波数のレンジを広
く設定でき、且つ、カウント値ＳC の切り換えに伴う発
振周波数の偏移は連続的である。
【００８１】なお、以上の説明においては、各遅延段を
構成するバッファは、例えば、２段のインバータを直列
接続して構成される。リングオシレータを構成する場
合、バッファの代わりに、インバータを用いることもで
きる。しかし、本実施形態に示す遅延段を用いて単に遅
延回路を構成する場合には、容量素子がｐＭＯＳトラン
ジスタにより構成されたため、入力信号の立ち下がりエ
ッジに対してのみ遅延を与え、立ち上がりエッジに与え
る遅延量が小さく、遅延回路の動作は入力信号の立ち上
がりエッジおよび立ち下がりエッジにおいて非対称とな
る。
構成するバッファは、例えば、２段のインバータを直列
接続して構成される。リングオシレータを構成する場
合、バッファの代わりに、インバータを用いることもで
きる。しかし、本実施形態に示す遅延段を用いて単に遅
延回路を構成する場合には、容量素子がｐＭＯＳトラン
ジスタにより構成されたため、入力信号の立ち下がりエ
ッジに対してのみ遅延を与え、立ち上がりエッジに与え
る遅延量が小さく、遅延回路の動作は入力信号の立ち上
がりエッジおよび立ち下がりエッジにおいて非対称とな
る。
【００８２】第６実施形態 図６は本発明に係るディジタル制御発振回路の第６の実
施形態を示す回路図である。図６に示すように、本実施
形態のＤＣＯはバッファおよびその出力端子に接続され
た複数の容量素子からなる遅延段を複数段用いて構成さ
れている。各遅延段の容量素子はｎＭＯＳトランジスタ
およびｐＭＯＳトランジスタにより構成されている。
施形態を示す回路図である。図６に示すように、本実施
形態のＤＣＯはバッファおよびその出力端子に接続され
た複数の容量素子からなる遅延段を複数段用いて構成さ
れている。各遅延段の容量素子はｎＭＯＳトランジスタ
およびｐＭＯＳトランジスタにより構成されている。
【００８３】なお、本実施形態は、図４に示す第４の実
施形態および図５に示す第５の実施形態の概念を組み合
わせたものであり、上述した第４および第５の実施形態
により、本実施形態の構成および動作が説明できるの
で、ここでは、本実施形態の構成および動作について
は、その詳細の説明を省略する。
施形態および図５に示す第５の実施形態の概念を組み合
わせたものであり、上述した第４および第５の実施形態
により、本実施形態の構成および動作が説明できるの
で、ここでは、本実施形態の構成および動作について
は、その詳細の説明を省略する。
【００８４】但し、図６に示すとうに、本実施形態にお
いては、各遅延段の容量素子は、ｎＭＯＳトランジスタ
およびｐＭＯＳトランジスタの両方を用いて構成するの
で、信号の立ち上がりエッジおよび立ち下がりエッジの
どちらに対しても同じ遅延時間を与えることができる。
いては、各遅延段の容量素子は、ｎＭＯＳトランジスタ
およびｐＭＯＳトランジスタの両方を用いて構成するの
で、信号の立ち上がりエッジおよび立ち下がりエッジの
どちらに対しても同じ遅延時間を与えることができる。
【００８５】このため、本実施形態の遅延段を用いて、
単に遅延回路を構成する場合には、上述した第４および
第５の実施形態とは異なり、入力信号の立ち上がりエッ
ジおよび立ち下がりエッジに対して、同じ遅延時間を与
えることができ、即ち、遅延回路の動作は入力信号の立
ち上がりエッジおよび立ち下がりエッジに対して対称で
ある。
単に遅延回路を構成する場合には、上述した第４および
第５の実施形態とは異なり、入力信号の立ち上がりエッ
ジおよび立ち下がりエッジに対して、同じ遅延時間を与
えることができ、即ち、遅延回路の動作は入力信号の立
ち上がりエッジおよび立ち下がりエッジに対して対称で
ある。
【００８６】第７実施形態 図７は本発明に係るディジタル制御発振回路の第７の実
施形態を示す回路図である。図７に示すように、本実施
形態のＤＣＯはバッファおよびその出力端子に接続され
た容量素子からなる遅延段を複数段用いて構成されてい
る。但し、図示のように、下位ビットに接続されている
３つの遅延段においては、バッファの出力端子にそれぞ
れ３つのｎＭＯＳトランジスタＴｎ2 ，Ｔｎ1 ，Ｔｎ0
により構成された容量が接続されている。それ以外の遅
延段においては、バッファとその出力端子に接続されて
いる一つのｎＭＯＳトランジスタからなる容量素子が接
続されている。
施形態を示す回路図である。図７に示すように、本実施
形態のＤＣＯはバッファおよびその出力端子に接続され
た容量素子からなる遅延段を複数段用いて構成されてい
る。但し、図示のように、下位ビットに接続されている
３つの遅延段においては、バッファの出力端子にそれぞ
れ３つのｎＭＯＳトランジスタＴｎ2 ，Ｔｎ1 ，Ｔｎ0
により構成された容量が接続されている。それ以外の遅
延段においては、バッファとその出力端子に接続されて
いる一つのｎＭＯＳトランジスタからなる容量素子が接
続されている。
【００８７】即ち、本実施形態は、図１に示す本発明の
第１の実施形態および図４に示す第４の実施形態両方の
概念を取り入れたものであり、これにより、例えば、上
位ビットに接続されている遅延段においては、２の巾乗
に比例してサイズが設定されたｎＭＯＳトランジスタＴ
ｎn-1 ，Ｔｎn-2 ，Ｔｎn-3 を用いて、入力ビットに応
じた重み付けされた遅延時間を与えることができる。
第１の実施形態および図４に示す第４の実施形態両方の
概念を取り入れたものであり、これにより、例えば、上
位ビットに接続されている遅延段においては、２の巾乗
に比例してサイズが設定されたｎＭＯＳトランジスタＴ
ｎn-1 ，Ｔｎn-2 ，Ｔｎn-3 を用いて、入力ビットに応
じた重み付けされた遅延時間を与えることができる。
【００８８】一方、下位のビットに接続された遅延段、
例えば、図７に示すように、下位３ビットＳ2 ，Ｓ1 ，
Ｓ0 に接続された遅延段は、バッファの出力端子にそれ
ぞれ３つのｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，
Ｔｎn-3 からなる容量素子を接続し、これらのｎＭＯＳ
トランジスタのサイズは、接続されたビットに応じて、
２の巾乗に比例して細かく設定することにより、下位３
ビットＳ2 ，Ｓ1 ，Ｓ0 の信号レベルに応じて、これら
の遅延段の遅延時間を細かく設定することができ、カウ
ント値ＳC に応じて、ＤＣＯの発振周波数を精度よく制
御することができる。なお、上位および下位のビット数
は限定されず、任意の自然数である。
例えば、図７に示すように、下位３ビットＳ2 ，Ｓ1 ，
Ｓ0 に接続された遅延段は、バッファの出力端子にそれ
ぞれ３つのｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，
Ｔｎn-3 からなる容量素子を接続し、これらのｎＭＯＳ
トランジスタのサイズは、接続されたビットに応じて、
２の巾乗に比例して細かく設定することにより、下位３
ビットＳ2 ，Ｓ1 ，Ｓ0 の信号レベルに応じて、これら
の遅延段の遅延時間を細かく設定することができ、カウ
ント値ＳC に応じて、ＤＣＯの発振周波数を精度よく制
御することができる。なお、上位および下位のビット数
は限定されず、任意の自然数である。
【００８９】図７に示すＤＣＯにおいては、各遅延段の
容量素子はｎＭＯＳトランジスタにより構成されている
が、これに限定されるものではなく、ｐＭＯＳトランジ
スタにより容量素子を構成することができることはいう
までもない。但し、この場合、ｐＭＯＳトランジスタの
ゲートにカウント値ＳC の各ビットの反転信号が入力さ
れる。
容量素子はｎＭＯＳトランジスタにより構成されている
が、これに限定されるものではなく、ｐＭＯＳトランジ
スタにより容量素子を構成することができることはいう
までもない。但し、この場合、ｐＭＯＳトランジスタの
ゲートにカウント値ＳC の各ビットの反転信号が入力さ
れる。
【００９０】
【発明の効果】以上説明したように、本発明のディジタ
ル遅延回路およびそれを用いたディジタル制御発振回路
によれば、発振周波数のレンジを広く設定することがで
き、且つ、ディジタル信号に応じて発振周波数を制御す
る場合、発振周波数の偏移を連続的で滑らかにできる利
点がある。
ル遅延回路およびそれを用いたディジタル制御発振回路
によれば、発振周波数のレンジを広く設定することがで
き、且つ、ディジタル信号に応じて発振周波数を制御す
る場合、発振周波数の偏移を連続的で滑らかにできる利
点がある。
【図１】本発明に係るディジタル制御発振回路の第１の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図２】本発明に係るディジタル制御発振回路の第２の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図３】本発明に係るディジタル制御発振回路の第３の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図４】本発明に係るディジタル制御発振回路の第４の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図５】本発明に係るディジタル制御発振回路の第５の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図６】本発明に係るディジタル制御発振回路の第６の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図７】本発明に係るディジタル制御発振回路の第７の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図８】ディジタル制御発振回路を用いたＰＬＬ回路の
一例を示す回路図である。
一例を示す回路図である。
【図９】従来のディジタル制御発振回路の一例を示す回
路図である。
路図である。
【図１０】従来のディジタル制御発振回路の一例を示す
回路図である。
回路図である。
【図１１】図１０における遅延素子の構成を示す回路図
である。
である。
ＩＮＶn-1 ，ＩＮＶn-2 ，…，ＩＮＶ2 ，ＩＮＶ1 ，Ｉ
ＮＶ0 ，ＩＮＶ…インバータ、ＢＵＦn-1 ，ＢＵ
Ｆn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 ，ＢＵＦ00
…バッファ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔ
ｎ1 ，Ｔｎ0 …ｎＭＯＳトランジスタ、Ｔｐn-1 ，Ｔｐ
n-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 …ｐＭＯＳトランジ
スタ、ＮＧＴ…ＮＡＮＤゲート、ＶCC…電源電圧、ＧＮ
Ｄ…接地電位。
ＮＶ0 ，ＩＮＶ…インバータ、ＢＵＦn-1 ，ＢＵ
Ｆn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 ，ＢＵＦ00
…バッファ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔ
ｎ1 ，Ｔｎ0 …ｎＭＯＳトランジスタ、Ｔｐn-1 ，Ｔｐ
n-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 …ｐＭＯＳトランジ
スタ、ＮＧＴ…ＮＡＮＤゲート、ＶCC…電源電圧、ＧＮ
Ｄ…接地電位。
Claims (14)
- 【請求項１】制御信号により設定された遅延時間だけ入
力信号を遅延させて出力する遅延回路であって、 上記入力信号を所定のレベルに保持して出力するバッフ
ァと、 上記バッファの出力側に接続され、上記制御信号のレベ
ルに応じて、容量が設定される容量素子とを有するディ
ジタル遅延回路。 - 【請求項２】上記バッファは、直列に接続されている２
段のインバータにより構成されている請求項１記載のデ
ィジタル遅延回路。 - 【請求項３】上記容量素子は、拡散層が上記バッファの
出力側に接続し、ゲートが上記制御信号の入力端子に接
続する絶縁ゲート型電界効果トランジスタにより構成さ
れている請求項１記載のディジタル遅延回路。 - 【請求項４】上記容量素子は、拡散層が上記バッファの
出力側に接続し、ゲートが上記制御信号の入力端子に接
続する第１導電型絶縁ゲート型電界効果トランジスタ
と、 拡散層が上記バッファの出力側に接続し、ゲートが上記
制御信号の反転信号の入力端子に接続する第２導電型絶
縁ゲート型電界効果トランジスタとにより構成されてい
る請求項１記載のディジタル遅延回路。 - 【請求項５】上記バッファは、インバータにより構成さ
れている請求項４記載のディジタル制御発振回路。 - 【請求項６】リング状に接続した複数の遅延回路により
構成し、制御信号に応じて、発振周波数が制御される発
振回路であって、 上記遅延回路は、上記入力信号を所定のレベルに保持し
て出力するバッファと、 上記バッファの出力側に接続され、上記制御信号のレベ
ルに応じて、容量が設定される容量素子とにより構成さ
れているディジタル制御発振回路。 - 【請求項７】上記バッファは、直列に接続されている２
段のインバータにより構成されている請求項６記載のデ
ィジタル制御発振回路。 - 【請求項８】上記バッファは、インバータにより構成さ
れている請求項６記載のディジタル制御発振回路。 - 【請求項９】上記容量素子は、拡散層が上記バッファの
出力側に接続し、ゲートが上記制御信号の入力端子に接
続する絶縁ゲート型電界効果トランジスタにより構成さ
れている請求項６記載のディジタル制御発振回路。 - 【請求項１０】上記制御信号はｎ（ｎは正整数）ビット
のディジタル信号であり、且つ、上記遅延回路をｎ段有
し、 上記ｉ（ｉ＝１，２，…，ｎ）段目の遅延回路の容量素
子を構成する絶縁ゲート型電界効果トランジスタのゲー
トに、上記ｎビットのディジタル信号の内ｉビット目の
信号が入力される請求項９記載のディジタル制御発振回
路。 - 【請求項１１】上記絶縁ゲート型電界効果トランジスタ
のサイズは、当該絶縁ゲート型電界効果トランジスタの
ゲートに入力されるディジタル信号のビット位置に応じ
て、設定される請求項９記載のディジタル制御発振回
路。 - 【請求項１２】上記容量素子は、拡散層が上記バッファ
の出力側に接続し、ゲートが上記制御信号の入力端子に
接続する第１導電型絶縁ゲート型電界効果トランジスタ
と、 拡散層が上記バッファの出力側に接続し、ゲートが上記
制御信号の反転信号の入力端子に接続する第２導電型絶
縁ゲート型電界効果トランジスタとにより構成されてい
る請求項６記載のディジタル制御発振回路。 - 【請求項１３】上記制御信号はｎビットのディジタル信
号であり、且つ、上記遅延回路をｎ段有し、 上記ｉ段目の遅延回路の容量素子を構成する上記第１導
電型絶縁ゲート型電界効果トランジスタのゲートに、上
記ｎビットのディジタル信号の内ｉビット目の信号が入
力され、上記第２導電型絶縁ゲート型電界効果トランジ
スタのゲートに、上記ｉビット目信号の反転信号が入力
される請求項１２記載のディジタル制御発振回路。 - 【請求項１４】上記第１導電型および第２導電型絶縁ゲ
ート型電界効果トランジスタのサイズは、当該絶縁ゲー
ト型電界効果トランジスタのゲートに入力されるディジ
タル信号のビット位置に応じて、設定される請求項１２
記載のディジタル制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31675296A JP3637706B2 (ja) | 1996-11-27 | 1996-11-27 | ディジタル遅延回路およびそれを用いたディジタル制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31675296A JP3637706B2 (ja) | 1996-11-27 | 1996-11-27 | ディジタル遅延回路およびそれを用いたディジタル制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163822A true JPH10163822A (ja) | 1998-06-19 |
| JP3637706B2 JP3637706B2 (ja) | 2005-04-13 |
Family
ID=18080531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31675296A Expired - Fee Related JP3637706B2 (ja) | 1996-11-27 | 1996-11-27 | ディジタル遅延回路およびそれを用いたディジタル制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3637706B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259294B1 (en) | 1998-11-27 | 2001-07-10 | Nec Corporation | Variable delay circuit and delay time setting method therefor |
| KR20010076456A (ko) * | 2000-01-26 | 2001-08-16 | 구자홍 | 딜레이 조정이 가능한 클럭버퍼 |
| JP2008035498A (ja) * | 2006-06-30 | 2008-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及び当該半導体装置を具備する電子機器 |
| KR100873615B1 (ko) | 2007-01-11 | 2008-12-12 | 주식회사 하이닉스반도체 | 오실레이터 |
| US7859343B2 (en) | 2006-11-13 | 2010-12-28 | Industrial Technology Research Institute | High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same |
| KR101373532B1 (ko) * | 2006-06-30 | 2014-03-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 상기 반도체장치를 구비하는 전자 장치 |
| CN111355486A (zh) * | 2018-12-24 | 2020-06-30 | 爱思开海力士有限公司 | 延迟单元及具有其的延迟线 |
-
1996
- 1996-11-27 JP JP31675296A patent/JP3637706B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259294B1 (en) | 1998-11-27 | 2001-07-10 | Nec Corporation | Variable delay circuit and delay time setting method therefor |
| KR20010076456A (ko) * | 2000-01-26 | 2001-08-16 | 구자홍 | 딜레이 조정이 가능한 클럭버퍼 |
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| KR101373532B1 (ko) * | 2006-06-30 | 2014-03-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 상기 반도체장치를 구비하는 전자 장치 |
| US7859343B2 (en) | 2006-11-13 | 2010-12-28 | Industrial Technology Research Institute | High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same |
| US8125286B2 (en) | 2006-11-13 | 2012-02-28 | Industrial Technology Research Institute | High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same |
| KR100873615B1 (ko) | 2007-01-11 | 2008-12-12 | 주식회사 하이닉스반도체 | 오실레이터 |
| CN111355486A (zh) * | 2018-12-24 | 2020-06-30 | 爱思开海力士有限公司 | 延迟单元及具有其的延迟线 |
| CN111355486B (zh) * | 2018-12-24 | 2023-07-07 | 爱思开海力士有限公司 | 延迟单元及具有其的延迟线 |
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|---|---|
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