JPH03192812A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
- Publication number
- JPH03192812A JPH03192812A JP1334323A JP33432389A JPH03192812A JP H03192812 A JPH03192812 A JP H03192812A JP 1334323 A JP1334323 A JP 1334323A JP 33432389 A JP33432389 A JP 33432389A JP H03192812 A JPH03192812 A JP H03192812A
- Authority
- JP
- Japan
- Prior art keywords
- sub
- circuit
- output
- circuits
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 abstract description 16
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電圧制御発振回路に関し、特に高周波で発振し
、ＭＯ３集積回路化に適した電圧制御発振回路に関する
。
、ＭＯ３集積回路化に適した電圧制御発振回路に関する
。
従来、この種の電圧制御発振回路としては、第２図ｉこ
示す回路がある。第２図において、入力電圧ＶＩＮはＮ
チャネルＭＯ３トランジスタ１０２により電法王に変換
され、ＮチャネルＭＯ３トランジスタ１０３を流れるバ
イアス電圧ＶＢによるバイアス電流分工３とともに、Ｐ
チャネルＭＯＳトランジスタ１０１，１０４のカレント
ミラー回路を経て容量１０７に充電される。インバータ
１０８のしきい値Ｖ Ｔ ＋は、インバータ１１０のし
きい値ＶＴ２より高く設計されている。
示す回路がある。第２図において、入力電圧ＶＩＮはＮ
チャネルＭＯ３トランジスタ１０２により電法王に変換
され、ＮチャネルＭＯ３トランジスタ１０３を流れるバ
イアス電圧ＶＢによるバイアス電流分工３とともに、Ｐ
チャネルＭＯＳトランジスタ１０１，１０４のカレント
ミラー回路を経て容量１０７に充電される。インバータ
１０８のしきい値Ｖ Ｔ ＋は、インバータ１１０のし
きい値ＶＴ２より高く設計されている。
いま容量１０７の電位が、ＶＴＩとＶア、の中間にあり
、ＳＲフリップフロップ１１１のＱ出力がロウレベルに
あるとする。スイッチとして機能するＰチャネルＭＯ８
トランジスタ１０５はオン、ＮチャネルＭＯ８トランジ
スタ１０６はオフであるから、充電によって容量１０７
の電位は高くなっていく。ＶＴＩを超えると、インバー
タ１０８が出力をロウに反転、インバータ１０９はハイ
に反転し、結局ＳＲフリップフロップ回路１１１はセッ
トされる。Ｑ出力の値がハイレベルであるので、Ｐチャ
ネルＭＯ８トランジスタ１０５はオフ、ＮチャネルＭＯ
Ｓトランジスタ１０６はオンとなり、容量１０７は放電
を始める。電位がＶＴ□を下回るとインバータ１１０が
出力をハイに反転、ＳＲフリップフロップ回路１１１は
リセットされる。Ｑ出力の値がロウであるので、Ｐチャ
ネルＭＯ８トランジスタ１０５はオン、ＮチャネルＭＯ
Ｓトランジスタ１０６はオフとなり、容量１０７の充電
が再開する。容量１０７の放電時間が十分早ければ、容
量１０７の電位は、はぼＶＴＩ〜ＶＴ２の間をのこぎり
波状に推移し、ＳＲフリップフロップ回路１１１は繰り
返しパルスを発生する。その繰返し周波数Ｆは、充電電
流Ｉ＝Ｉ、十ＩＢによって決まり Ｆ＝ （ＩＸ＋ＩＲ） ／Ｃ・（ＶＴＩ ＶＴ２）
・−”（１）で与えられるので、入力電圧によって
発振周波数を制御する事ができる。なお、この回路を現
在のＭＯＳプロセス技術で実現した場合、最高動作周波
数は数ＭＨｚである。
、ＳＲフリップフロップ１１１のＱ出力がロウレベルに
あるとする。スイッチとして機能するＰチャネルＭＯ８
トランジスタ１０５はオン、ＮチャネルＭＯ８トランジ
スタ１０６はオフであるから、充電によって容量１０７
の電位は高くなっていく。ＶＴＩを超えると、インバー
タ１０８が出力をロウに反転、インバータ１０９はハイ
に反転し、結局ＳＲフリップフロップ回路１１１はセッ
トされる。Ｑ出力の値がハイレベルであるので、Ｐチャ
ネルＭＯ８トランジスタ１０５はオフ、ＮチャネルＭＯ
Ｓトランジスタ１０６はオンとなり、容量１０７は放電
を始める。電位がＶＴ□を下回るとインバータ１１０が
出力をハイに反転、ＳＲフリップフロップ回路１１１は
リセットされる。Ｑ出力の値がロウであるので、Ｐチャ
ネルＭＯ８トランジスタ１０５はオン、ＮチャネルＭＯ
Ｓトランジスタ１０６はオフとなり、容量１０７の充電
が再開する。容量１０７の放電時間が十分早ければ、容
量１０７の電位は、はぼＶＴＩ〜ＶＴ２の間をのこぎり
波状に推移し、ＳＲフリップフロップ回路１１１は繰り
返しパルスを発生する。その繰返し周波数Ｆは、充電電
流Ｉ＝Ｉ、十ＩＢによって決まり Ｆ＝ （ＩＸ＋ＩＲ） ／Ｃ・（ＶＴＩ ＶＴ２）
・−”（１）で与えられるので、入力電圧によって
発振周波数を制御する事ができる。なお、この回路を現
在のＭＯＳプロセス技術で実現した場合、最高動作周波
数は数ＭＨｚである。
このような電圧制御発振回路は、第３図のような構成の
位相制御ループ（ＰＬＬ）にしばしば用いられている。
位相制御ループ（ＰＬＬ）にしばしば用いられている。
第３図に示すＰＬＬ回路は、電圧制御発振回路６の出力
周波数をカウンタ７でカウントし、位相周波数比較回路
４にこの周波数情報を提供して入力信号ＩＮと位相比較
を行ない、その差を零とするような制御電圧をループフ
ィルタ５を介して供給する形式で位相同期を行なう公知
の内容を示す。
周波数をカウンタ７でカウントし、位相周波数比較回路
４にこの周波数情報を提供して入力信号ＩＮと位相比較
を行ない、その差を零とするような制御電圧をループフ
ィルタ５を介して供給する形式で位相同期を行なう公知
の内容を示す。
上述した従来の電圧制御発振回路は、本質的にインバー
タ１０８あるいは１０９とＳＲフリップフロップ回路１
１１の遅延時間で決まる周波数以上では動作ができず、
また、周波数を可変制御するのは、容量１０７の電位を
のこぎり波状に制御している前段の充放電回路である。
タ１０８あるいは１０９とＳＲフリップフロップ回路１
１１の遅延時間で決まる周波数以上では動作ができず、
また、周波数を可変制御するのは、容量１０７の電位を
のこぎり波状に制御している前段の充放電回路である。
従って、周波数可変範囲を広くとるには、この充放電時
間をインバータ１０８，１０９とＳＲフリップフロップ
回路１１１の遅延時間よりもかなり長くとる必要が生じ
、発振周波数を高くできないという欠点がある。
間をインバータ１０８，１０９とＳＲフリップフロップ
回路１１１の遅延時間よりもかなり長くとる必要が生じ
、発振周波数を高くできないという欠点がある。
本発明の電圧制御発振回路は、インバータの出力をＭＯ
Ｓトランジスタのソースに接続し前記インバータの入力
とＭＯＳトランジスタのドレインをそれぞれ入力および
出力として成るサブ回路の奇数個を出力と入力を接続し
つつ直列接続したうえ、最終段のサブ回路の出力を初段
サブ回路に帰還させてリング発振器を構成し、かつすべ
てのサブ回路のＭＯＳトランジスタのゲートを接続して
これにアナログ信号を供給し任意のサブ回路の出力を取
り出す構成を有する。
Ｓトランジスタのソースに接続し前記インバータの入力
とＭＯＳトランジスタのドレインをそれぞれ入力および
出力として成るサブ回路の奇数個を出力と入力を接続し
つつ直列接続したうえ、最終段のサブ回路の出力を初段
サブ回路に帰還させてリング発振器を構成し、かつすべ
てのサブ回路のＭＯＳトランジスタのゲートを接続して
これにアナログ信号を供給し任意のサブ回路の出力を取
り出す構成を有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。第１図にお
いて、１はインバータ、２はＭＯＳトランジスタであり
、これらがひとつのサブ回路３−１〜３−（２Ｎ＋１）
を構成している。このようなサブ回路は奇数個（第１図
では２Ｎ＋１個）縦続に接続されており、最終段のサブ
回路の出力が初段のサブ回路の入力に帰還される。回路
全体としては、リング発振器を構成しており、その発振
周波数は、 Ｆ＝ １／ （２Ｎ＋ １） Ｔ ｐ ｄ
・・・・・・（２）で与えられる。ここで、（２Ｎ＋
１）はサブ回路の段数、Ｔｐｄはサブ回路１段あたりの
遅延時間である。インバータ個有のイントリンシック（
ｉｎｔ−ｒｉｎｓｉｃ）な遅延時間をＴ ｐ ｄ ｏ、
ＭＯＳトランジスタの抵抗なＲとすると、Ｔｐｄは Ｔｐｄ＝Ｔｐｄｏ＋に−Ｒ・・・・・・（３）で表わさ
れる。ただし、ｋは、インバータの負荷容量に比例し、
駆動能力に反比例する係数である。
いて、１はインバータ、２はＭＯＳトランジスタであり
、これらがひとつのサブ回路３−１〜３−（２Ｎ＋１）
を構成している。このようなサブ回路は奇数個（第１図
では２Ｎ＋１個）縦続に接続されており、最終段のサブ
回路の出力が初段のサブ回路の入力に帰還される。回路
全体としては、リング発振器を構成しており、その発振
周波数は、 Ｆ＝ １／ （２Ｎ＋ １） Ｔ ｐ ｄ
・・・・・・（２）で与えられる。ここで、（２Ｎ＋
１）はサブ回路の段数、Ｔｐｄはサブ回路１段あたりの
遅延時間である。インバータ個有のイントリンシック（
ｉｎｔ−ｒｉｎｓｉｃ）な遅延時間をＴ ｐ ｄ ｏ、
ＭＯＳトランジスタの抵抗なＲとすると、Ｔｐｄは Ｔｐｄ＝Ｔｐｄｏ＋に−Ｒ・・・・・・（３）で表わさ
れる。ただし、ｋは、インバータの負荷容量に比例し、
駆動能力に反比例する係数である。
ここでインバータの負荷容量とは、ＭＯＳトランジスタ
の拡散容量や次段のマクロ回路の入力容量の和である。
の拡散容量や次段のマクロ回路の入力容量の和である。
ＭＯＳトランジスタの抵抗値Ｒは、ゲート電圧を変える
事により数１０Ωから無限大まで変える事ができるので
、（２）、 （３）式からゲート電圧を変えることによ
り発振周波数を幅広く制御することができる。即ち、サ
ブ回路３−１〜３−（２Ｎ＋１）のゲート共通人力３０
１をアナログ入力とし、任意のサブ回路出力を出力とし
て電圧制御発振回路ができる。しかも、（３）式におけ
る定数項ＴｐｄＯは、サブナノ秒とひじように小さいの
で、サブ回路の段数を小さくし、ＭＯＳトランジスタの
サイズを適当に選ぶことによって高速な発振が可能であ
る。この回路を現在のＭＯＳプロセス技術で実現した場
合、数十ＭＨｚの最高動作周波数が十分得られる。
事により数１０Ωから無限大まで変える事ができるので
、（２）、 （３）式からゲート電圧を変えることによ
り発振周波数を幅広く制御することができる。即ち、サ
ブ回路３−１〜３−（２Ｎ＋１）のゲート共通人力３０
１をアナログ入力とし、任意のサブ回路出力を出力とし
て電圧制御発振回路ができる。しかも、（３）式におけ
る定数項ＴｐｄＯは、サブナノ秒とひじように小さいの
で、サブ回路の段数を小さくし、ＭＯＳトランジスタの
サイズを適当に選ぶことによって高速な発振が可能であ
る。この回路を現在のＭＯＳプロセス技術で実現した場
合、数十ＭＨｚの最高動作周波数が十分得られる。
以上説明したように本発明は、インバータチェーンを使
ったリング発振器の隣接するインバータの間にＭＯＳト
ランジスタを挿入し、これをゲート電圧制御による可変
遅延線として用いる事によって、きわめて簡易な構成で
、しかも周波数を著しく増大した高周波動作が可能な電
圧制御発振回路が実現できる効果がある。
ったリング発振器の隣接するインバータの間にＭＯＳト
ランジスタを挿入し、これをゲート電圧制御による可変
遅延線として用いる事によって、きわめて簡易な構成で
、しかも周波数を著しく増大した高周波動作が可能な電
圧制御発振回路が実現できる効果がある。
第１図は本発明の電圧制御発振回路の一実施例の構成図
、第２図は従来の電圧制御発振回路の構成図、第３図は
電圧制御発振回路を利用するＰＬＬ回路の基本的構成図
である。 １・・・・・・インバータ、２・・団・ＭＯＳトランジ
スタ、３−１〜３− （２Ｎ＋１）・・・・・・サブ回
路、４・・・・・・位相周波数比較回路、５・・・・・
・ループフィルタ、６・・・・・・電圧制御発振器、７
・・・・・・カウンタ、１０１゜１０４．１０５・・・
・・・ＰチャネルＭＯ３トランジスタ、１０２，１０３
，１０６・・・・・・ＮチャネルＭＯＳトランジスタ、
１０７・・・・・・容量、１０８，１０９゜１１０・・
・・・・インバータ、１１１・・・・・・ＳＲフリップ
フロップ回路。
、第２図は従来の電圧制御発振回路の構成図、第３図は
電圧制御発振回路を利用するＰＬＬ回路の基本的構成図
である。 １・・・・・・インバータ、２・・団・ＭＯＳトランジ
スタ、３−１〜３− （２Ｎ＋１）・・・・・・サブ回
路、４・・・・・・位相周波数比較回路、５・・・・・
・ループフィルタ、６・・・・・・電圧制御発振器、７
・・・・・・カウンタ、１０１゜１０４．１０５・・・
・・・ＰチャネルＭＯ３トランジスタ、１０２，１０３
，１０６・・・・・・ＮチャネルＭＯＳトランジスタ、
１０７・・・・・・容量、１０８，１０９゜１１０・・
・・・・インバータ、１１１・・・・・・ＳＲフリップ
フロップ回路。
Claims (1)
- インバータの出力をＭＯＳトランジスタのソースに接続
し前記インバータの入力とＭＯＳトランジスタのドレイ
ンをそれぞれ入力および出力として成るサブ回路の奇数
個を出力と入力を接続しつつ直列接続したうえ、最終段
のサブ回路の出力を初段サブ回路に帰還させてリング発
振器を構成し、かつすべてのサブ回路のＭＯＳトランジ
スタのゲートを接続してこれにアナログ信号を供給し任
意のサブ回路の出力を取り出すことを特徴とする電圧制
御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334323A JPH03192812A (ja) | 1989-12-21 | 1989-12-21 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334323A JPH03192812A (ja) | 1989-12-21 | 1989-12-21 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192812A true JPH03192812A (ja) | 1991-08-22 |
Family
ID=18276071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334323A Pending JPH03192812A (ja) | 1989-12-21 | 1989-12-21 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192812A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365204A (en) * | 1993-10-29 | 1994-11-15 | International Business Machines Corporation | CMOS voltage controlled ring oscillator |
| EP2045816A1 (en) * | 2007-10-01 | 2009-04-08 | Paul Scherrer Institut | Fast readout method and swiched capacitor array circuitry for waveform digitizing |
-
1989
- 1989-12-21 JP JP1334323A patent/JPH03192812A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365204A (en) * | 1993-10-29 | 1994-11-15 | International Business Machines Corporation | CMOS voltage controlled ring oscillator |
| EP2045816A1 (en) * | 2007-10-01 | 2009-04-08 | Paul Scherrer Institut | Fast readout method and swiched capacitor array circuitry for waveform digitizing |
| WO2009043416A1 (en) * | 2007-10-01 | 2009-04-09 | Paul Scherrer Institut | Fast readout method and switched capacitor array circuitry for waveform digitizing |
| US8159379B2 (en) | 2007-10-01 | 2012-04-17 | Paul Scherrer Institut | Fast readout method and switched capacitor array circuitry for waveform digitizing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5136260A (en) | PLL clock synthesizer using current controlled ring oscillator | |
| US5300898A (en) | High speed current/voltage controlled ring oscillator circuit | |
| US5485126A (en) | Ring oscillator circuit having output with fifty percent duty cycle | |
| EP0692879A1 (en) | Ring oscillator with frequency control loop | |
| JP2008252943A (ja) | 発振器 | |
| US5028888A (en) | Multistage current-controlled oscillator | |
| US20060284693A1 (en) | Digitally controlled oscillator for reduced power over process variations | |
| US20130147564A1 (en) | Oscillator with frequency determined by relative magnitudes of current sources | |
| US10879880B2 (en) | Oscillator | |
| JPH08265108A (ja) | 電圧制御発振回路 | |
| US6154077A (en) | Bistable flip-flop | |
| EP0641078B1 (en) | Ring oscillator circuit for VCO with frequency-independent duty cycle | |
| JP2001094418A (ja) | 電圧制御発振器 | |
| JPH03192812A (ja) | 電圧制御発振回路 | |
| US6384654B1 (en) | High speed circuit of particular utility in delay and phase locked loops | |
| KR100246265B1 (ko) | 논리신호 선택회로 | |
| JP3637706B2 (ja) | ディジタル遅延回路およびそれを用いたディジタル制御発振回路 | |
| JP2937591B2 (ja) | 基板バイアス発生回路 | |
| JPH0629835A (ja) | ループ形位相調整回路 | |
| JPH0494210A (ja) | 電圧制御発振回路 | |
| JP2001318111A (ja) | 静電容量測定回路、静電容量比較器、およびバッファ回路 | |
| JP3304926B2 (ja) | 電圧補正発振装置及び発振周波数の制御方法 | |
| JPH0983317A (ja) | 短パルス除去回路 | |
| JPS5986326A (ja) | 発振回路 | |
| JPH04261211A (ja) | 半導体集積回路装置 |