KR100246265B1 - 논리신호 선택회로 - Google Patents

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Abstract

본 발명은 높은 시간 정밀도를 가지는 고속의 논리신호 선택회로를 실현한다. 이를 위해서, 등가 중점 전류발생기A(3l0)의 출력을 임계치로 하고, 정논리 입력신호를 트랜스퍼 게이트를 매개로 수속하여 입력하는 전류입력형 센스증폭기A(320)와, 등가 중점 전류발생기B(311)의 출력을 임계치로 하고, 부논리 입력신호를 트랜스퍼 게이트를 매개로 수속하여 입력하는 전류입력형 센스증폭기B(321)와, 전류입력형 센스증폭기A(320)의 출력을 지연조정기A(330)로 지연 제어하고 입력하여 증폭하는 차동증폭기A(340)와, 전류입력형 센스증폭기B(321)의 출력을 지연조정기B(331)로 지연 제어하며, 반전하고 입력하여 증폭하는 차동증폭기B(341)와, 차동증폭기A(340)의 출력과 차동증폭기B(341)의 출력을 입력으로 하여, 그 논리합을 신호출력으로 하는 논리회로(350)로 논리신호 선택회로를 구성하고 있다. 이 때, 전류입력형 센스증폭기의 입력단자의 전압변동이 없기 때문에, 상기 전류입력형 센스증폭기의 입력단자에 있는 OFF로 되어 있는 트랜스퍼 게이트의 용량(C)으로의 전류의 출입이 없어서, 선택된 입력신호를 높은 시간 정밀도로 또한 고속으로 출력할 수 있다.

Description

논리 신호 선택 회로{LOGIC SIGNAL SELECTION CIRCUIT}
전자 회로가 고속화됨에 따라, 전자 기기에서는 높은 시간 정밀도를 갖는 신호의 사용이 요구되고 있다. 특히, 다수의 논리 입력 신호 중에서 하나의 신호를 선택하여 출력하는 논리 신호 선택 회로에서 높은 시간 정밀도가 요구되고 있다.
도 7은 종래의 일반적인 논리 신호 선택 회로의 일례를 나타내고 있다. 이 실시예에서, 부논리 입력의 논리합(OR) 회로의 입력 신호수는 부정 논리곱(NAND) 회로의 입력 신호수(n)와 같다.
도 8의 (a)는 n개의 부논리 입력의 논리합(OR) 회로를 CMOS 회로로 구성한 경우를 나타낸다. 이 회로에서는 N채널 MOSFET가 n개 직렬로 접속되고, P채널 MOSFET가 n개 병렬로 접속되어 있다. 이 때문에, 출력 신호의 파형이 상승할 때에는 1개의 P채널 MOSFET가 배선 용량 및 다음 단의 게이트 용량을 구동하여 비교적 조기에 상승한다. 그러나, 하강시에는 n개 직렬 접속된 N채널 MOSFET가 배선 용량 및 다음 단의 게이트 용량을 구동하기 때문에, n개의 N채널 MOSFET의 온(ON) 저항이 크며, 도 8의 (b)에 도시된 바와 같이, 하강의 천이(遷移: transition) 시간이 현저하게 커진다.
도 9는 트랜스퍼 게이트를 이용한 논리 신호 선택 회로의 일례를 나타내고 있다. 이 경우에 있어서도, 온(ON)으로 되어 있는 1개의 트랜스퍼 게이트의 온(ON) 저항(R)으로 다른 (n-1)개의 오프(OFF)로 되어 있는 트랜스퍼 게이트의 용량(C)을 구동하기 때문에, 와이어드(wired) OR 접속된 가산점의 파형의 상승 및 하강 시간은 R 및 C에 제한을 받기 때문에, 반복 주파수가 높은 신호의 선택 회로로서 사용할 수 없다.
종래의 논리 신호 선택 회로에 있어서는 배선 용량 및 다음 단의 게이트 용량과 오프(OFF)로 되어 있는 트랜스퍼 게이트 용량을 전압 변동으로 하기 위해서 구동할 필요가 있기 때문에, 주파수가 높은 논리 신호의 선택 회로로서는 한계가 있었다.
본 발명은 높은 시간 정밀도를 갖는 고속의 논리 신호 선택 회로를 실현하는 것을 목적으로 한다.
본 발명은 주파수가 높은 논리 신호를 선택하여 높은 시간 정밀도로 출력하는 논리 신호 선택 회로에 관한 것이다.
도 1은 본 발명의 일실시예를 나타내는 회로 블록도.
도 2는 전류 입력형 센스 증폭기의 개략 회로도.
도 3은 전류 입력형 센스 증폭기의 다른 개략 회로도.
도 4는 논리 신호 선택 회로를 사용한 타이밍 신호 발생 회로 블록도.
도 5는 본 발명의 정논리 및 부논리의 입력을 분리하여 제어하는 타이밍 신호 발생 회로의 블록도.
도 6은 본 발명의 정논리 및 부논리의 입력을 나누어 제어한 논리 신호 선택 회로를 나타내는 회로 블록도.
도 7은 종래의 일반적인 논리 신호 선택 회로도.
도 8은 n개의 부논리 입력의 CMOS OR 회로의 개략 회로도.
도 9는 트랜스퍼 게이트를 이용한 논리 신호 선택 회로도.
본 발명의 논리 신호 선택 회로는 등가 중점 전류 발생기 A(310)의 출력을 임계치로 하고 트랜스퍼 게이트를 매개로 하여 정논리 입력 신호가 입력되는 전류 입력형 센스 증폭기 A(320)와, 등가 중점 전류 발생기 B(311)의 출력을 임계치로 하고 트랜스퍼 게이트를 매개로 하여 부논리 입력 신호가 입력되는 전류 입력형 센스 증폭기 B(321)와, 전류 입력형 센서 증폭기 A(320)의 출력을 지연 제어하는 지연 조정기 A(330)와, 전류 입력형 센스 증폭기 B(321)의 출력을 지연 제어하는 지연 조정기 B(331)와, 지연 조정기 A(330)에 의해 지연 제어된 신호를 증폭하는 차동 증폭기 A(340)와, 지연 조정기 B(331)에 의해 지연 제어된 신호를 반전 및 증폭하는 차동 증폭기 B(341)와, 차동 증폭기 A(340)의 출력과 차동 증폭기 B(341)의 출력을 입력으로 하여 그 논리합을 신호 출력으로 하는 논리 회로(350)를 구비한다.
상기와 같이 구성된 논리 신호 선택 회로에 있어서는 전류 입력형 센스 증폭기의 입력 단자의 전압 변동이 없기 때문에, 전류 입력형 센스 증폭기의 입력 단자에 오프(OFF)로 되어 있는 트랜스퍼 게이트의 용량(C)으로의 전류의 출입이 없으므로 선택된 입력 신호를 높은 시간 정밀도와 고속으로 출력할 수 있다.
더욱이, 정논리 입력과 부논리 입력을 별도의 그룹으로 하여 각각 별도의 전류 입력형 센스 증폭기에 입력함으로써, 각각의 지연량을 조정하기 위한 제어를 독립하여 실행할 수 있고, 정논리 입력 및 부논리 입력에 관계없이 선택된 입력신호를 높은 시간 정밀도와 고속으로 출력할 수 있다.
본 발명에 대해 실시예를 기초로 설명한다.
도 1에 제1 실시예를 나타낸다. 이 회로는 n개의 입력 신호로부터 1개의 신호를 선택하는 입력 신호 선택 회로(10)와, 와이어드 OR 접속의 후위에 접속하는 전류 입력형 센스 증폭기(20)로 구성된다. 이 전류 입력형 센스 증폭기(20)의 입력 임피던스는 0에 가깝기 때문에, 입력 신호에 의해서 입력점(A)에 전압 변동을 일으키지 않는다. 이 때문에, 입력점(A)에 존재하는 기생 용량(C)으로의 전류의 출입이 없어서 기생 용량의 존재를 무시할 수 있다.
즉, 입력 신호의 상승 및 하강시 용량에 의한 지연이 없고, 높은 시간 정밀도를 지닌 고속의 논리 신호 선택 회로를 실현할 수 있다.
도 2에 전류 입력형 센스 증폭기(20)로서, (a) MOSFET를 사용한 경우, (b) 차동 증폭기를 사용한 경우를 나타낸다. 어떤 회로에 있어서도 선택된 입력 신호에 의해서 전류 입력형 센스 증폭기(20)로의 입력 전류가 변화하여 출력 전압을 얻을 수 있다.
도 3에 전류 입력형 센스 증폭기(20)로서, CMOS에 의한 구성예를 나타낸다. 이 회로에 있어서도 선택된 입력 신호에 의해서 전류가 변화하여 출력 전압을 얻을 수 있다. 이 회로에서는 Iadj 단자의 전류를 변화시킴으로써, 입력 전류에 대한 임계치를 설정할 수 있고 지연 시간을 변화시킬 수 있다.
또한, 이 회로에서 Q2 및 Q9을 없애고, Ql 및 Q8을 정전류원(I1및 I2)에 직접 접속하여도 좋다. 이 경우, 입력 신호의 전위가 변동하지만 입력 임피던스가 충분히 작기 때문에 입력 신호의 상승 및 하강시 용량에 의한 지연은 작다.
또한, 이 회로의 모든 FET의 P채널 및 N채널을 역으로 하고, 전원(VDD및 Vss)을 역으로 한 회로도 전류 입력형 센스 증폭기(20)로서 사용할 수 있다.
도 4는 제2 실시예를 나타낸다. 이 회로는 논리 신호 선택 회로를 사용한 타이밍 신호 발생 회로의 블록도를 나타낸다. 이 회로 블록은 다음의 블록으로 분해할 수 있다.
① 가변 지연 회로(120)
m단의 가변 지연 소자(121)를 종속으로 접속하고 있다. 이 때 m은 1CLK을 분할하는 타이밍수이다. 그리고, m단의 가변 지연 소자(121)의 지연 시간의 합계인 가변 지연 시간이 lCLK의 시간이 되도록 귀환 회로(150)로 제어되고 있다.
② 위상 비교기(140)
2개의 입력 단자(el, e2)에 입력하는 신호의 위상차에 비례한 전압 또는 전류를 출력하는 회로이다. 챠지 펌프는 이 블록에 포함된다. 한편, el에는 CLK 신호를 1CLK만큼 지연한 가변 지연 회로(120)의 최종 출력을 입력하고, e2에는 CLK 신호를 그대로 입력한다.
③ 귀환 회로(150)
가변 지연 회로(120), 위상 비교기(140) 및 귀환 회로(150)로 구성되는 위상 동기 루프 회로부(100)의 주파수 특성을 정한다.
④ 입력 신호 선택 회로(ll0)
본 실시예의 회로 블록이며, 가변 지연 회로(120)의 가변 지연 소자(121)로부터의 m개의 출력 신호에서 1개를 선택하고, 전류 입력형 센스 증폭기(20)와 조합하여 타이밍 신호로서 취출하는 회로이다.
⑤ 디코더(160)
지연 데이타를 기초로 가변 지연 회로(120)의 가변 지연 소자(121)로부터의 m개의 출력 중 1개를 선택하는 선택 신호를 발생한다.
CLK 주기의 1/m의 미소 지연을 발생하기 위해서, 가변 지연 회로(120)를 구성하는 가변 지연 소자 1단 마다의 지연 시간을 CLK 주기의 1/m의 지연 시간이 되도록 위상 동기 루프 회로부(100)로 제어하고 있다.
즉, m단의 가변 지연 소자(121)의 전체 지연 시간은 CLK의 주기와 같다.
이 m단의 가변 지연 소자(121)로 이루어지는 가변 지연 회로(120)의 가변 지연 소자(121)의 출력은 CLK을 균등하게 m상(相)으로 분할한 것이 된다. 이 m상 CLK 중에서 1개를 입력 신호 선택 회로(1l0)에서 선택하여, 전류 입력형 센스 증폭기(20)에 입력함으로써 전압으로 변환하여 출력한다. 각 가변 지연 소자(121)의 출력으로부터 얻어지는 타이밍 신호에는 높은 시간 정밀도가 요구되기 때문에, 본 실시예의 입력 신호 선택 회로(ll0)와 전류 입력형 센스 증폭기(20)를 사용한 타이밍 신호 발생 회로는 그러한 요구에 합치된 것이다.
다음에, 본 발명에 의한 실시예를 설명한다.
가변 지연 소자로서 인버터를 사용한 경우, 타이밍 신호 발생 회로는 도 5와 같이 된다. 이 경우, 선택의 대상이 되는 신호는 정논리와 부논리가 교대로 입력 신호 선택 회로(2l0)에 입력되는데, 높은 시간 정밀도와 고속을 유지한 채로 논리를 정합하기 위해서, 정논리 입력 신호와 부논리 입력 신호의 그룹으로 나누어, 각각 다른 전류 입력형 센스 증폭기(20)에 입력하고, 그런 다음에 접속하는 차동 증폭기로 논리를 정합하고 있다.
도 6에 본 발명에 의한 정논리 입력 신호와 부논리 입력 신호의 그룹으로 나눈 경우의 논리 신호 선택 회로의 일례를 블록도로 나타낸다. 이 회로는 등가 중점 전류 발생기 A(310)의 출력을 임계치로 하고 트랜스퍼 게이트를 매개로 하여 정논리 입력 신호가 입력되는 전류 입력형 센스 증폭기 A(320)와, 등가 중점 전류 발생기 B(3ll)의 출력을 임계치로 하고 트랜스퍼 게이트를 매개로 하여 부논리 입력신호가 입력되는 전류 입력형 센스 증폭기 B(321)와, 전류 입력형 센스 증폭기 A(820)의 출력을 지연 조정기 A(330)로 지연 제어한 후 입력하여 증폭하는 차동 증폭기 A(340)와, 전류 입력형 센스 증폭기 B(321)의 출력을 지연 조정기 B(331)로 지연 제어하고 반전한 후 입력하여 증폭하는 차동 증폭기 B(341)와, 차동 증폭기 A(340)의 출력과 차동 증폭기 B(341)의 출력을 입력으로 하고, 그 논리합을 출력 신호로 하는 논리 회로(350)로 구성되어 있다.
본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 아래에 기재하는 것과 같은 효과를 발휘한다.
즉, 전류 입력형 센스 증폭기의 입력 단자의 전압 변동이 없기 때문에, 전류입력형 센스 증폭기의 입력 단자에서 오프(OFF)로 되어 있는 트랜스퍼 게이트의 용량(C)으로의 전류의 출입이 없기 때문에 선택된 입력 신호를 높은 시간 정밀도와 고속으로 출력할 수 있다.
더욱이, 정논리 입력과 부논리 입력을 별도의 그룹으로 하여, 각각 별도의 전류 입력형 센스 증폭기에 입력함으로써 각각의 지연량을 조정하기 위한 제어를 독립하여 수행할 수 있기 때문에 정논리 입력 및 부논리 입력에 관계없이 선택된 입력신호를 높은 시간 정밀도와 고속으로 출력할 수 있는 효과가 있다.
특히, 높은 시간 분해능이 요구되는 타이밍 신호 발생 회로에서는 상기의 특징을 발휘할 수 있어서, 현실적이고 유효한 발명이다.

Claims (2)

  1. 등가 중점 전류 발생기 A(310)의 출력을 임계치로 하고, 트랜스퍼 게이트를 매개로 하여 정논리 입력 신호를 입력하는 전류 입력형 센스 증폭기 A(320)와,
    등가 중점 전류 발생기 B(311)의 출력을 임계치로 하고 트랜스퍼 게이트를 매개로 하여 부논리 입력 신호가 입력되는 전류 입력형 센스 증폭기 B(321)와,
    전류 입력형 센스 증폭기 A(320)의 출력을 지연 제어하는 지연 조정기 A(330)와,
    전류 입력형 센스 증폭기 B(321)의 출력을 지연 제어하는 지연 조정기 B(331)와,
    상기 지연 조정기 A(330)에 의해 지연 제어된 신호를 증폭하는 차동 증폭기 A(340)와,
    상기 지연 조정기 B(331)에 의해 지연 제어된 신호를 반전하여 증폭하는 차동 증폭기 B(341)와,
    차동 증폭기 A(340)의 출력과 차동 증폭기 B(341)의 출력을 입력으로 하여, 그 논리합을 출력 신호로 하는 논리 회로(350)를 구비하는 것을 특징으로 하는 논리 신호 선택 회로.
  2. 제1항에 있어서, 상기 전류 입력형 센스 증폭기 A 및 B(320, 321)는 CMOS IC 인 것인 논리 신호 선택 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000059203A (ja) * 1998-08-10 2000-02-25 Toshiba Corp 電流により論理を決定する論理回路
DE10126312B4 (de) * 2001-05-30 2015-10-22 Infineon Technologies Ag Halbleiterspeicher mit einem Signalpfad
US6573777B2 (en) * 2001-06-29 2003-06-03 Intel Corporation Variable-delay element with an inverter and a digitally adjustable resistor
TWI237946B (en) * 2001-07-06 2005-08-11 Via Tech Inc Clock output circuit free of glitch and method thereof
US6617911B2 (en) * 2001-10-19 2003-09-09 Intel Corporation Reducing output capacitance of digital-to-time domain converter for very high frequency digital waveform synthesis
JP2005269147A (ja) * 2004-03-18 2005-09-29 Sanyo Electric Co Ltd 遅延回路
KR100675274B1 (ko) * 2004-12-09 2007-01-26 삼성전자주식회사 입력 회로 및 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01146188A (ja) * 1987-12-02 1989-06-08 Hitachi Ltd 半導体回路
KR940002857B1 (ko) * 1987-12-02 1994-04-04 가부시끼가이샤 히다찌세이사꾸쇼 반도체 메모리 장치
JPH01211596A (ja) * 1988-02-18 1989-08-24 Kurita Water Ind Ltd 包接化合物
JPH01259621A (ja) * 1988-04-08 1989-10-17 Fujitsu Ltd 論理回路
US4862020A (en) * 1988-06-20 1989-08-29 Tektronix, Inc. Electronic delay control circuit having pulse width maintenance
JPH05300002A (ja) * 1992-04-23 1993-11-12 Mitsubishi Electric Corp 半導体論理回路

Also Published As

Publication number Publication date
KR970705236A (ko) 1997-09-06
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DE19680542T1 (de) 1997-12-04
DE19680542C2 (de) 1999-03-11
US6025747A (en) 2000-02-15

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