WO1997000557A1 - Circuit servant au choix de signaux logiques - Google Patents

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WO1997000557A1
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Toshiyuki Okayasu
Hiroo Suzuki
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Advantest Corporation
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H—ELECTRICITY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only

Definitions

  • the present invention relates to a logic signal selection circuit that selects a logic signal having a high frequency and outputs the logic signal with high time accuracy.
  • a logic signal selection circuit that selects and outputs one of a large number of logic input signals has high time accuracy.
  • FIG. 7 shows an example of a conventional general logic signal selection circuit.
  • the number of input signals of the negative logic input 0R circuit is equal to the number of input signals n of the NAND circuit.
  • FIG. 8 (a) shows a case where n OR logic circuits having negative logic inputs are constituted by CMOS circuits.
  • n pieces of N ch M0S FET are connected in series, and n pieces of PchM 0 S FET are connected in parallel. Therefore, when the output signal waveform rises, one PchMOSFET drives the wiring capacity and the next-stage gate capacity, and rises relatively quickly.
  • the n N-channel MOSFETs connected in series drive the wiring capacitance and the gate capacitance of the next stage, so the ⁇ N resistance of the n N-channel MOSFETs is large, and Figure 8 (b ), The transition time of the fall becomes significantly longer.
  • Figure 9 shows an example of a logic signal selection circuit using a transfer gate. ing.
  • the ON resistance R of one trans- fer gate which is 0 N, is equal to the capacitance C of the other (n-1) off-transfer gates. Since the rise and fall times of the waveform at the addition point where the OR operation is performed are limited by R and C, it cannot be used as a selection circuit for a signal with a high repetition frequency.
  • An object of the present invention is to realize a high-speed logic signal selection circuit having high time accuracy. Disclosure of the invention
  • the output of the equivalent midpoint current generator A310 is set to a threshold value, and the current input type sense amplifier A32 which converges and inputs the positive logic input signal through the transfgate. 0 and a current input type sense amplifier B 3 2 1 that uses the output of the equivalent midpoint current generator B 3 1 1 as the threshold and converges and inputs the negative logic input signal through the transfer gate.
  • the differential amplifier A340 that amplifies the output of the current input type sense amplifier A320 with delay control by the delay adjuster A330, and the output of the current input type sense amplifier B3211. Is controlled by a delay adjuster B 331, and the output of the differential amplifier A 340 and the output of the differential amplifier B 341 are inverted and input and amplified.
  • a logic signal selection circuit is constituted by a logic circuit 350 which takes an input as an input and outputs a logical sum thereof as a signal output.
  • the current input type sense amplifier since there is no voltage fluctuation at the input terminal of the current input type sense amplifier, the current input type sense amplifier is not used.
  • the current does not flow into or out of the capacitance C of the transfer gate, which is ⁇ FF at the input terminal of, and the selected input signal can be output at high speed with high time accuracy.
  • the positive logic input and the negative logic input are grouped into different groups, and input to different current input type sense amplifiers, so that the control for adjusting the delay amount can be performed independently. This has the effect that the selected input signal can be output with high time accuracy and at high speed irrespective of the positive logic input and the negative logic input.
  • FIG. 1 is a circuit block diagram showing one embodiment.
  • FIG. 2 is a schematic circuit diagram of a current input type sense amplifier.
  • FIG. 3 is another schematic circuit diagram of the current input type sense amplifier.
  • FIG. 4 is a block diagram of a timing signal generation circuit using a logic signal selection circuit.
  • FIG. 5 is a block diagram of a timing signal generation circuit according to the present invention in which positive logic and negative logic inputs are separately controlled.
  • FIG. 6 is a circuit block diagram showing a logic signal selection circuit according to the present invention in which positive logic and negative logic inputs are separately controlled.
  • FIG. 7 is a conventional general logic signal selection circuit diagram.
  • FIG. 8 is a schematic circuit diagram of a CMOS negative-input CMOSOR circuit.
  • FIG. 9 is a circuit diagram of a logic signal selection circuit using a transistor. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a first embodiment.
  • This circuit includes an input signal selection circuit 10 for selecting one input signal from n input signals, and a current input type sense amplifier 20 connected after a wire OR. Since the input impedance of the current input type sense amplifier 20 is close to 0, the input signal does not cause a voltage fluctuation at the input point A. Therefore, no current flows into and out of the parasitic capacitance C existing at the input point A, and the existence of the parasitic capacitance can be ignored.
  • FIG. 3 shows an example of a configuration using CMOS as the current input type sense amplifier 20. Also in this circuit, the current changes according to the selected input signal, and the output voltage is obtained.
  • the threshold value for the input current can be set by changing the current at the I adj terminal, and the delay time can be changed.
  • Q 2 and Q 9 may be directly connected to Q 1 and Q 8 to the constant current source I 1 and 1 2.
  • the potential of the input signal fluctuates, but the input impedance is sufficiently small, so that the delay due to the capacitance at the time of rising and falling of the input signal is small.
  • FIG. 4 shows a second embodiment.
  • This circuit shows a timing signal generation circuit block using a logic signal selection circuit.
  • This circuit block can be disassembled into the following blocks.
  • An m-stage variable delay element 1 2 1 is connected in succession. At this time, m is the number of timings at which 1 CLK is divided.
  • the feedback circuit 150 controls the variable delay element 122 so that the variable delay time, which is the sum of the delay times of the m-stage variable delay elements 122, becomes 1 CLK.
  • This circuit outputs a voltage or current proportional to the phase difference between the signals input to the two input terminals e l and e 2.
  • a charge pump is included in this block.
  • the final output of the variable delay circuit 120 obtained by delaying the CLK signal by 1 CLK is input to el, and the CLK signal is input to e2 as it is.
  • the frequency characteristics of the phase locked loop circuit 100 composed of the variable delay circuit 120, the phase comparator 140 and the feedback circuit 150 are determined.
  • one of m output signals from the variable delay element 121 of the variable delay circuit 120 is selected and combined with the current input type sense amplifier 20 for timing. This is the circuit that takes out the signal.
  • a selection signal for selecting one of the m outputs from the variable delay element 122 of the variable delay circuit 120 is generated.
  • a phase-locked loop that sets the delay time per variable delay element that constitutes the variable delay circuit 120 to 1 / m of the CLK cycle It is controlled by the circuit unit 100. That is, the entire delay time of the m-stage variable delay element 122 is equal to the period of CLK.
  • the output of the variable delay element 122 of the variable delay circuit 120 composed of the m stages of variable delay elements 121 is obtained by equally dividing CLK into m phases.
  • One of these m-phase clocks is selected by the input signal selection circuit 110, and is input to the current input type sense amplifier 20 to be converted to a voltage and output. Since high timing accuracy is required for the timing signal obtained from the output of each variable delay element 121, the input signal selection circuit 110 of this embodiment and the current input type sense amplifier 20 are used.
  • the timing signal generation circuit that meets the requirements.
  • FIG. 6 is a block diagram showing an example of a logic signal selection circuit when a positive logic input signal and a negative logic input signal are grouped according to the present invention. This circuit uses the output of the equivalent midpoint current generator A310 as a threshold value, and the current input type sense amplifier A320 that converges and inputs the positive logic input signal via a transistor.
  • a current input type sense amplifier B321 which converges and inputs a negative logic input signal via a transfer gate, using the output of the equivalent midpoint current generator B311 as a threshold value
  • a differential amplifier A340 which delay-controls and outputs and amplifies the output of the current input type sense amplifier A320 by the delay adjuster A330.
  • the output of the current input type sense amplifier B 3 2 1 is delay-controlled by the delay adjuster B 3 3 1, inverted, input and amplified, and the output of the differential amplifier A 3 40
  • a logic circuit 350 receives the output of the differential amplifier B 341 as an input and outputs the logical sum of the output as an output signal.
  • the present invention is configured as described above, and has the following effects.
  • the selected input signal can be output at high speed with high time accuracy.
  • the positive logic input and the negative logic input are grouped into different groups, and input to different current input type sense amplifiers, so that the control for adjusting the delay amount can be performed independently. This has the effect that the selected input signal can be output with high time accuracy and at high speed irrespective of the positive logic input and the negative logic input.
  • a timing signal generation circuit that requires high time resolution can exhibit the above characteristics, and is a practical and effective invention.

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Description

明 細 書 論理信号選択回路 技術分野
この発明は、 周波数の高い論理信号を選択し、 高い時間精度で出力す る論理信号選択回路に関するものである。 背景技術
電子回路の高速化に伴って、 電子機器で使用する信号の高い時間精度 が要求されるよ う になっている。 特に、 多数の論理入力信号のうちの 1 信号を選択して出力する論理信号選択回路において高い時間精度の要求 力 ある。
図 7は、 従来の一般的な論理信号選択回路の一例を示している。 この 場合、 負論理入力の 0 R回路の入力信号数は N A N D回路の入力信号数 nに等しい。
図 8 ( a ) は、 n個の負論理入力の O R回路を CMO S回路で構成し た場合を示す。 この回路では、 N c h M 0 S F E Tが n個直列に接続 され、 P c h M 0 S F E Tが n個並列に接続されている。 このため、 出力信号波形の立ち上がり時は、 1つの P c h MO S F E Tが配線容 量、 次段のゲー ト容量を駆動し、 比較的早く 立ち上がる。 しかし、 立ち 下がり時は、 n個直列接続された N c h MO S F E T力 配線容量、 次段のゲー ト容量を駆動するため、 n個の N c h M O S F E Tの〇 N 抵抗が大き く、 図 8 ( b ) に示すよう に、 立ち下がり の遷移時間が著し く 大き く なる。
図 9は、 ト ラ ンスフ ァ ゲ一 ト を用いた論理信号選択回路の一例を示し ている。 この場合においても、 0 Nになっている 1 つの ト ラ ンスフ ァ ゲ ー ト の O N抵抗 Rで、 他の （ n— 1 ) 個の O F Fになっている トラ ンス フ ァ ゲ一 トの容量 Cを駆動するため、 ワイ ア一 ド O R した加算点の波形 の立ち上がり、 立ち下がり時間は、 R及び Cで制限を受けるため、 繰り 返し周波数の高い信号の選択回路と して使用できない。
従来の論理信号選択回路においては、 配線容量、 次段のゲー ト容量及 び O F Fになっている ト ラ ンスフ ァゲー ト容量を電圧変動であるために 駆動する必要があり、 周波数の高い論理信号の選択回路と して限界があ つた。
本発明は、 高い時間精度を有する高速の論理信号選択回路を実現する こ と を 目的と している。 発明の開示
本発明の構成では、 等価中点電流発生器 A 3 1 0の出力を し きい値と し、 正論理入力信号を ト ラ ンスフ ァゲー ト を介して収束し入力する電流 入力形センスアンプ A 3 2 0 と、 等価中点電流発生器 B 3 1 1 の出力を しきい値と し、 負論理入力信号を トラ ンスフ ァ ゲ一 ト を介して収束 し入 力する電流入力形センスアンプ B 3 2 1 と、 電流入力形センスアンプ A 3 2 0の出力を遅延調整器 A 3 3 0で遅延制御して入力し増幅する差動 増幅器 A 3 4 0と、 電流入力形センスアンプ B 3 2 1 の出力を遅延調整 器 B 3 3 1 で遅延制御し、 反転して入力し増幅する差動増幅器 B 3 4 1 と、 差動増幅器 A 3 4 0の出力と差動増幅器 B 3 4 1 の出力とを入力と し、 その論理和を信号出力とする論理回路 3 5 0とで論理信号選択回路 を構成している。
上記のよう に構成された論理信号選択回路においては、 電流入力形セ ンスアンプの入力端子の電圧変動がないため、 電流入力形センスア ンプ の入力端子にある〇 F F になっている トラ ンスフ ァ ゲ一 ト の容量 Cへの 電流の出入りがな く、 選択された入力信号を高い時間精度で高速に出力 するこ とができる。
さ らに、 正論理入力と負論理入力とを別のグループと し、 それぞれ別 の電流入力形センスアンプに入力するこ とで、 それぞれの遅延量を調整 するための制御を独立して行う こ とができ、 正論理入力及び負論理入力 に関係な く、 選択された入力信号を高い時間精度で高速に出力するこ と ができる作用がある。 図面の簡単な説明
図 1 は、 一実施例を示す回路ブロ ッ ク図である。
図 2は、 電流入力形センスアンプの概略回路図である。
図 3は、 電流入力形セ ンスアンプの別の概略回路図である。
図 4 は、 論理信号選択回路を使用したタイ ミ ング信号発生回路ブロ ッ ク図である。
図 5は、 本発明の正論理及び負論理の入力を分けて制御したタイ ミ ン グ信号発生回路プロ ッ ク図である。
図 6 は、 本発明の正論理及び負論理の入力を分けて制御した論理信号 選択回路を示す回路プロ ッ ク図である。
図 7は、 従来の一般的な論理信号選択回路図である。
図 8は、 n個の負論理入力の C M O S O R回路の概略回路図である 図 9は、 ト ラ ンスフ ァ ゲ一 ト を用いた論理信号選択回路図である。 発明を実施するための最良の形態
実施例を基に説明を行う。 図 1 に第 1 の実施例を示す。 この回路は、 n個の入力信号から 1 入力 信号を選択する入力信号選択回路 1 0 と、 ワイ アー ド O Rの後に接続す る電流入力形センスアンプ 2 0 とで構成される。 この電流入力形センス アンプ 2 0の入カイ ンピーダンスは 0に近いため、 入力信号によって入 力点 Aに電圧変動を生じない。 このため、 入力点 Aに存在する寄生容量 Cへの電流の出入りがな く、 寄生容量の存在を無視できる。
つま り、 入力信号の立ち上がり時、 立ち下がり時の容量による遅延が なく、 高い時間精度をも った、 高速の論理信号の選択回路を実現できる 図 2に電流入力形センスアンプ 2 0 と して、 （ a ) T r を使用 した場 合、 （ b ) MO S F E Tを使用 した場合、 （ c ) 差動増幅器を使用 した 場合を示す。 どの回路においても選択された入力信号によ って、 電流入 力形センスア ンプ 2 0への入力電流が変化し出力電圧が得られる。
図 3に電流入力形センスア ンプ 2 0 と して、 CMO Sによる構成例を 示す。 この回路においても選択された入力信号によ っ て電流が変化し出 力電圧が得られる。 この回路では、 I a d j 端子の電流を変化させるこ とで、 入力電流に対する しきい値を設定するこ とができ、 遅延時間を変 化させる こ とができる。
また、 この回路から Q 2及び Q 9を無く し、 Q 1及び Q 8を定電流源 I 1 及び 1 2 に直接接続してもよい。 この場合、 入力信号の電位が変動 するが入カイ ンピ一ダンスが充分小さいため、 入力信号の立ち上がり時 、 立ち下がり時の容量による遅延は小さい。
また、 この回路の全ての F E Tの p — c h及び n— c hを逆にし、 電 源 VDD及び V ssを逆にした回路も、 電流入力形センスアンプ 2 0 と して 使用できる。
また、 別の実施例を基に説明を行う。 図 4 に第 2の実施例を示す。 この回路は、 論理信号選択回路を使用 し たタイ ミ ング信号発生回路ブロ ッ クを示す。 本回路ブロ ッ クは、 次のプ 口 ッ クに分解できる。
① 可変遅延回路 1 2 0
m段の可変遅延素子 1 2 1 を従続に接続している。 この時 mは、 1 C L Kを分割するタイ ミ ング数である。 そして、 m段の可変遅延素子 1 2 1 の遅延時間の合計である可変遅延時間が 1 C L Kの時間になるよ う帰 還回路 1 5 0で制御されている。
② 位相比較器 1 4 0
2つの入力端子 e l、 e 2 に入力する信号の位相差に比例した電圧又 は電流を出力する回路である。 チャージポンプは、 このブロ ッ クに含ま れる。 なお、 e l には C L K信号を 1 C L K分遅延した可変遅延回路 1 2 0の最終出力を入力し、 e 2 には C L K信号をそのま ま入力する。
③ 帰還回路 1 5 0
可変遅延回路 1 2 0、 位相比較器 1 4 0及び帰還回路 1 5 0で構成さ れる位相同期ループ回路部 1 0 0の周波数特性を決める。
④ 入力信号選択回路 1 1 0
本実施例の回路プロ ッ クで、 可変遅延回路 1 2 0の可変遅延素子 1 2 1 からの m個の出力信号から 1 つを選択し、 電流入力形センスアンプ 2 0と組み合わせてタイ ミ ング信号と して取り 出す回路である。
⑤ デコーダ 1 6 0
遅延データをも と に可変遅延回路 1 2 0の可変遅延素子 1 2 1からの m個の出力のうち 1つを選択する選択信号を発生する。
C L K周期の I Zmの微小遅延を発生するために、 可変遅延回路 1 2 0を構成する可変遅延素子 1 段あたり の遅延時間を、 C L K周期の 1 / mの遅延時間となるよ う位相同期ループ回路部 1 0 0で制御している。 すなわち、 m段の可変遅延素子 1 2 1 の全体の遅延時間は、 C L Kの周 期に等しい。 '
この m段の可変遅延素子 1 2 1 からなる可変遅延回路 1 2 0の可変遅 延素子 1 2 1 の出力は、 C L Kを均等に m相に分割したものとなる。 こ の m相 C L Kの中から 1 つを入力信号選択回路 1 1 0で選択し、 電流入 力形センスアンプ 2 0に入力する こ とで電圧に変換し出力する。 各可変 遅延素子 1 2 1 の出力から得られるタイ ミ ング信号には、 高い時間精度 が要求されるため、 本実施例の入力信号選択回路 1 1 0 と電流入力形セ ンスアンプ 2 0とを使用 したタイ ミ ング信号発生回路は、 その要求に合 致したものである。 次に、 本発明による実施例を説明する。
可変遅延素子 2 2 1 と してィ ンバ一夕を使用 した場合、 タイ ミ ング信 号発生回路は、 図 5のよ う になる。 この場合、 選択の対象となる信号は 、 正論理と負論理交互に入力信号選択回路 2 1 0に入力するが、 高い時 間精度と高速を維持したまま論理を整合するため、 正論理入力信号と負 論理入力信号と にグループ分けし、 それぞれ別の電流入力形センスアン プ 2 0に入力 し、 その後に接続する差動増幅器で論理を整合している。 図 6に本発明による正論理入力信号と負論理入力信号をグループ分け した場合の論理信号選択回路の一例をブロ ッ ク図で示す。 この回路は、 等価中点電流発生器 A 3 1 0の出力を しきい値と し、 正論理入力信号を トラ ンスフ ァ ゲー ト を介 して収束し入力する電流入力形センスアンプ A 3 2 0と、 等価中点電流発生器 B 3 1 1 の出力を しきい値と し、 負論理 入力信号を ト ランスフ ァ ゲ一 ト を介して収束し入力する電流入力形セン スアンプ B 3 2 1 と、 電流入力形センスアンプ A 3 2 0の出力を遅延調 整器 A 3 3 0で遅延制御して入力 し増幅する差動増幅器 A 34 0と、 電 流入力形センスアンプ B 3 2 1 の出力を遅延調整器 B 3 3 1 で遅延制御 し、 反転して入力 し増幅する差動増幅器 B 3 4 1 と、 差動増幅器 A 3 4 0の出力と差動増幅器 B 3 4 1 の出力とを入力と し、 その論理和を出力 信号とする論理回路 3 5 0 とで構成されている。 産業上の利用可能性
本発明は、 以上説明したよ う に構成されているので、 以下に記載され るよ う な効果を奏する。
つま り、 電流入力形センスアンプの入力端子の電圧変動がないため、 電流入力形センスアンプの入力端子にある O F Fになっている トラ ンス フ ァ ゲ一トの容量 Cへの電流の出入りがな く、 選択された入力信号を高 い時間精度で高速に出力する こ とができる。
さ らに、 正論理入力と負論理入力とを別のグループと し、 それぞれ別 の電流入力形センスアンプに入力するこ とで、 それぞれの遅延量を調整 するための制御を独立して行う こ とができ、 正論理入力及び負論理入力 に関係な く、 選択された入力信号を高い時間精度で高速に出力する こ と ができる効果がある。
特に、 高い時間分解能が要求されるタイ ミ ング信号発生回路では、 上 記特徴を発揮でき、 現実的で有効な発明である。 ·

Claims

請 求 の 範 囲
1. 等価中点電流発生器 A ( 3 1 0 ) の出力を しきい値と し、 正論理 入力信号を ト ラ ンスフ ァ ゲ一 ト を介して収束し入力する電流入力形セン スアンプ A ( 3 2 0 ) と、
等価中点電流発生器 B ( 3 1 1 ) の出力を し きい値と し、 負論理入力 信号を ト ラ ンスフ ァ ゲー トを介して収束し入力する電流入力形センスァ ンプ B ( 3 2 1 ) と、
電流入力形センスアンプ A ( 3 2 0 ) の出力を遅延調整器 A ( 3 3 0 ) で遅延制御して入力し増幅する差動増幅器 A ( 34 0 ) と、
電流入力形センスアンプ B ( 3 2 1 ) の出力を遅延調整器 B ( 3 3 1 ) で遅延制御し、 反転して入力し増幅する差動増幅器 B ( 3 4 1 ) と、 差動増幅器 A ( 3 4 0 ) の出力と差動増幅器 B ( 3 4 1 ) の出力とを 入力と し、 その論理和を出力信号とする論理回路 （ 3 5 0 ) と、
を具備する こ とを特徴とする論理信号選択回路。
PCT/JP1996/001650 1995-06-15 1996-06-17 Circuit servant au choix de signaux logiques WO1997000557A1 (fr)

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