KR100675274B1 - 입력 회로 및 방법 - Google Patents

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Abstract

본 발명은 입력 회로 및 방법을 공개한다. 이 장치는 외부에서 인가되는 입력 신호의 레벨이 로우 레벨에서 하이 레벨로 천이하는 경우에 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 증가하여 출력하고, 하이 레벨에서 로우 레벨로 천이하는 경우에는 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 감소하여 출력하는 가변 기준 레벨 발생부, 및 상기 가변 기준 레벨 발생부에서 출력되는 기준 신호와 상기 입력 신호를 인가받아 두 신호의 레벨을 비교하여 상기 입력 신호의 레벨을 판정하고 그 결과에 따라 출력 신호를 출력하는 해석부를 구비하는 것을 특징으로 한다. 따라서, 입력 신호와 기준 신호의 차이의 최소값을 증가시키므로 입력 신호를 해석하기가 용이해진다.

Description

입력 회로 및 방법{Circuit and method for input}
도 1은 종래의 입력 회로를 나타낸 블록도이다.
도 2는 도 1에 나타낸 종래의 입력 회로의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 입력 회로를 나타낸 블록도이다.
도 4는 본 발명의 입력 회로의 제1 실시예의 회로도이다.
도 5는 본 발명의 입력 회로의 제2 실시예의 회로도이다.
도 6은 본 발명의 입력 회로의 제3 실시예의 회로도이다.
도 7은 본 발명의 입력 회로의 제4 실시예의 회로도이다.
도 8은 본 발명의 입력 회로의 동작을 설명하기 위한 도면이다.
본 발명은 입력 회로에 관한 것으로서, 특히 과거의 입력 신호에 따라 기준 신호의 레벨을 가변시킬 수 있는 가변 기준 레벨 발생부를 더 구비하는 입력 회로에 관한 것이다.
입력 회로는 반도체 장치의 입력 단자에서 외부로부터 입력되는 신호를 판정하기 위해, 또는 반도체 장치 내에서 다른 회로들로부터 입력되는 신호를 판정하기 위해 사용되며, 일반적으로 기준 신호의 레벨과 입력 신호의 레벨을 비교하여 입력 신호가 논리적으로 하이 레벨인지 로우 레벨인지를 판정하게 된다.
그런데, 입력 신호는 신호가 입력되는 신호 라인 등의 영향에 의해 왜곡되며, 이러한 왜곡은 반도체 장치가 고속으로 동작할수록 그 영향이 커진다. 즉, 반도체 장치가 고속으로 동작할수록, 즉, 입력 신호의 주파수가 높아질수록 입력 신호는 풀스윙을 하지 못하므로, 상기 입력 신호를 수신하는 측면에서 보았을 때에는 입력신호의 품질이 나빠지게 된다.
도 1은 종래의 입력 회로의 블록도를 나타낸 것으로서, 도 1(a)는 입력 회로가 자체적으로 기준 레벨을 발생시켜 이를 이용하여 입력 신호의 레벨을 판정하는 경우를, 도 1(b)는 외부로부터 입력된 기준 레벨을 이용하여 입력 신호의 레벨을 판정하는 경우를 나타낸 것이다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도 1(a)의 기준 레벨 발생부(100)는 고정된 기준 레벨을 가지는 기준 신호(FLREF)를 출력한다. 도 1(a) 또는 도 1(b)의 입력부(200)는 기준 레벨 발생부(100) 또는 외부로부터 입력되는 고정된 기준 레벨을 가지는 기준 신호(FLREF)와 외부로부터 입력되는 입력 신호(IN)를 비교하여 입력 신호가 논리적으로 로우 레벨인지 하이 레벨인지를 판단하고, 그에 따라 출력 신호(OUT)를 출력한다.
도 2는 도 1에 나타낸 종래의 입력 회로의 동작을 설명하기 위한 도면으로서, 도 2(a)는 원래의 입력 신호(IN-O)를, 도 2(b)는 입력부(200)에서 바라본 입력 신호(IN)를 각각 나타낸다. 도 2(b)에서 FLREF는 기준 신호를 나타낸다.
도 2를 참고하여 종래의 입력 회로의 동작을 설명하면 다음과 같다.
입력 신호(IN)는 원래의 입력 신호(IN-O)의 주파수가 증가함에 따라 신호 라인의 로딩(loading) 등의 영향이 커지게 되므로 풀스윙을 하지 못한다. 따라서, 입력부(200)에서 바라본 입력 신호(IN)는 도 2(b)에 나타낸 것과 같이 원래의 입력 신호(IN-O)가 왜곡되어 나타난다.
또한, 기준 신호(FLREF)의 레벨은 도 2(b)에 나타낸 것과 같이 고정되어 있으며, 상술한 바와 같이, 상기 기준 신호(FLREF)는 내부의 기준 레벨 발생부(100)에서 발생하여 상기 입력부(200)로 입력될 수 있으며, 외부에서 인가될 수도 있다.
입력부(200)는 상기 기준 신호(FLREF)와 입력 신호(IN)의 레벨을 비교하여 입력 신호(IN)가 논리적으로 로우 레벨인지 하이 레벨인지를 판단한다.
그런데, 종래의 입력 회로에 있어서는 상기 기준 신호(FLREF)의 레벨이 고정되어 있었기 때문에, 원래의 입력 신호(IN-O)에 짧은 펄스가 발생하게 되면 이를 판정하기 어려운 문제가 있었다.
즉, 도 2(b)의 t1, t2, 및 t3 시점에서 보면 입력 신호(IN)가 로우 레벨(또는, 하이 레벨)을 소정 시간 유지하고 있다가 어느 순간에 하이 레벨(또는, 로우 레벨)로 바뀐 경우에는 입력 신호(IN)의 레벨과 기준 신호(FLREF)의 레벨의 차이는 다른 시점에 비해 현저하게 작은 것을 알 수 있다.
다시 말하면, 원래의 입력 신호(IN-O)가 로우 레벨(또는, 하이 레벨)을 소정 시간 유지하고 있게 되면 입력 신호(IN)도 거의 원래의 입력 신호(IN-O)의 로우 레벨(또는, 하이 레벨)과 동일한 값을 가지게 된다. 이 상태에서 원래의 입력 신호 (IN-O)가 하이 레벨(또는, 로우 레벨)로 변하게 되면, 입력부(200)에서 입력 신호(IN)를 판정하는 시점에서 입력 신호(IN)의 레벨이 기준 신호(FLREF)의 레벨보다 충분히 더 높은 레벨(또는, 충분히 더 낮은 레벨)로 변화하지 못한다. 따라서, 입력 신호(IN)와 기준 신호(FLREF)의 레벨의 차이가 줄어들게 된다.
따라서, 종래의 입력 회로는 기준 신호(FLREF)의 레벨이 고정되어 있었으므로, 이러한 가장 나쁜 상태(worst case)에서는 입력 신호(IN)를 정상적으로 판정하기가 매우 어려웠다.
본 발명의 목적은 기준 신호의 레벨이 이전의 입력 신호에 따라 가변되도록 함으로써, 입력 신호를 보다 용이하게 판정할 수 있는 입력 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 입력 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 입력 회로는 외부에서 인가되는 입력 신호의 레벨이 로우 레벨에서 하이 레벨로 천이하는 경우에 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 증가하여 출력하고, 하이 레벨에서 로우 레벨로 천이하는 경우에는 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 감소하여 출력하는 가변 기준 레벨 발생부, 및 상기 가변 기준 레벨 발생부에서 출력되는 기준 신호와 상기 입력 신호를 인가받아 두 신호의 레벨을 비교하여 상기 입력 신호의 레벨을 판정하고 그 결과에 따라 출력 신호를 출력하는 해석부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력 회로의 상기 기준 레벨 발생부는 상기 입력 신호에 응답하여 레벨이 변화되는 상기 기준 신호를 출력하는 변환부, 및 상기 변환부로부터 인가되는 상기 기준 신호의 레벨이 소정의 범위 내에서만 변화하도록 제한하여 출력하는 제한부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력 회로의 상기 변환부는 상기 입력 신호를 필터링하는 필터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력 회로의 상기 변환부는 상기 입력 신호가 입력되는 단자와 상기 기준 신호가 출력되는 단자 사이에 연결되는 저항, 및 상기 기준 신호가 출력되는 단자와 소정의 레벨을 가지는 전압 사이에 연결되는 커패시터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력 회로의 상기 변환부는 상기 입력 신호가 입력되는 단자와 상기 기준 신호가 출력되는 단자 사이에 연결되는 저항, 상기 기준 신호가 출력되는 단자와 저전위 전원 사이에 연결되는 제1 커패시터, 및 상기 기준 신호가 출력되는 단자와 고전위 전원 사이에 연결되는 제2 커패시터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력 회로의 상기 제한부는 상기 기준 신호의 레벨이 소정의 최대값 이상이 되면 전류를 소모하여 상기 기준 신호의 최대값을 제한하는 최대값 제한 수단, 및 상기 기준 신호의 레벨의 소정의 최소값 이하가 되면 전류를 공급하여 상기 기준 신호의 최소값을 제한하는 최소값 제한 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력 회로의 상기 최대값 제한 수단은 저전위 전원과 상기 기준 신호가 출력되는 단자 사이에 연결되고, 상기 기준 신호가 인가되는 게이트를 구비하는 NMOS 트랜지스터를 구비하고, 상기 최소값 제한 수단은 고전위 전원과 상기 기준 신호가 출력되는 단자 사이에 연결되고, 상기 기준 신호가 인가되는 게이트를 구비하는 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력 회로의 상기 제한부는 고전위 전원과 상기 기준 신호가 출력되는 단자 사이에 연결되는 제1 저항, 및 저전위 전원과 상기 기준 신호가 출력되는 단자 사이에 연결되는 제2 저항을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력 회로의 상기 해석부는 상기 입력 신호와 상기 기준 신호의 전압 차이 또는 전류 차이를 감지하여 상기 출력 신호를 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 입력 방법은 외부에서 인가되는 입력 신호의 레벨이 로우 레벨에서 하이 레벨로 천이하는 경우에 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 증가시키고, 하이 레벨에서 로우 레벨로 천이하는 경우에는 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 감소시키는 가변 기준 레벨 발생 단계, 및 상기 입력 신호의 레벨과 상기 가변 기준 레벨 발생 단계에서 발생 된 상기 기준 신호의 레벨을 비교하여 상기 입력 신호의 레벨을 판정하고 그 결과에 따라 출력 신호를 출력하는 해석 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 입력 방법의 상기 가변 기준 레 벨 발생 단계는 상기 입력 신호에 따라 상기 기준 신호의 레벨을 변화시키는 변환 단계, 및 상기 기준 신호의 레벨이 소정의 범위 내에서만 변화하도록 제한하는 제한 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 입력 방법의 상기 제한 단계는 상기 기준 신호의 레벨이 소정의 최대값 이상이 되면 전류를 소모하여 상기 기준 레벨의 최대값을 제한하고, 상기 기준 신호의 레벨이 소정의 최소값 이하가 되면 전류를 공급하여 상기 기준 레벨의 최소값을 제한하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 입력 방법의 상기 해석 단계는 상기 기준 신호와 상기 입력 신호의 전압 차이, 또는, 전류 차이를 감지하여 상기 입력 신호의 레벨을 판정하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 입력 회로 및 방법을 설명하면 다음과 같다.
도 3은 본 발명의 입력 회로의 블록도를 나타낸 것으로서, 입력부(200) 및 가변 기준 레벨 발생부(300)로 구성되어 있다. 도 3에서 IN은 입력 신호를, HDREF는 기준 신호를, OUT은 출력 신호를 각각 나타낸다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
가변 기준 레벨 발생부(300)는 입력 신호(IN)에 응답하여 기준 신호(HDREF)의 레벨을 변화시켜 출력한다. 즉, 가변 기준 레벨 발생부(300)는 이전의 입력 신호(IN)에 따라 레벨이 변화하는 기준 신호(HDREF)를 출력한다. 임의의 시점에서의 기준 신호(HDREF)의 레벨은 상기 임의의 시점 이전에 입력 신호(IN)가 로우 레벨이었으면 점차로 낮아지고, 하이 레벨이었으면 점차로 높아진다.
입력부(200)는 상기 기준 신호(HDREF)와 상기 입력 신호(IN)를 비교하여 상기 입력 신호(IN)가 논리적으로 하이 레벨인지 로우 레벨인지를 판단하여 이에 따라 출력 신호(OUT)를 출력한다. 즉, 입력부(200)는 상기 기준 신호(HDREF)와 상기 입력 신호(IN)의 전압 차이를 감지하여 상기 출력 신호(OUT)를 출력하거나, 또는 상기 기준 신호(HDREF)와 상기 입력 신호(IN)의 전류 차이를 감지하여 상기 출력 신호(OUT)를 출력하는 것으로 구성될 수 있다.
즉, 어떤 임의의 시점에서 그 시점 이전에 입력된 입력 신호(IN)가 로우 레벨을 유지하는 시간이 길었으면 원래의 입력 신호(IN-O)가 하이 레벨로 변하더라도 입력 신호(IN)의 레벨은 충분히 올라가지 못한다. 따라서, 이 경우에는 기준 신호(HDREF)의 레벨을 감소시킨다. 반대로, 어떤 임의의 시점에서 그 시점 이전에 입력된 입력 신호(IN)가 하이 레벨을 유지하는 시간이 길었으면 원래의 입력 신호(IN-O)가 로우 레벨로 변하더라도 입력 신호(IN)의 레벨은 충분히 감소하지 못하므로, 기준 신호(HDREF)의 레벨을 증가시킨다. 이와 같은 방법으로, 입력 신호(IN)와 기준 신호(HDREF)의 차이를 종래의 경우보다 증가시킬 수 있다.
도 4는 본 발명의 입력 회로의 제1 실시예의 블록도로서, 가변 기준 레벨 발생부(310) 및 입력부(210)로 구성되어 있으며, 가변 기준 레벨 발생부(310)는 변환부(312) 및 제한부(310)로 구성되어 있다.
도 4에서, 변환부(312)는 입력 신호(IN)가 입력되는 입력단자와 기준 신호(HDREF)가 출력되는 출력단자 사이에 연결된 저항(R1), 및 상기 출력단자와 저전위 전원(Vss) 사이에 연결된 커패시터(C1)로 구성되어 있으며, 제한부(314)는 고전위 전원(Vdd)과 상기 출력단자 사이에 연결된 PMOS 트랜지스터(P1) 및 상기 출력단자와 상기 저전위 전원(Vss) 사이에 연결된 NMOS 트랜지스터(N1)으로 구성되어 있다. 또한, 입력부(210)는 두 개의 PMOS 트랜지스터(P2, P3) 및 3개의 NMOS 트랜지스터(N2, N3, N4)로 구성된 전류 미러(current mirror)를 이용한 차동 증폭기로 구성되어 있다.
도 4에서는 커패시터(C1)가 기준 신호(HDREF)가 출력되는 단자와 저전위 전원 사이에 연결되는 것을 예시하였으나, 상기 커패시터(C1)는 상기 기준 신호(HDREF)가 출력되는 단자와 고전위 전원 사이에 연결될 수도 있다. 또한, 기준 신호(HDREF)가 출력되는 단자와 저전위 전원 사이에 연결된 커패시터(C1) 외에 고전위 전원과 상기 기준 신호(HDREF)가 출력되는 단자 사이에 연결된 또다른 커패시터를 더 구비하도록 구성될 수도 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
가변 기준 레벨 발생부(310)는 입력 신호(IN)에 응답하여, 즉, 어떤 임의의 시점에서 그 시점 이전에 입력된 입력 신호(IN)에 따라 레벨이 가변되는 기준 신호(HDREF)를 출력한다. 변환부(312)는 저역 통과 필터(low pass filter)로서 동작하며, 입력 신호(IN)에 응답하여 기준 신호(HDREF)의 레벨을 변화시킨다. 즉, 일정한 시정수(time constant)에 따라 기준 신호(HDREF)의 레벨이 입력 신호(IN)의 레벨을 따라가도록 한다.
제한부(314)는 기준 신호(HDREF)의 레벨이 소정의 범위 내에서만 변하도록 한다. 즉, 기준 신호(HDREF)의 레벨의 최대값을 소정의 제1 레벨로, 최소값을 소정의 제2 레벨로 제한한다.
입력부(210)는 상기 기준 신호(HDREF)의 레벨과 상기 입력 신호(IN)의 레벨을 비교하여 입력 신호(IN)가 논리적으로 로우 레벨인지 하이 레벨인지를 판단하고, 그에 따라 출력 신호(OUT)를 출력한다.
도 4에 나타낸 입력 회로의 동작을 설명하면 다음과 같다.
변환부(312)는 상술한 바와 같이, 저역 통과 필터로서 동작한다. 따라서, 기준 신호(HDREF)는 일정한 시정수(time constant)에 따라 입력 신호(IN)를 따라가게 된다. 기준 신호(HDREF)의 레벨이 증가할수록 PMOS 트랜지스터(P1)를 통하여 흐르는 전류보다 NMOS 트랜지스터(N1)를 통하여 흐르는 전류가 많아지게 된다. 즉, NMOS 트랜지스터(N1)는 기준 신호(HDREF)의 레벨이 소정의 최대값보다 커지게 되면 전류를 소모시킨다. 따라서, 기준 신호(HDREF)의 레벨의 최대값은 소정의 최대값으로 제한된다.
반대로, 기준 신호(HDREF)의 레벨이 감소할수록 NMOS 트랜지스터(N1)를 통하여 흐르는 전류보다 PMOS 트랜지스터(P1)를 통하여 흐르는 전류가 많아지게 된다. 즉, PMOS 트랜지스터(P1)는 기준 신호(HDREF)의 레벨이 소정의 최소값보다 작아지게 되면 전류를 공급한다. 기준 신호(HDREF)의 레벨의 최소값은 소정의 최소값으로 제한된다.
입력부(210)는 상술한 바와 같이, 전류 미러(current mirror)를 이용한 차동 증폭기로서 동작하게 된다. 즉, 두 개의 PMOS 트랜지스터(P2, P3)에는 기준 신호(HDREF)의 레벨에 따라 동일한 전류가 흐르게 된다. 따라서, 입력 신호(IN)의 레벨이 작아지게 되면 NMOS 트랜지스터(N2)의 저항이 커지게 되고, 따라서, 출력 신호(OUT)의 레벨은 증가하게 된다. 반면에, 입력 신호(IN)의 레벨이 커지게 되면 NMOS 트랜지스터(N2)의 저항이 작아지게 되고, 따라서, 출력 신호(OUT)의 레벨은 감소하게 된다. 상기 출력 신호(OUT)의 레벨의 변화량는 트랜지스터(N2)의 동작 특성상 입력 신호(IN)의 레벨의 변화량보다 크게 된다. 또한, 상기 출력 신호(OUT)의 레벨이 증가 또는 감소하는 폭은 기준 신호(HDREF)의 전압 레벨과 입력 신호(IN)의 전압 레벨의 차이에 비례한다. 결과적으로 도 4에 나타낸 입력부(210)는 기준 신호(HDREF)와 입력 신호(IN)의 전압 차이를 감지하여 증폭하는 전압 센스 증폭기로서 동작한다.
도 4에서 NMOS 트랜지스터(N4)의 게이트에 입력되는 인에이블 신호(EN)는 고전위 전원(Vdd) 또는 NMOS 트랜지스터(N4)를 온 시킬 수 있는 문턱 전압(threshold voltage) 이상의 적절한 레벨을 가지는 신호를 인가할 수 있다.
도 5는 본 발명의 입력 회로의 제2 실시예의 회로도로서, 입력부(220)가 4개의 PMOS 트랜지스터(P2, P3, P4, P5) 및 2개의 NMOS 트랜지스터(N2, N3)로 구성된 전류 센스 증폭기로 구성된 것을 제외하면 도 4에 나타낸 제1 실시예와 동일하다.
도 5에 나타낸 블록들 각각의 기능은 도 4에서 설명한 것과 동일하며, 기준 레벨 발생부(310)의 동작도 도 4에서 설명한 것과 동일하다.
도 5에 나타낸 본 발명의 입력 회로의 제2 실시예의 입력부(220)의 동작을 설명하면 다음과 같다.
두 개의 PMOS 트랜지스터들(P2, P3)은 양 쪽 패스를 통해 동일한 전류를 흘려준다. 만일, 입력 신호(IN)의 레벨이 기준 신호(HDREF)의 레벨보다 높은 경우에는 입력 신호(IN)가 인가되는 라인으로 흘러나가는 전류보다 기준 신호(HDREF)가 인가되는 라인으로 흘러나가는 전류가 작아지며, 따라서, PMOS 트랜지스터(P4)를 통하여 흐르는 전류가 PMOS 트랜지스터(P5)를 통하여 흐르는 전류보다 커지게 된다. 또한, 두 개의 NMOS 트랜지스터들(N2, N3)은 동일한 전류를 방전하고 있으므로, 노드 A의 전압이 노드 B의 전압보다 커지게 된다. 노드 A의 전압이 커지게 되면 PMOS 트랜지스터(P5)를 통하여 흐르는 전류는 더욱 작아지며, 이로 인해 노드 B의 전압은 더욱 작아지게 되고, 또한, 노드 B의 전압으로 인해 PMOS 트랜지스터(P4)를 통해 흐르는 전류는 더 커지게 되어 노드 A의 전압은 더욱 커지게 된다. 입력부(220)는 상기 노드 A 및 노드 B의 전압을 출력 신호(OUT)로 출력한다. 결과적으로, 도 5에 나타낸 입력부(220)는 입력 신호(IN)에 의한 전류의 크기와 기준 신호(HDREF)에 의한 전류의 크기의 차이를 증폭하여 출력 신호를 출력하는 전류 센스 증폭기로 동작한다.
도 6은 본 발명의 입력 회로의 제3 실시예의 회로도를 나타낸 것으로서, 가변 기준 레벨 발생부(320)의 제한부(324)가 두 개의 저항(R2, R3)으로 구성된 것을 제외하면 도 4에 나타낸 본 발명의 제1 실시예와 동일하다.
도 6에 나타낸 블록들 각각의 기능은 도 4에서 설명한 것과 동일하며, 변환 부(322) 및 입력부(210)의 동작도 도 4에서 설명한 것과 동일하다.
도 6에 나타낸 본 발명의 입력 회로의 제3 실시예의 가변 기준 레벨 발생부(320)의 제한부(324)의 동작을 설명하면 다음과 같다.
도시하지는 않았지만, 입력 신호(IN)를 출력하는 회로의 출력단은 일반적으로 고전위 전원과 연결된 풀업 저항과 저전위 전원과 연결된 풀다운 저항을 가지는 버퍼로 구성된다. 따라서, 입력 신호(IN)가 하이 레벨일 때에는, 상기 풀업 저항 및 제한부(324)의 저항(R2)의 병렬 저항과 제한부(324)의 저항(R3)에 의해 고전위 전원(Vdd)이 나누어진 레벨로 상기 기준 신호(HDREF)의 레벨의 최대값이 제한된다. 또한, 입력 신호(IN)가 로우 레벨일 때에는 상기 제한부(324)의 저항(R2)과 상기 풀다운 저항 및 상기 제한부(324)의 저항(R3)의 병렬 저항에 의해 고전위 전원(Vdd)이 나누어진 레벨로 상기 기준 신호(HDREF)의 레벨의 최소값이 제한된다.
도 7은 본 발명의 입력 회로의 제4 실시예의 회로도를 나타낸 것으로서, 입력부(220)가 4개의 PMOS 트랜지스터들(P2, P3, P4, P5) 및 2개의 NMOS 트랜지스터들(N2, N3)로 구성된 전류 센스 증폭기로 구성된 것을 제외하면 도 6에 나타낸 본 발명의 제3 실시예와 동일하다.
도 7에 나타낸 블록들 각각의 기능은 도 4에서 설명한 것과 동일하다.
또한, 가변 기준 레벨 발생부(320)의 동작은 도 4 및 도 6에서 설명한 것과 동일하며, 입력부(220)의 동작은 도 5에서 설명한 것과 동일하다.
도 8은 도 4에 나타낸 본 발명의 입력 회로의 제1 실시예의 모의 실험 결과를 나타낸 도면으로서, 도 8(a)는 원래의 입력 신호(IN-O)를, 도 8(b)는 입력 회로 에서 바라본 입력 신호(IN)를 각각 나타낸다. 도 8(b)에서 HDREF는 본 발명의 입력 회로에서의 기준 신호를, FLREF는 종래의 입력 회로에서의 기준 신호를 각각 나타낸다.
도 8을 참고하여 본 발명의 입력 회로와 종래의 입력 회로의 동작을 비교하여 설명하면 다음과 같다.
상술한 바와 같이, 원래의 입력 신호(IN-O)는 신호 라인을 거치면서 왜곡이 발생하고, 이러한 왜곡의 영향은 원래의 입력 신호(IN-O)의 주파수가 높아질수록, 즉, 반도체 장치 등이 고속으로 동작할수록 커지게 된다. 그러므로, 도 8(a)에 나타낸 원래의 입력 신호(IN-O)는 입력 회로에 입력될 때에는 도 8(b)에 나타낸 입력 신호(IN)와 같이 약간 왜곡되어 나타난다.
도 8(b)에서 살펴보면 원래의 입력 신호(IN-O)가 소정 시간 이상 로우 레벨을 유지하다가 하이 레벨로 변하는 시점(t1, t3) 또는 소정 시간 이상 하이 레벨을 유지하다가 로우 레벨로 변하는 시점(t2)에서는 입력 신호(IN)는 충분히 하이 레벨 또는 로우 레벨로 변하지 못하게 된다.
종래의 입력 회로에서는 고정된 레벨을 가지는 기준 신호(FLREF)를 이용하였기 때문에 상기 t1, t2, t3 시점에서는 상기 기준 신호(FLREF)와 입력 신호(IN)의 차이가 현저히 줄어드는 것을 알 수 있다. 따라서, 입력 신호(IN)가 논리적으로 로우 레벨인지 하이 레벨인지를 판정하기가 어려웠다.
그러나, 본 발명의 입력 회로에서는 어떤 임의의 시점에서의 기준 신호(HDREF)의 레벨을 그 시점 이전의 입력 신호(IN)에 따라 변화시킨다. 그러므로, 본 발명에서의 기준 신호(HDREF)는 도 8(b)에 나타낸 것과 같이 변화하게 되므로, 상기 t1, t2, t3 시점에서 기준 신호(HDREF)와 입력 신호(IN)의 차이가 종래의 경우와 비교해 볼 때, 각각 dt1, dt2, dt3 만큼 증가하였음을 알 수 있다. 따라서, 입력 신호(IN)가 논리적으로 로우 레벨인지 하이 레벨인지를 판정하기가 쉬워진다.
즉, 본 발명의 입력 회로는 과거의 입력 신호(IN)가 로우 레벨이었으면 기준 신호(HDREF)의 레벨을 감소시키고, 과거의 입력 신호(IN)가 하이 레벨이었으면 기준 신호(HDREF)의 레벨을 증가시킨다. 따라서, 입력 신호(IN)와 기준 신호의 차이가 현저하게 줄어드는 가장 좋지 않은 상태(worst case)에서의 입력 신호(IN)와 기준 신호(HDREF)의 차이를 증가시킬 수 있으므로, 입력 신호(IN)가 논리적으로 하이 레벨인지 로우 레벨인지를 판정하기가 용이해진다.
본 발명의 입력 회로는 반도체 장치의 입력 단자뿐만 아니라, 반도체 장치 내에서도 다른 회로들로부터 발생한 신호를 입력받는 모든 회로의 입력단에 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 입력 회로 및 방법은 입력 신호와 기준 신호의 차이의 최 소값을 증가시키므로 입력 신호를 해석하기가 용이해진다.

Claims (16)

  1. 외부에서 인가되는 입력 신호의 레벨이 로우 레벨에서 하이 레벨로 천이하는 경우에 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 증가하여 출력하고, 하이 레벨에서 로우 레벨로 천이하는 경우에는 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 감소하여 출력하는 가변 기준 레벨 발생부; 및
    상기 가변 기준 레벨 발생부에서 출력되는 기준 신호와 상기 입력 신호를 인가받아 두 신호의 레벨을 비교하여 상기 입력 신호의 레벨을 판정하고 그 결과에 따라 출력 신호를 출력하는 해석부를 구비하는 것을 특징으로 하는 입력 회로.
  2. 제1항에 있어서, 상기 기준 레벨 발생부는
    상기 입력 신호에 응답하여 레벨이 변화되는 상기 기준 신호를 출력하는 변환부; 및
    상기 변환부로부터 인가되는 상기 기준 신호의 레벨이 소정의 범위 내에서만 변화하도록 제한하여 출력하는 제한부를 구비하는 것을 특징으로 하는 입력 회로.
  3. 제2항에 있어서, 상기 변환부는
    상기 입력 신호를 필터링하는 필터를 구비하는 것을 특징으로 하는 입력 회로.
  4. 제2항에 있어서, 상기 변환부는
    상기 입력 신호가 입력되는 단자와 상기 기준 신호가 출력되는 단자 사이에 연결되는 저항; 및
    상기 기준 신호가 출력되는 단자와 소정의 레벨을 가지는 전압 사이에 연결되는 커패시터를 구비하는 것을 특징으로 하는 입력 회로.
  5. 제2항에 있어서, 상기 변환부는
    상기 입력 신호가 입력되는 단자와 상기 기준 신호가 출력되는 단자 사이에 연결되는 저항;
    상기 기준 신호가 출력되는 단자와 저전위 전원 사이에 연결되는 제1 커패시터; 및
    상기 기준 신호가 출력되는 단자와 고전위 전원 사이에 연결되는 제2 커패시터를 구비하는 것을 특징으로 하는 입력 회로.
  6. 제2항에 있어서, 상기 제한부는
    상기 기준 신호의 레벨이 소정의 최대값 이상이 되면 전류를 소모시켜 상기 기준 신호의 최대값을 제한하는 최대값 제한 수단; 및
    상기 기준 신호의 레벨이 소정의 최소값 이하가 되면 전류를 공급시켜 상기 기준 신호의 최소값을 제한하는 최소값 제한 수단을 구비하는 것을 특징으로 하는 입력 회로.
  7. 제6항에 있어서, 상기 최대값 제한 수단은
    저전위 전원과 상기 기준 신호가 출력되는 단자 사이에 연결되고, 상기 기준 신호가 인가되는 게이트를 구비하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  8. 제6항에 있어서, 상기 최소값 제한 수단은
    고전위 전원과 상기 기준 신호가 출력되는 단자 사이에 연결되고, 상기 기준 신호가 인가되는 게이트를 구비하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  9. 제2항에 있어서, 상기 제한부는
    고전위 전원과 상기 기준 신호가 출력되는 단자 사이에 연결되는 제1 저항; 및
    저전위 전원과 상기 기준 신호가 출력되는 단자 사이에 연결되는 제2 저항을 구비하는 것을 특징으로 하는 입력 회로.
  10. 제1항에 있어서, 상기 해석부는
    상기 입력 신호와 상기 기준 신호의 전압 차이를 감지하고 이를 증폭하여 상기 출력 신호를 출력하는 전압 센스 증폭기인 것을 특징으로 하는 입력 회로.
  11. 제1항에 있어서, 상기 해석부는
    상기 입력 신호와 상기 기준 신호의 전류 차이를 감지하고 이를 증폭하여 상기 출력 신호를 출력하는 전류 센스 증폭기인 것을 특징으로 하는 입력 회로.
  12. 외부에서 인가되는 입력 신호의 레벨이 로우 레벨에서 하이 레벨로 천이하는 경우에 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 증가시키고, 하이 레벨에서 로우 레벨로 천이하는 경우에는 시간의 경과에 비례하여 기준 신호의 레벨을 아날로그적으로 감소시키는 가변 기준 레벨 발생 단계; 및
    상기 입력 신호의 레벨과 상기 가변 기준 레벨 발생 단계에서 발생 된 상기 기준 신호의 레벨을 비교하여 상기 입력 신호의 레벨을 판정하고 그 결과에 따라 출력 신호를 출력하는 해석 단계를 구비하는 것을 특징으로 하는 입력 방법.
  13. 제12항에 있어서, 상기 가변 기준 레벨 발생 단계는
    상기 입력 신호에 따라 상기 기준 신호의 레벨을 변화시키는 변환 단계; 및
    상기 기준 신호의 레벨이 소정의 범위 내에서만 변화하도록 제한하는 제한 단계를 구비하는 것을 특징으로 하는 입력 방법.
  14. 제13항에 있어서, 상기 제한 단계는
    상기 기준 신호의 레벨이 소정의 최대값 이상이 되면 전류를 소모시켜 상기 기준 레벨의 최대값을 제한하고, 상기 기준 신호의 레벨이 소정의 최소값 이하가 되면 전류를 공급시켜 상기 기준 레벨의 최소값을 제한하는 것을 특징으로 하는 입 력 방법.
  15. 제12항에 있어서, 상기 해석 단계는
    상기 기준 신호와 상기 입력 신호의 전압 차이를 감지하여 상기 입력 신호의 레벨을 판정하는 것을 특징으로 하는 입력 방법.
  16. 제12항에 있어서, 상기 해석 단계는
    상기 기준 신호와 상기 입력 신호의 전류 차이를 감지하여 상기 입력 신호의 레벨을 판정하는 것을 특징으로 하는 입력 방법.
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