JPH0621798A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH0621798A JPH0621798A JP4176320A JP17632092A JPH0621798A JP H0621798 A JPH0621798 A JP H0621798A JP 4176320 A JP4176320 A JP 4176320A JP 17632092 A JP17632092 A JP 17632092A JP H0621798 A JPH0621798 A JP H0621798A
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Abstract
(57)【要約】
【目的】回路規模の増大および消費電力の増大を最小限
におさえつつ、高速の小振幅レベルのインターフェイス
に適用可能な入力バッファ回路を提供する。 【構成】本発明の入力バッファ回路は、信号入力端子５
１に、差動増幅回路１１の正相入力端子と、低域フィル
タ１に含まれる抵抗機能とスイッチ機能を共有したＰチ
ャネルＭＯＳトランジスタ２のドレイン端子が接続さ
れ、ＰチャネルＭＯＳトランジスタ２のソース端子に
は、差動増幅回路１１の逆相入力端子と、容量３と、Ｎ
チャネルＭＯＳトランジスタ９および１０の抵抗分割に
よる基準電圧発生回路８の出力端子が接続され、パワー
オンリセット回路４の出力端子が低域フィルタ１に含ま
れるＰチャネルＭＯＳトランジスタ２と、基準電圧発生
回路８に含まれるＮチャネルＭＯＳトランジスタ９およ
び１０のゲート端子に接続されて、差動増幅回路１１の
出力端子を信号出力端子５２として構成される。
におさえつつ、高速の小振幅レベルのインターフェイス
に適用可能な入力バッファ回路を提供する。 【構成】本発明の入力バッファ回路は、信号入力端子５
１に、差動増幅回路１１の正相入力端子と、低域フィル
タ１に含まれる抵抗機能とスイッチ機能を共有したＰチ
ャネルＭＯＳトランジスタ２のドレイン端子が接続さ
れ、ＰチャネルＭＯＳトランジスタ２のソース端子に
は、差動増幅回路１１の逆相入力端子と、容量３と、Ｎ
チャネルＭＯＳトランジスタ９および１０の抵抗分割に
よる基準電圧発生回路８の出力端子が接続され、パワー
オンリセット回路４の出力端子が低域フィルタ１に含ま
れるＰチャネルＭＯＳトランジスタ２と、基準電圧発生
回路８に含まれるＮチャネルＭＯＳトランジスタ９およ
び１０のゲート端子に接続されて、差動増幅回路１１の
出力端子を信号出力端子５２として構成される。
Description
【０００１】
【産業上の利用分野】本発明は、入力バッファ回路に関
し、特に高速動作するＭＯＳ型半導体集積回路におい
て、クロック出力等に対応して適用される入力バッファ
回路に関する。
し、特に高速動作するＭＯＳ型半導体集積回路におい
て、クロック出力等に対応して適用される入力バッファ
回路に関する。
【０００２】
【従来の技術】ＬＳＩの高速動作化が進む昨今、ＣＭＯ
Ｓディジタル半導体集積回路とＥＣＬ半導体集積回路と
の接続が行なわれるようになってきた。
Ｓディジタル半導体集積回路とＥＣＬ半導体集積回路と
の接続が行なわれるようになってきた。
【０００３】従来ＣＭＯＳディジタル半導体集積回路の
インターフェイスとしては、ＣＭＯＳレベルと呼ばれる
高レベルが電源電圧で低レベルが０Ｖ程度のインターフ
ェイス、およびＴＴＬレベルと呼ばれる高レベルが３．
５Ｖ程度で低レベルが０Ｖ程度のインターフェイス等が
用いられている。これらのインターフェイス用の入力バ
ッファとしては、図３に示すように、ソース端子を電源
端子６１に接続した一対のＰチャネルＭＯＳトランジス
タと、ソース端子を接地した一対のＮチャネルＭＯＳト
ランジスタの各々の相対応するゲート端子を接続して入
力端子とし、各々の相対応するドレイン端子を接続して
出力端子とした同一回路構成のインバータ回路を直列に
２段接続した回路がある。この回路の動作は、Ｐチャネ
ルＭＯＳトランジスタ２３および２５のしきい値電圧Ｖ
tp，ＮチャネルＭＯＳトランジスタ２４および２６のし
きい値電圧をＶtnとし、入力端子５９における電圧ＶIN
がＶIN＜Ｖthのような低レベルのときは、ＮチャネルＭ
ＯＳトランジスタ２４が非導通状態で、ＰチャネルＭＯ
Ｓトランジスタ２３が導通状態となり、従って前段のイ
ンバータの出力は電源電圧となって出力され、また、Ｎ
チャネルＭＯＳトランジスタ２６が導通状態で、Ｐチャ
ネルＭＯＳトランジスタ２５が非導通状態となり、次段
のインバータ回路の出力は０Ｖとなる。また入力端子５
９における電圧ＶINがＶIN＞ＶDD−Ｖtpのように高レベ
ルのときは、ＮチャネルＭＯＳトランジスタ２４が導通
状態で、ＰチャネルＭＯＳトランジスタ２３が非導通状
態となり、前段のインバータの出力は０Ｖとして出力さ
れ、また、ＮチャネルＭＯＳトランジスタ２６が非導通
状態で、ＰチャネルＭＯＳトランジスタ２５が導通状態
となり、次段のインバータ回路の出力は電源電圧となっ
て出力される。ところが、入力端子５９における入力電
圧ＶINが、Ｖth≦ＶIN≦Ｖtpのときは、入力バッファを
形成するＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタの両方のトランジスタが導通状態にあ
り、従って、その出力電圧はＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタのオン抵抗の比で
決定される。ここでＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタ各々のオン抵抗は、それぞ
れのゲートに印加される電圧に依存しており、前段のイ
ンバータ回路において、ＰチャネルＭＯＳトランジスタ
２３とＮチャネルＭＯＳトランジスタ２４のオン抵抗の
比が等しくなる入力端子電圧を、インバータ回路の論理
しきい値という。論理しきい値ＶTHよりも入力端子５９
に印加される電圧ＶINが高い場合には、ＮチャネルＭＯ
Ｓトランジスタ２４のオン抵抗が、ＰチャネルＭＯＳト
ランジスタ２３のオン抵抗よりも低くなるため、当該前
段のインバータ回路の出力端子は低レベルとなり、低レ
ベルが印加される次段のインバータ回路の出力端子は高
レベルになる。また逆に論理しきい値ＶTHよりも入力端
子５９に印加される電圧が低い場合には、ＮチャネルＭ
ＯＳトランジスタ２４のオン抵抗が、ＰチャネルＭＯＳ
トランジスタ２３のオン抵抗よりも高くなるため、前段
のインバータ回路の出力端子は高レベルとなり、従って
高レベルが印加される次段のインバータ回路の出力は低
レベルとなる。
インターフェイスとしては、ＣＭＯＳレベルと呼ばれる
高レベルが電源電圧で低レベルが０Ｖ程度のインターフ
ェイス、およびＴＴＬレベルと呼ばれる高レベルが３．
５Ｖ程度で低レベルが０Ｖ程度のインターフェイス等が
用いられている。これらのインターフェイス用の入力バ
ッファとしては、図３に示すように、ソース端子を電源
端子６１に接続した一対のＰチャネルＭＯＳトランジス
タと、ソース端子を接地した一対のＮチャネルＭＯＳト
ランジスタの各々の相対応するゲート端子を接続して入
力端子とし、各々の相対応するドレイン端子を接続して
出力端子とした同一回路構成のインバータ回路を直列に
２段接続した回路がある。この回路の動作は、Ｐチャネ
ルＭＯＳトランジスタ２３および２５のしきい値電圧Ｖ
tp，ＮチャネルＭＯＳトランジスタ２４および２６のし
きい値電圧をＶtnとし、入力端子５９における電圧ＶIN
がＶIN＜Ｖthのような低レベルのときは、ＮチャネルＭ
ＯＳトランジスタ２４が非導通状態で、ＰチャネルＭＯ
Ｓトランジスタ２３が導通状態となり、従って前段のイ
ンバータの出力は電源電圧となって出力され、また、Ｎ
チャネルＭＯＳトランジスタ２６が導通状態で、Ｐチャ
ネルＭＯＳトランジスタ２５が非導通状態となり、次段
のインバータ回路の出力は０Ｖとなる。また入力端子５
９における電圧ＶINがＶIN＞ＶDD−Ｖtpのように高レベ
ルのときは、ＮチャネルＭＯＳトランジスタ２４が導通
状態で、ＰチャネルＭＯＳトランジスタ２３が非導通状
態となり、前段のインバータの出力は０Ｖとして出力さ
れ、また、ＮチャネルＭＯＳトランジスタ２６が非導通
状態で、ＰチャネルＭＯＳトランジスタ２５が導通状態
となり、次段のインバータ回路の出力は電源電圧となっ
て出力される。ところが、入力端子５９における入力電
圧ＶINが、Ｖth≦ＶIN≦Ｖtpのときは、入力バッファを
形成するＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタの両方のトランジスタが導通状態にあ
り、従って、その出力電圧はＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタのオン抵抗の比で
決定される。ここでＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタ各々のオン抵抗は、それぞ
れのゲートに印加される電圧に依存しており、前段のイ
ンバータ回路において、ＰチャネルＭＯＳトランジスタ
２３とＮチャネルＭＯＳトランジスタ２４のオン抵抗の
比が等しくなる入力端子電圧を、インバータ回路の論理
しきい値という。論理しきい値ＶTHよりも入力端子５９
に印加される電圧ＶINが高い場合には、ＮチャネルＭＯ
Ｓトランジスタ２４のオン抵抗が、ＰチャネルＭＯＳト
ランジスタ２３のオン抵抗よりも低くなるため、当該前
段のインバータ回路の出力端子は低レベルとなり、低レ
ベルが印加される次段のインバータ回路の出力端子は高
レベルになる。また逆に論理しきい値ＶTHよりも入力端
子５９に印加される電圧が低い場合には、ＮチャネルＭ
ＯＳトランジスタ２４のオン抵抗が、ＰチャネルＭＯＳ
トランジスタ２３のオン抵抗よりも高くなるため、前段
のインバータ回路の出力端子は高レベルとなり、従って
高レベルが印加される次段のインバータ回路の出力は低
レベルとなる。
【０００４】以上のように、図３に示した従来のバッフ
ァ回路は、入力電圧がＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタのオン抵抗の比で決まる
論理しきい値より高いときには電源電圧レベルを出力
し、論理しきい値より低いときには０Ｖレベルを出力す
るバッファとして動作する。
ァ回路は、入力電圧がＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタのオン抵抗の比で決まる
論理しきい値より高いときには電源電圧レベルを出力
し、論理しきい値より低いときには０Ｖレベルを出力す
るバッファとして動作する。
【０００５】
【発明が解決しようとする課題】上述した従来のバッフ
ァ回路においては、ＣＭＯＳレベルのインターフェイス
およびＴＴＬレベルのインターフェイスの場合には、高
レベルと低レベルの電位差が３Ｖ以上と十分に大きいた
め、従来のようなＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタのオン抵抗の比で決まる論理
しきい値を用いた回路構成でも、送受信半導体集積回路
間の製造ばらつきや環境変動を考慮しても十分マージン
があり、データの受渡しに問題はなかった。しかし動作
速度の高速化が進みＥＣＬレベルのような高レベルと低
レベルの差が８００ｍＶしかないような小振幅レベルの
インターフェイスとの接続が必要になってくると、従来
のようなＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタのオン抵抗の比で決まる論理しきい値
を用いた回路構成においては、送受信半導体集積回路間
の製造ばらつきや環境変動を考慮すると、レベルのミス
マッチを生じ誤動作を生ずる惧れがあるという欠点があ
る。
ァ回路においては、ＣＭＯＳレベルのインターフェイス
およびＴＴＬレベルのインターフェイスの場合には、高
レベルと低レベルの電位差が３Ｖ以上と十分に大きいた
め、従来のようなＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタのオン抵抗の比で決まる論理
しきい値を用いた回路構成でも、送受信半導体集積回路
間の製造ばらつきや環境変動を考慮しても十分マージン
があり、データの受渡しに問題はなかった。しかし動作
速度の高速化が進みＥＣＬレベルのような高レベルと低
レベルの差が８００ｍＶしかないような小振幅レベルの
インターフェイスとの接続が必要になってくると、従来
のようなＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタのオン抵抗の比で決まる論理しきい値
を用いた回路構成においては、送受信半導体集積回路間
の製造ばらつきや環境変動を考慮すると、レベルのミス
マッチを生じ誤動作を生ずる惧れがあるという欠点があ
る。
【０００６】
【課題を解決するための手段】第１の発明の入力バッフ
ァ回路は、直列抵抗素子として使用するＰチャネルＭＯ
Ｓトランジスタと、当該ＰチャネルＭＯＳトランジスタ
のソースと接地電位との間に接続される第１の容量とに
より形成され、前記ＰチャネルＭＯＳトランジスタのド
レインを入力端とし、ソースを出力端とする低域フィル
タと、入力端が抵抗を介して電源端子に接続されるとと
もに、第２の容量を介して接地電位に接続され、出力端
が前記ＰチャネルＭＯＳトランジスタのゲートに接続さ
れるインバータと、前記抵抗ならびに第２の容量とによ
り形成されるパワーオンリセット回路と、ドレインが電
源端子に接続され、ゲートが前記インバータの出力端に
接続されて、ソースが前記低域フィルタの出力端に接続
される第１のＮチャネルＭＯＳトランジスタと、ドレイ
ンが前記第１のＮチャネルＭＯＳトランジスタのソース
に接続され、ゲートが前記第１のＮチャネルＭＯＳトラ
ンジスタのゲートに接続されて、ソースが接地電位に接
続される第２のＮチャネルＭＯＳトランジスタとにより
形成される基準電圧発生回路と、正相入力端に所定の信
号入力端子ならびに前記低域フィルタの入力端が接続さ
れ、逆相入力端に前記低域フィルタの出力端が接続され
て、出力端が所定の信号出力端子に接続される差動増幅
回路とを備えて構成される。
ァ回路は、直列抵抗素子として使用するＰチャネルＭＯ
Ｓトランジスタと、当該ＰチャネルＭＯＳトランジスタ
のソースと接地電位との間に接続される第１の容量とに
より形成され、前記ＰチャネルＭＯＳトランジスタのド
レインを入力端とし、ソースを出力端とする低域フィル
タと、入力端が抵抗を介して電源端子に接続されるとと
もに、第２の容量を介して接地電位に接続され、出力端
が前記ＰチャネルＭＯＳトランジスタのゲートに接続さ
れるインバータと、前記抵抗ならびに第２の容量とによ
り形成されるパワーオンリセット回路と、ドレインが電
源端子に接続され、ゲートが前記インバータの出力端に
接続されて、ソースが前記低域フィルタの出力端に接続
される第１のＮチャネルＭＯＳトランジスタと、ドレイ
ンが前記第１のＮチャネルＭＯＳトランジスタのソース
に接続され、ゲートが前記第１のＮチャネルＭＯＳトラ
ンジスタのゲートに接続されて、ソースが接地電位に接
続される第２のＮチャネルＭＯＳトランジスタとにより
形成される基準電圧発生回路と、正相入力端に所定の信
号入力端子ならびに前記低域フィルタの入力端が接続さ
れ、逆相入力端に前記低域フィルタの出力端が接続され
て、出力端が所定の信号出力端子に接続される差動増幅
回路とを備えて構成される。
【０００７】また、第２の発明の入力バッファ回路は、
直列抵抗素子として作用するＮチャネルＭＯＳトランジ
スタと、当該ＮチャネルＭＯＳトランジスタのドレイン
と接地電位との間に接続される第１の容量とにより形成
され、前記ＮチャネルＭＯＳトランジスタのソースを入
力端とし、ドレインを出力端とする低域フィルタと、入
力端が抵抗を介して電源端子に接続されるとともに、第
２の容量を介して接地電位に接続され、出力端が前記Ｎ
チャネルＭＯＳトランジスタのゲートに接続されるバッ
ファと、前記抵抗ならびに第２の容量とにより形成され
るパワーオンリセット回路と、ソースが電源端子に接続
され、ゲートが前記バッファの出力端に接続されて、ド
レインが前記低域フィルタの出力端に接続される第１の
ＰチャネルＭＯＳトランジスタと、ソースが前記第１の
ＰチャネルＭＯＳトランジスタのドレインに接続され、
ゲートが前記第１のＰチャネルＭＯＳトランジスタのゲ
ートに接続されて、ドレインが接地電位に接続される第
２のＰチャネルＭＯＳトランジスタとにより形成される
基準電圧発生回路と、正相入力端に所定の信号入力端子
ならびに前記低域フィルタの出力端が接続されて、出力
端が所定の信号出力端子に接続される差動増幅回路とを
備えて構成される。
直列抵抗素子として作用するＮチャネルＭＯＳトランジ
スタと、当該ＮチャネルＭＯＳトランジスタのドレイン
と接地電位との間に接続される第１の容量とにより形成
され、前記ＮチャネルＭＯＳトランジスタのソースを入
力端とし、ドレインを出力端とする低域フィルタと、入
力端が抵抗を介して電源端子に接続されるとともに、第
２の容量を介して接地電位に接続され、出力端が前記Ｎ
チャネルＭＯＳトランジスタのゲートに接続されるバッ
ファと、前記抵抗ならびに第２の容量とにより形成され
るパワーオンリセット回路と、ソースが電源端子に接続
され、ゲートが前記バッファの出力端に接続されて、ド
レインが前記低域フィルタの出力端に接続される第１の
ＰチャネルＭＯＳトランジスタと、ソースが前記第１の
ＰチャネルＭＯＳトランジスタのドレインに接続され、
ゲートが前記第１のＰチャネルＭＯＳトランジスタのゲ
ートに接続されて、ドレインが接地電位に接続される第
２のＰチャネルＭＯＳトランジスタとにより形成される
基準電圧発生回路と、正相入力端に所定の信号入力端子
ならびに前記低域フィルタの出力端が接続されて、出力
端が所定の信号出力端子に接続される差動増幅回路とを
備えて構成される。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の第１の実施例に示す回路図であ
る。図１に示されるように、本実施例は、信号入力端子
５１、信号出力端子５２、電源端子５３，５４に対応し
て、ＰチャネルＭＯＳトランジスタ２および容量３を含
む低域フィルタ１と、抵抗５、容量６およびインバータ
７を含むパワーオンリセット回路４と、ＮチャネルＭＯ
Ｓトランジスタ９および１０からなる基準電圧発生回路
８とを備えて構成される。信号入力端子５１は差動増幅
回路１１の正相入力端子と低域フィルタ１の入力端子に
接続され、低域フィルタ１の出力は差動増幅回路１１の
逆相入力端子に接続される。低域フィルタ１は、Ｐチャ
ネルＭＯＳトランジスタ２のドレイン端子が入力端子、
ソース端子が出力端子として形成され、ソース端子と接
地間には容量３が接続されている。また、ＰチャネルＭ
ＯＳトランジスタ１のゲート端子にはパワーオンリセッ
ト回路４の出力端子が接続され、基準電圧回路８を構成
するＮチャネルＭＯＳトランジスタ９のドレイン端子は
電源端子に、ソース端子はＮチャネルＭＯＳトランジス
タ１０のドレイン端子に接続される。ＮチャネルＭＯＳ
トランジスタ１０のソース端子は接地され、Ｎチャネル
ＭＯＳトランジスタ９，１０のゲート端子にはパワーオ
ンリセット回路４の出力端子が接続されており、基準電
圧発生回路８の出力端子であるＮチャネルＭＯＳトラン
ジスタ９，１０の共通端子が差動増幅回路１１の逆相入
力端子に接続されて、差動増幅回路１１の出力端子か
ら、信号出力端子５２を介して信号を取り出す構成とな
っている。
る。図１は、本発明の第１の実施例に示す回路図であ
る。図１に示されるように、本実施例は、信号入力端子
５１、信号出力端子５２、電源端子５３，５４に対応し
て、ＰチャネルＭＯＳトランジスタ２および容量３を含
む低域フィルタ１と、抵抗５、容量６およびインバータ
７を含むパワーオンリセット回路４と、ＮチャネルＭＯ
Ｓトランジスタ９および１０からなる基準電圧発生回路
８とを備えて構成される。信号入力端子５１は差動増幅
回路１１の正相入力端子と低域フィルタ１の入力端子に
接続され、低域フィルタ１の出力は差動増幅回路１１の
逆相入力端子に接続される。低域フィルタ１は、Ｐチャ
ネルＭＯＳトランジスタ２のドレイン端子が入力端子、
ソース端子が出力端子として形成され、ソース端子と接
地間には容量３が接続されている。また、ＰチャネルＭ
ＯＳトランジスタ１のゲート端子にはパワーオンリセッ
ト回路４の出力端子が接続され、基準電圧回路８を構成
するＮチャネルＭＯＳトランジスタ９のドレイン端子は
電源端子に、ソース端子はＮチャネルＭＯＳトランジス
タ１０のドレイン端子に接続される。ＮチャネルＭＯＳ
トランジスタ１０のソース端子は接地され、Ｎチャネル
ＭＯＳトランジスタ９，１０のゲート端子にはパワーオ
ンリセット回路４の出力端子が接続されており、基準電
圧発生回路８の出力端子であるＮチャネルＭＯＳトラン
ジスタ９，１０の共通端子が差動増幅回路１１の逆相入
力端子に接続されて、差動増幅回路１１の出力端子か
ら、信号出力端子５２を介して信号を取り出す構成とな
っている。
【０００９】続いて動作について説明する。はじめに、
パワーオンリセット回路４と基準電圧発生回路８を除い
た部分の動作について説明する。信号入力端子５１に入
力されたクロック信号は、差動増幅回路１１の正相入力
端子と低域フィルタ１に入力される。差動増幅回路１１
の出力端子５２には、正相入力端子に印加された電圧と
逆相入力端子に印加された電圧の差を増幅した電圧が出
力されるので、差動増幅回路１１の増幅利得を十分大き
く設定することにより、正相入力端子に印加される電圧
が逆相入力端子に印加された電圧より高いときには高レ
ベルとして電源電圧を、逆に正相入力端子に印加される
電圧が逆相入力端子に印加された電圧より低いときには
低レベルとして０Ｖを出力し、バッファ回路として動作
する。低域フィルタ１の時定数τは、ＰチャネルＭＯＳ
トランジスタ２の導通状態のオン抵抗Ｒｐと容量３の容
量値Ｃとにより決定され、以下のとおりである。
パワーオンリセット回路４と基準電圧発生回路８を除い
た部分の動作について説明する。信号入力端子５１に入
力されたクロック信号は、差動増幅回路１１の正相入力
端子と低域フィルタ１に入力される。差動増幅回路１１
の出力端子５２には、正相入力端子に印加された電圧と
逆相入力端子に印加された電圧の差を増幅した電圧が出
力されるので、差動増幅回路１１の増幅利得を十分大き
く設定することにより、正相入力端子に印加される電圧
が逆相入力端子に印加された電圧より高いときには高レ
ベルとして電源電圧を、逆に正相入力端子に印加される
電圧が逆相入力端子に印加された電圧より低いときには
低レベルとして０Ｖを出力し、バッファ回路として動作
する。低域フィルタ１の時定数τは、ＰチャネルＭＯＳ
トランジスタ２の導通状態のオン抵抗Ｒｐと容量３の容
量値Ｃとにより決定され、以下のとおりである。
【００１０】 τ＝Ｒp ×Ｃ ……（１） Ｒp ＝β（−Ｖref ／２−Ｖｔ） ……（２） Ｖtp：ＰチャネルＭＯＳトランジスタの閾値電圧 β：トランジスタ利得係数 Ｖref ：基準電圧 ここでτの値を、入力されるクロック信号周波数にたい
して十分大きくすることにより、当該クロック信号の直
流成分だけを出力する。そこで低域フィルタ１の出力電
圧をＶref とすると、Ｖref は次式にて表わされる。
して十分大きくすることにより、当該クロック信号の直
流成分だけを出力する。そこで低域フィルタ１の出力電
圧をＶref とすると、Ｖref は次式にて表わされる。
【００１１】 Ｖref ＝（Ｖih＋Ｖil）／２ ……（３） Ｖih：クロック信号の高レベル電圧 Ｖil：クロック信号の低レベル電圧 実際には、入力されるクロック信号が高レベルから低レ
ベルに、低レベルから高レベルに変化するときに、低域
フィルタ１の出力端子は入力電圧に応じて変化する。こ
の時の変動量Ｖout は、入力クロック信号の振幅
Ｖclk 、クロック信号の周期ｔclk 、低域フィルタの時
定数をτとすると、 Ｖout ＝（Ｖref −Ｖclk ）・（１−ｅｘｐ（−ｔclk ／τ）） ……（４） で表わされる。従って入力クロック信号の動作周期に対
して、低域フィルタ１の時定数を１００００倍ぐらいに
大きく設定しておくことにより、低域フィルタ１の出力
の変動量Ｖout は、Ｖref −Ｖclk の１／１００００以
下となり、出力の変動量は無視することができる。しか
し、低域フィルタ１は時定数を長くすればするほど、出
力電圧が、上記（３）式で示した値になるのに要する時
間が長くなり、不安定動作する時間が長くなる。そこ
で、不安定動作する時間を短くするためにパワーオンリ
セット回路４を用い、電源投入直後は、差動増幅回路１
１の逆相入力端子に、予め（３）式で示した値を発生す
る基準電圧発生回路８の出力が印加されるように設定
し、一定時間後は、低域フィルタ１の出力電圧を印加す
るようにする。具体的には、パワーオンリセット回路４
においては、電源電圧が印加された後、抵抗５と容量６
で決定される時定数による遅延時間後に、インバータ７
の入力端子が低レベルから高レベルに変化し、さらにイ
ンバータ７の遅延時間分遅れて出力端子が高レベルから
低レベルに変化する。これにともないＰチャネルＭＯＳ
トランジスタ２は非導通状態から導通状態に変わり、Ｎ
チャネルＭＯＳトランジスタ９，１０は導通状態から非
導通状態に変わって、差動増幅回路１１の逆相入力端子
に印加される電圧は、基準電圧発生回路８の出力電圧か
ら、低域フィルタ１の出力電圧に変化する。これにより
低域フィルタ１の出力電圧は、基準電圧発生回路８の出
力電圧から変化し始めるため、高速に（３）式で示した
電圧となり入力バッファ回路として安定動作することが
できる。
ベルに、低レベルから高レベルに変化するときに、低域
フィルタ１の出力端子は入力電圧に応じて変化する。こ
の時の変動量Ｖout は、入力クロック信号の振幅
Ｖclk 、クロック信号の周期ｔclk 、低域フィルタの時
定数をτとすると、 Ｖout ＝（Ｖref −Ｖclk ）・（１−ｅｘｐ（−ｔclk ／τ）） ……（４） で表わされる。従って入力クロック信号の動作周期に対
して、低域フィルタ１の時定数を１００００倍ぐらいに
大きく設定しておくことにより、低域フィルタ１の出力
の変動量Ｖout は、Ｖref −Ｖclk の１／１００００以
下となり、出力の変動量は無視することができる。しか
し、低域フィルタ１は時定数を長くすればするほど、出
力電圧が、上記（３）式で示した値になるのに要する時
間が長くなり、不安定動作する時間が長くなる。そこ
で、不安定動作する時間を短くするためにパワーオンリ
セット回路４を用い、電源投入直後は、差動増幅回路１
１の逆相入力端子に、予め（３）式で示した値を発生す
る基準電圧発生回路８の出力が印加されるように設定
し、一定時間後は、低域フィルタ１の出力電圧を印加す
るようにする。具体的には、パワーオンリセット回路４
においては、電源電圧が印加された後、抵抗５と容量６
で決定される時定数による遅延時間後に、インバータ７
の入力端子が低レベルから高レベルに変化し、さらにイ
ンバータ７の遅延時間分遅れて出力端子が高レベルから
低レベルに変化する。これにともないＰチャネルＭＯＳ
トランジスタ２は非導通状態から導通状態に変わり、Ｎ
チャネルＭＯＳトランジスタ９，１０は導通状態から非
導通状態に変わって、差動増幅回路１１の逆相入力端子
に印加される電圧は、基準電圧発生回路８の出力電圧か
ら、低域フィルタ１の出力電圧に変化する。これにより
低域フィルタ１の出力電圧は、基準電圧発生回路８の出
力電圧から変化し始めるため、高速に（３）式で示した
電圧となり入力バッファ回路として安定動作することが
できる。
【００１２】この低域フィルタ１により発生される基準
電圧は、（３）式に示したように、信号入力端子５１に
入力されるクロック信号の高レベル電圧と低レベル電圧
で決定されるため、製造ばらつきにより予め設定した基
準電圧とずれても、一定時間後には（３）式に示した値
となり、また環境条件が変化しても（３）式で示した値
となって、安定してクロック信号をバッファすることが
できる。
電圧は、（３）式に示したように、信号入力端子５１に
入力されるクロック信号の高レベル電圧と低レベル電圧
で決定されるため、製造ばらつきにより予め設定した基
準電圧とずれても、一定時間後には（３）式に示した値
となり、また環境条件が変化しても（３）式で示した値
となって、安定してクロック信号をバッファすることが
できる。
【００１３】次に図２は、本発明の第２の実施例を示す
回路図である。図２に示されるように、本実施例は、信
号入力端子５５、信号出力端子５６、電源端子５７，５
８に対応して、ＮチャネルＭＯＳトランジスタ１３およ
び容量１４を含む低域フィルタ１２と、抵抗１６、容量
１７およびバッファ１８を含むパワーオンリセット回路
１５と、ＰチャネルＭＯＳトランジスタ２０，２１から
なる基準電圧発生回路１９とを備えて構成される。信号
入力端子５５は差動増幅回路２２の正相入力端子と低域
フィルタ１２の入力端子に接続される。低域フィルタ１
２の出力は差動増幅回路２２の逆相入力端子に接続さ
れ、低域フィルタ１２に含まれるＮチャネルＭＯＳトラ
ンジスタ１３のゲート端子はパワーオンリセット回路１
５の出力端子が接続されている。また基準電圧発生回路
１９を構成するＰチャネルＭＯＳトランジスタ２０，２
１のゲート端子にはパワーオンリセット回路１５の出力
端子が接続され、基準電圧発生回路１９の出力端子が差
動増幅回路２２の逆相入力端子に接続されて、差動増幅
回路２２の出力端子から、信号出力端子５６を介して信
号を取り出す構成となっている。
回路図である。図２に示されるように、本実施例は、信
号入力端子５５、信号出力端子５６、電源端子５７，５
８に対応して、ＮチャネルＭＯＳトランジスタ１３およ
び容量１４を含む低域フィルタ１２と、抵抗１６、容量
１７およびバッファ１８を含むパワーオンリセット回路
１５と、ＰチャネルＭＯＳトランジスタ２０，２１から
なる基準電圧発生回路１９とを備えて構成される。信号
入力端子５５は差動増幅回路２２の正相入力端子と低域
フィルタ１２の入力端子に接続される。低域フィルタ１
２の出力は差動増幅回路２２の逆相入力端子に接続さ
れ、低域フィルタ１２に含まれるＮチャネルＭＯＳトラ
ンジスタ１３のゲート端子はパワーオンリセット回路１
５の出力端子が接続されている。また基準電圧発生回路
１９を構成するＰチャネルＭＯＳトランジスタ２０，２
１のゲート端子にはパワーオンリセット回路１５の出力
端子が接続され、基準電圧発生回路１９の出力端子が差
動増幅回路２２の逆相入力端子に接続されて、差動増幅
回路２２の出力端子から、信号出力端子５６を介して信
号を取り出す構成となっている。
【００１４】続いて本実施例の動作について説明する。
本実施例においては、低域フィルタ１２を構成するＭＯ
Ｓトランジスタと、基準電圧発生回路１９を構成するＭ
ＯＳトランジスタが第１の実施例の場合と異なってお
り、またパワーオンリセット回路１５においても、抵抗
１６と容量１７とバッファ１８により構成される点で第
１の実施例の場合と異なっている。電源電圧が投入され
た直後は、パワーオンリセット回路１５の出力端子には
低レベルが出力され、低域フィルタ１２のＮチャネルＭ
ＯＳトランジスタ１３は非導通状態となり、基準電圧発
生回路１９を構成するＰチャネルＭＯＳトランジスタ２
０，２１は共に導通状態にあり、基準電圧発生回路１９
の出力端子には予め設計された基準電圧が出力され、差
動増幅回路２２の逆相入力端子には基準電圧が印加され
て、信号入力端子５５にクロック入力が入力されても正
常に動作する。続いて一定時間後に、パワーオンリセッ
ト回路１５の出力端子に高レベルが出力されると、低域
フィルタ１２のＮチャネルＭＯＳトランジスタ１３は導
通状態となり、基準電圧発生回路１９を構成するＰチャ
ネルＭＯＳトランジスタ２０，２１は共に非導通状態と
なって、差動増幅回路２２の逆相入力端子には低域フィ
ルタ１２の出力が印加される。この時には、逆相入力端
子は既に基準電圧レベルにあるため、接続が変更されて
すぐに安定に動作することができる。
本実施例においては、低域フィルタ１２を構成するＭＯ
Ｓトランジスタと、基準電圧発生回路１９を構成するＭ
ＯＳトランジスタが第１の実施例の場合と異なってお
り、またパワーオンリセット回路１５においても、抵抗
１６と容量１７とバッファ１８により構成される点で第
１の実施例の場合と異なっている。電源電圧が投入され
た直後は、パワーオンリセット回路１５の出力端子には
低レベルが出力され、低域フィルタ１２のＮチャネルＭ
ＯＳトランジスタ１３は非導通状態となり、基準電圧発
生回路１９を構成するＰチャネルＭＯＳトランジスタ２
０，２１は共に導通状態にあり、基準電圧発生回路１９
の出力端子には予め設計された基準電圧が出力され、差
動増幅回路２２の逆相入力端子には基準電圧が印加され
て、信号入力端子５５にクロック入力が入力されても正
常に動作する。続いて一定時間後に、パワーオンリセッ
ト回路１５の出力端子に高レベルが出力されると、低域
フィルタ１２のＮチャネルＭＯＳトランジスタ１３は導
通状態となり、基準電圧発生回路１９を構成するＰチャ
ネルＭＯＳトランジスタ２０，２１は共に非導通状態と
なって、差動増幅回路２２の逆相入力端子には低域フィ
ルタ１２の出力が印加される。この時には、逆相入力端
子は既に基準電圧レベルにあるため、接続が変更されて
すぐに安定に動作することができる。
【００１５】
【発明の効果】以上説明したように、本発明はＥＣＬレ
ベルのような高速で小振幅レベルのイターフェイスに対
しても、半導体集積回路の回路規模を増大させることな
く、また消費電力の増加を抑制して、安定した入力バッ
ファ動作を行うことができるという効果がある。
ベルのような高速で小振幅レベルのイターフェイスに対
しても、半導体集積回路の回路規模を増大させることな
く、また消費電力の増加を抑制して、安定した入力バッ
ファ動作を行うことができるという効果がある。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第２の実施例を示す回路図。
【図３】従来例を示す回路図。
１，１２ 低域フィルタ ２，２０，２１，２３，２５ ＰチャネルＭＯＳトラ
ンジスタ ３，６，１４，１７ 容量 ４，１５ パワーオンリセット回路 ５，１６ 抵抗 ７ インバータ ８，１９ 基準電圧発生回路 ９，１０，１３，２４，２６ ＮチャネルＭＯＳトラ
ンジスタ １１，２２ 差動増幅回路 １８ バッファ
ンジスタ ３，６，１４，１７ 容量 ４，１５ パワーオンリセット回路 ５，１６ 抵抗 ７ インバータ ８，１９ 基準電圧発生回路 ９，１０，１３，２４，２６ ＮチャネルＭＯＳトラ
ンジスタ １１，２２ 差動増幅回路 １８ バッファ
Claims (2)
- 【請求項１】 直列抵抗素子として使用するＰチャネル
ＭＯＳトランジスタと、当該ＰチャネルＭＯＳトランジ
スタのソースと接地電位との間に接続される第１の容量
とにより形成され、前記ＰチャネルＭＯＳトランジスタ
のドレインを入力端とし、ソースを出力端とする低域フ
ィルタと、 入力端が抵抗を介して電源端子に接続されるとともに、
第２の容量を介して接地電位に接続され、出力端が前記
ＰチャネルＭＯＳトランジスタのゲートに接続されるイ
ンバータと、前記抵抗ならびに第２の容量とにより形成
されるパワーオンリセット回路と、 ドレインが電源端子に接続され、ゲートが前記インバー
タの出力端に接続されて、ソースが前記低域フィルタの
出力端に接続される第１のＮチャネルＭＯＳトランジス
タと、ドレインが前記第１のＮチャネルＭＯＳトランジ
スタのソースに接続され、ゲートが前記第１のＮチャネ
ルＭＯＳトランジスタのゲートに接続されて、ソースが
接地電位に接続される第２のＮチャネルＭＯＳトランジ
スタとにより形成される基準電圧発生回路と、 正相入力端に所定の信号入力端子ならびに前記低域フィ
ルタの入力端が接続され、逆相入力端に前記低域フィル
タの出力端が接続されて、出力端が所定の信号出力端子
に接続される差動増幅回路と、 を備えることを特徴とする入力バッファ回路。 - 【請求項２】 直列抵抗素子として作用するＮチャネル
ＭＯＳトランジスタと、当該ＮチャネルＭＯＳトランジ
スタのドレインと接地電位との間に接続される第１の容
量とにより形成され、前記ＮチャネルＭＯＳトランジス
タのソースを入力端とし、ドレインを出力端とする低域
フィルタと、 入力端が抵抗を介して電源端子に接続されるとともに、
第２の容量を介して接地電位に接続され、出力端が前記
ＮチャネルＭＯＳトランジスタのゲートに接続されるバ
ッファと、前記抵抗ならびに第２の容量とにより形成さ
れるパワーオンリセット回路と、 ソースが電源端子に接続され、ゲートが前記バッファの
出力端に接続されて、ドレインが前記低域フィルタの出
力端に接続される第１のＰチャネルＭＯＳトランジスタ
と、ソースが前記第１のＰチャネルＭＯＳトランジスタ
のドレインに接続され、ゲートが前記第１のＰチャネル
ＭＯＳトランジスタのゲートに接続されて、ドレインが
接地電位に接続される第２のＰチャネルＭＯＳトランジ
スタとにより形成される基準電圧発生回路と、 正相入力端に所定の信号入力端子ならびに前記低域フィ
ルタの出力端が接続されて、出力端が所定の信号出力端
子に接続される差動増幅回路と、 を備えることを特徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176320A JPH0621798A (ja) | 1992-07-03 | 1992-07-03 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176320A JPH0621798A (ja) | 1992-07-03 | 1992-07-03 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621798A true JPH0621798A (ja) | 1994-01-28 |
Family
ID=16011528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176320A Withdrawn JPH0621798A (ja) | 1992-07-03 | 1992-07-03 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454862A1 (en) * | 1989-11-20 | 1991-11-06 | Matsushita Electric Industrial Co., Ltd. | Control device for washing machine |
| US7471108B2 (en) | 2004-12-09 | 2008-12-30 | Samsung Electronics Co., Ltd. | Variable reference level input circuit and method |
-
1992
- 1992-07-03 JP JP4176320A patent/JPH0621798A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454862A1 (en) * | 1989-11-20 | 1991-11-06 | Matsushita Electric Industrial Co., Ltd. | Control device for washing machine |
| EP0454862B1 (en) * | 1989-11-20 | 1995-07-12 | Matsushita Electric Industrial Co., Ltd. | Control device for washing machine |
| US7471108B2 (en) | 2004-12-09 | 2008-12-30 | Samsung Electronics Co., Ltd. | Variable reference level input circuit and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |