KR100354672B1 - 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로 - Google Patents

레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로 Download PDF

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Abstract

본 발명에 따른 회로는 게이트에 입력 신호가 인가되는 제 1 절연 게이트 트랜지스터와, 드레인이 상기 제 1 절연 게이트 트랜지스터의 소스와 접속되고, 상기 제 1 절연 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터를 포함하고, 상기 제 2 절연 게이트 트랜지스터의 게이트에 프로세스 등에 의존하지 않는 전압을 인가하는 동시에, 이들 2개의 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같도록 설정하여 레벨 시프트량의 프로세스 등에 대한 의존성을 제거하였다.

Description

레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력 회로{LEVEL-SHIFTING CIRCUIT AND INPUT AND OUTPUT CIRCUITS USING THE SAME}
발명의 분야
본 발명은 입력 전압 레벨을 레벨 시프트하여 출력하는 레벨 시프트 회로, 상기 레벨 시프트 회로를 사용하는 입력 회로 및 출력 회로에 관한 것이다.
관련 기술의 설명
종래의 공지의 레벨 시프트 회로의 예를 도 7에 도시한다.
이 레벨 시프트 회로(1)는 입력 단자(2)와, 게이트가 입력 단자(2)에 접속되고, 드레인을 전압원(VDD)에 접속한 N채널 MOSFET(N5)와, 유입 단자(flow-in terminal)를 N채널 MOSFET(N5)의 소스에 접속하여 유출 단자(flow-out terminal)를 접지 전위에 접속한 전류원(CS1)과, N채널 MOSFET(N5)의 소스와 전류원(CS1)의 유입 단자의 접속점에 접속된 출력 단자(6)로 구성되어 있다.
이 레벨 시프트 회로(1)의 전류원(CS1)에 흐르는 전류(IDS)는 제조 프로세스, 동작 온도, 전원 전압에 영향을 받지 않는 정전류원이 쓰이고 있다.
도 7을 참조하여, 이 레벨 시프트 회로의 동작을 설명한다.
고레벨의 전압(VIN)이 입력 단자(2)에 입력되었을 때의 N채널 MOSFET(N5)의 게이트-소스간 전압(VGS)은 하기의 수학식 1로 주어진다.
VGS={2IDS/β}1/2 + VT
그리고, 출력 단자(6)에 발생하는 출력 전압(VOUT)은 하기의 수학식 2에 의해 주어진다.
V0UT = VIN - VGS
이 수학식 2에 상기 수학식 1을 대입하면,
VOUT = VIN-{2IDS/β}1/2 - VT
가 된다.
또한, 이 레벨 시프트 회로를 사용하는 소진폭 인터페이스 입력 회로가 있다. 그 예를 도 9에 도시한다.
이 소진폭 인터페이스 입력 회로(10)는 차동 증폭 회로(12)와, 도 7에 도시한 레벨 시프트 회로(1)와, 콤퍼레이터(14)로서 구성되어 있다. 레벨 시프트 회로(1)는, 그 후단에 접속되어 있는 콤퍼레이터(14)와 동일 칩 내에 형성되고, 콤퍼레이터(14)에는 레벨 시프트 회로(1)보다도 낮은 VDD(예를 들면, 레벨 시프트 회로(1)가 3볼트인데 대하여 콤퍼레이터(14)는 1.8볼트)가 공급되기 때문에, 입력 신호의 레벨을 콤퍼레이터(14)로 수신할 수 있는 범위의 레벨까지 시프트시키는데 쓰인다.
차동 증폭 회로(12)는 입력 단자(16, 18)와, 저항기(R3)와, 게이트가 입력 단자(16)에 접속되고 드레인이 저항기(R3)를 경유하여 전압원(VDD)에 접속된 N채널 MOSFET(N3)와, 저항기(R4)와, 게이트가 입력 단자(18)에 접속되고 드레인이저항기(R4)를 경유하여 전압원(VDD)에 접속된 N채널 MOSFET(N4)와, 유입 단자가 N채널 MOSFET(N3, N4)의 소스에 접속되고 유출 단자가 접지 전위에 접속된 전류원(20)으로 구성되어 있다.
이 차동 증폭 회로(12)의 출력 단자(O4)(저항기(R4)와 N채널 MOSFET(N4)의 소스의 접속점)는 레벨 시프트 회로(1)의 N채널 MOSFET(N1)의 게이트에 접속되어 있다. 레벨 시프트 회로(1)는 도 7과 같은 구성이다. 레벨 시프트 회로(1)의 출력 단자(6)는 콤퍼레이터(14)의 입력(+)에 접속되어 있다. 콤퍼레이터(14)의 기준 입력(-)에는 기준 전압(VCP)을 공급하는 전압원(도시하지 않음)이 접속되어 있다. 콤퍼레이터(14)의 출력은 CMOS 내부회로(22)에 접속되어 있다.
레벨 시프트 회로(1)는, 전송 라인을 경유하여 전송되고 차동 증폭 회로(12)의 각각 별도의 입력 단자(16, 18)에서 수신되는 서로 역상(opposite in phase) 관계에 있고 또한 다른 전압 레벨의 2개의 신호(INA, INB)(도 10의 INA, INB)로 표현되는 2진값에 대응하는 2진 신호를 콤퍼레이터(14)에 출력하는 회로이다.
즉, 입력 단자(16, 18)에 각각 별도로 인가된 신호(INA, INB)(도 10의 INA, INB) 중의 차동 증폭 회로(12)로 차동증폭된 신호(INB)가 차동 증폭 회로(10)의 출력 단자(04)로부터 레벨 시프트 회로(1)의 입력 단자(2)에 공급되고, 그 신호(INB)의 신호 레벨을 콤퍼레이터(14)의 신호 레벨로 레벨 시프트한 신호(VOUT1)(도 10의 VOUT1)가 레벨 시프트 회로(1)의 출력 단자(6)에서 출력된다.
출력되는 신호(VOUT1)가 도 10의 VOUT1 중의 VOUT1S로 도시한 바와 같은, 진폭 중심을 기준 전압(VCP)으로 하는 이상적인 신호로서 차례로 입력된다면, 콤퍼레이터(12)의 기준 입력(-)에는 기준 전압(VCP)이 인가되기 때문에, 콤퍼레이터(14)로부터, 도 10의 VOUT2의 (1)에 도시한 바와 같은 파형의 2진 신호가 차례로 출력되고, CMOS 내부회로(22)에서 신호 처리된다.
따라서, 그 신호 처리에는 조금도 문제점을 갖지 않는다.
또한, 소진폭 인터페이스 입력 회로로서, 도 11에 도시한 것이 있다.
이 소진폭 인터페이스 입력 회로(30)는 차동 증폭 회로(32)와, 레벨 시프트 회로(34)와, 차동 증폭 회로(36)로 구성되고, 레벨 시프트 회로(34)는 차동 증폭 회로(32)의 출력 단자(03, O4)에 각각 별도로, 도 7과 동일 구성의 레벨 시프트 회로가 접속되어 구성되어 있다. 차동 증폭 회로(32)는 도 9와 같이 구성되어 있다. 레벨 시프트 회로(34)는 도 7의 레벨 시프트 회로를 2개 사용하여 구성되고, 제 1 레벨 시프트 회로(341)는 N채널 MOSFET(N1)와 정전류원(CS11)으로 구성되고, 제 2 레벨 시프트 회로(34)는 N채널 MOSFET(N2)와 정전류원(CS12)으로 구성되어 있다.
그리고, 레벨 시프트 회로(34)는 그 후단에 접속되어 있는 차동 증폭 회로(36)와 동일 칩 내에 형성되고, 차동 증폭 회로(36)에는 레벨 시프트 회로(34)보다도 낮은 VDD(예를 들면, 레벨 시프트 회로(34)가 3볼트인데 대하여 차동 증폭 회로(36)는 1.8볼트)가 공급되기 때문에, 차동 증폭 회로(36)에 공급되는 신호의 레벨을 차동 증폭 회로(36)로 수신할 수 있는 범위의 레벨까지 시프트시키는데 사용된다. 이 소진폭 인터페이스 입력 회로(30)에 있어서 레벨 시프트 회로(34)를 사용하는 이유는 레벨 시프트 회로(34)의 후단에 접속되어 있는 차동 증폭 회로(36)에 전압원(VDD) 이상의 신호가 공급되면 동작할 수 없기 때문에(예를 들면, VDD= 1.8볼트인데 대하여 신호 진폭 중심 레벨이 2.5볼트의 신호가 버스 라인을 경유하여 공급된 경우), 차동 증폭 회로(36)에 공급되는 신호의 레벨을 차동 증폭 회로(36)로 수신할 수 있는 범위의 레벨까지 시프트시키기 위해서이다.
이 소진폭 인터페이스 입력 회로(30)도, 도 9와 같이 차동 증폭 회로(32)의 입력 단자(16, 18)로 전송 라인을 경유하여 수신한 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호(INA, INB)로 표현되는 2진값에 해당하는 2진 신호를 차동 증폭 회로(36)로부터 출력하는 회로이다.
즉, 입력 단자(16, 18)에 각각 별도로 인가된 신호(INA, INB)는 차동 증폭 회로(32)로 증폭되고, 각각 레벨 시프트 회로(34)의 N채널 MOSFET(N1, N2)의 게이트에 인가된다. N채널 MOSFET(N1)의 소스와 정전류원(CS11)의 접속점에 접속된 출력 단자(61) 및 N채널 MOSFET(N2) 소스와 정전류원(CS12)의 접속점에 접속된 출력 단자(62)로부터, 서로 역상 관계에 있고 또한 소정의 레벨만큼 레벨 시프트된 다른 전압 레벨의 신호가 각각 출력되어 차동 증폭 회로(36)의 (+)입력 및 (-)입력에 인가된다.
그 차동 증폭 회로(36)의 (+)입력에 인가되는 신호의 레벨 시프트량과, 상기 신호와 역상 관계에 있고 (-)입력에 인가되는 신호의 레벨 시프트량이 이상적인 동일한 양으로 되고, 또한 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호가 레벨 시프트 회로(34)로부터 출력되어 차동 증폭 회로(36)의 (+)입력 및 (-)입력에 인가되면, 차동 증폭 회로(36)의 (+)입력에 인가되는 전압 레벨이 (-)입력에 인가되는 전압 레벨보다도 높을 때엔, 차동 증폭 회로(36)의 출력으로부터 고레벨의 전압이 출력되고, 차동 증폭 회로(36)의 (+)입력에 인가되는 전압 레벨이 (-)입력에 인가되는 전압 레벨보다도 낮을 때엔, 차동 증폭 회로(36)의 출력으로부터 저레벨의 전압이 출력된다. 이에 의해, 차동 증폭 회로(32)의 입력 단자(16, 18)에 입력되고, 서로 역상 관계에 있으며 또한 다른 전압 레벨의 2개의 신호(INA, INB)로 표현되는 2진값에 해당하는 2진 신호가 차동 증폭 회로(36)로부터 출력된다. 이 2진 신호는 서로 역상 관계에 있으며 또한 다른 전압 레벨의 2개의 신호(INA, INB)와 이상적인 시간 관계를 유지하고 있다, 즉, 신호(INA, INB)의 신호 시간축 폭과 동일한 신호 시간축 폭을 갖는 신호로 되어 있기 때문에, 그 2진 신호가 CMOS 내부회로(38)의 신호 처리에 제공된 경우, 그 신호 처리에 어떠한 불합리함도 생기지 않는다.
또한, 소진폭 인터페이스 입력 회로의 다른 예로서, 도 12의 것이 있다.
이 소진폭 인터페이스회로(40)는 레벨 시프트 회로(42)와, 차동 증폭 회로(36)로 구성된다. 그리고, 레벨 시프트 회로(42)는 도 7과 동일 구성의 2개의 레벨 시프트 회로(421, 422)로 구성되고, 제 1 레벨 시프트 회로(421)는 N채널 MOSFET(N1)와 정전류원(CS11)으로 구성되고, 제 2 레벨 시프트 회로(422)는 N채널 MOSFET(N2)와 정전류원(CS12)으로 구성되어 있다. 이 2개의 레벨 시프트 회로(421. 422)의 입력 단자(21, 22)에 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호(INA, INB)가 전송 라인을 경유하여 입력되도록 구성되고, 그리고, 이 2개의 출력 단자(61, 62)가 각각 차동 증폭 회로(36)의 (-)입력 및 (+)입력에 접속되어 있다.
그리고, 이 소진폭 인터페이스 입력 회로(40)에 있어서 레벨 시프트 회로(42)를 쓰는 이유는, 레벨 시프트 회로(42)의 후단에 접속되어 있는 차동 증폭 회로(36)에 전압원(VDD) 이상의 신호가 공급되면 동작할 수 없기 때문에(예를 들면, VDD= 1.8볼트인데 대하여 신호 진폭 중심 레벨이 2.5볼트의 신호가 버스 라인을 경유하여 공급된 경우), 차동 증폭 회로(36)에 공급되는 신호의 레벨을 차동 증폭 회로(36)로 수신할 수 있는 범위의 레벨까지 시프트시키기 위해서이다.
이와 같이 구성되는 소진폭 인터페이스 입력 회로(40)도, 도 9 및 도 11과 같이 레벨 시프트 회로(421, 422)의 입력 단자(21, 22)에 입력되는 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호(INA, INB)로 표현되는 2진값에 해당하는 2진 신호를 차동 증폭 회로(36)로부터 출력하는 회로이다.
즉, 레벨 시프트 회로(421, 422)의 입력 단자(21, 22)에 각각 별도로 인가된 신호(INA, INB)는 각각 레벨 시프트 회로(421, 422)에서 레벨 시프트되고, N채널 MOSFET(N1)의 소스와 정전류원(CS11)의 접속점에 접속된 출력 단자(61) 및 N채널 MOSFET(N2)의 소스와 정전류원(CS12)의 접속점에 접속된 출력 단자(62)에서 서로 역상 관계에 있고 또한 다른 전압 레벨의 신호가 각각 출력되어 차동 증폭 회로(6)의 (+)입력 및 (-)입력에 인가된다.
그 차동 증폭 회로(36)의 (+)입력에 인가되는 신호의 레벨 시프트량이 상기 신호와 역상 관계에 있고 (-)입력에 인가되는 신호의 레벨 시프트량과 이상적인 동일한 양이고, 또한 레벨 시프트 회로(42)로부터 출력되며 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호가 각각 차동 증폭 회로(36)의 (+)입력 및 (-)입력에 인가되면, 차동 증폭 회로(36)의 (+)입력에 인가되는 전압 레벨이 (-)입력에 인가되는 전압 레벨보다도 높을 때엔, 차동 증폭 회로(36)의 출력으로부터 고레벨의 전압이 출력되고, 차동 증폭 회로(36)의 (+)입력에 인가되는 전압 레벨이 (-)입력에 인가되는 전압 레벨보다도 낮을 때엔, 차동 증폭 회로(36)의 출력으로부터 저레벨의 전압이 출력된다. 이에 의해, 레벨 시프트 회로(421, 422)의 입력 단자(21, 22)에 입력되며 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호(INA, INB)로 표현되는 2진값에 해당하는 2진 신호가 차동 증폭 회로(36)로부터 출력된다. 이 2진 신호는 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호(INA,INB)와 이상적인 시간 관계를 유지하고 있다, 즉, 신호(INA, INB)의 신호 시간축 폭과 동일한 신호 시간축 폭을 갖는 신호로 되어있기 때문에, 그 2진 신호가, CMOS 내부회로(38)의 신호 처리에 제공된 경우, 그 신호 처리에 아무런 불합리도 생기지 않는다.
또한, 상기의 레벨 시프트 회로를 사용하는 소진폭 인터페이스 출력 회로가 있다. 그 예를 도 13에 도시한다.
이 소진폭 인터페이스 출력 회로(50)는 도 11에 도시한 소진폭 인터페이스 입력 회로(30)의 구성과 거의 같다.
다른 점은, 그 레벨 시프트 회로(34)의 출력 단자(61, 62)를 전송 라인(52)을 경유하여 부하 저항(54)에 접속한 점과, 출력 회로이기 때문에, 버스 라인에 접속되어 있는 부하를 고속으로 구동하기 위해서, 트랜지스터 사이즈(예를 들면, N채널 MOSFET(N1, N2, N3, N4)) 및 정전류값(예를 들면, ICS1, ICS2, 20의 정전류값)이 큰 값을 갖는 것이다.
따라서, 도 13에 도시한 다른 구성 부분과 동일한 부분에는 동일한 부호를 붙여 그 설명을 생략한다.
또한, 소진폭 인터페이스 출력 회로의 동작도 거의 같다.
즉, 입력 단자(16, 18)에 각각 별도로 인가되며, 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호(INA, INB)는 차동 증폭 회로(32)에서 증폭되고, 각각 레벨 시프트 회로(34)의 N채널 MOSFET(N1, N2)의 게이트에 인가된다. N채널MOSFET(N1)의 소스와 정전류원(CS11)의 접속점에 접속된 출력 단자(61) 및 N채널 MOSFET(N2)의 소스와 정전류원(CS12)의 접속점에 접속된 출력 단자(62)에서, 서로 역상 관계이고 또한 다른 전압 레벨에 있는 동시에, 소정의 레벨 시프트량만큼 레벨 시프트된 신호가 각각 출력되어 부하 저항기(54)에 공급된다. 부하 저항기(54)는 규정된 전압 레벨의 신호가 공급된 경우에, 그 정상적인 동작을 하도록 구성되어 있다.
따라서, 레벨 시프트 회로에 의해 주어지는 레벨 시프트량이 프로세스, 온도의 변동에 의해 변동되지 않는 경우에, 부하 저항기(54)는 정상적인 동작을 한다.
그런데, 상기 수학식 3에서, 특히 VT및 μ는 제조 프로세스의 편차에 의한 특성 변동이나 동작 온도에 의존하는 성질을 갖는다.
지금, 어떤 제조 프로세스 및 동작 온도의 조건에 있어서, VIN= 3.OV(V는 볼트를 나타낸다), {2IDS/β}1/2= 1V, VT= O.5V 라고 하면,
VOUT= 3.0V - 1.0V - 0.5V = 1.5V
가 되지만(도 8의 (A)), 상기 어떤 제조 프로세스 및 동작 온도의 조건이 변화되어 VT가 0.5V에서 0.8V로 변화되고, μ가 0.8배가 되었다고 하면,
V0UT= 3.OV - 1.22V - 0.8V = 1.08V
가 되어 (도 8의 (B)), 제조 프로세스 및 동작 온도의 조건이 변화되더라도 상기 어떤 제조 프로세스 및 동작 온도의 조건과 동일한 출력 전압(VOUT)을 얻고 싶다고 하는 원래의 레벨 시프트 회로의 동작으로부터 크게 어긋나 버린다. 즉, 출력 전압(VOUT)의 레벨 시프트량이 변화되어 버린다.
따라서, 상술한 종래의 레벨 시프트 회로에서는, 소정의 레벨 시프트량이 얻어지지 않는 단점이 있다. 또한, 이러한 단점은 전원 전압의 변동에 의해서도 생긴다.
이러한 단점이 도 7에 도시한 레벨 시프트 회로(1)에는 있기 때문에, 이 레벨 시프트 회로(1)를 사용하여 구성되는 도 9에 도시한 소진폭 인터페이스 입력 회로에는, 제조 프로세스, 동작 온도, 전원 전압의 변동에 의해, 레벨 시프트 회로(1)로부터 출력되는 레벨 시프트 후의 신호의 레벨 시프트량의 변동에 기인하는 문제점이 생긴다.
즉, 제조 프로세스, 동작 온도, 전원 전압의 변동에 의해, 그 레벨 시프트 후의 신호가 도 10의 VOUT1 중의 레벨 시프트량이 적정한 VOUT1S로부터 도 10의 VOUT1 중의 VOUT1U로 상승하고, 상기 레벨 시프트 후의 신호가 콤퍼레이터(14)에서 기준 전압(VCP)과 비교되면, 콤퍼레이터(14)는 도 10의 VOUT2의 (2)에 도시한바와 같은 2진 신호를 출력한다.
그 결과, 이렇게 출력되는 2진 신호의 신호폭은 정규의 신호폭(도 10의 VOUT2의 (1))보다도 넓게 된다, 즉, 2진 신호에 스큐가 발생하여, 이 2진 신호를 수신하는 CMOS 내부회로(22)의 오동작의 원인이 된다.
또한, 역으로, 제조 프로세스, 동작 온도, 전원 전압의 변동에 의해, 그 레벨 시프트 후의 신호가 도 10의 VOUT1 중의 레벨 시프트량이 적정한 VOUT1S에서 도 10의 VOUT1 중의 VOUT1D로 하강하고, 상기 레벨 시프트 후의 신호가 콤퍼레이터(14)에서 기준 전압(VCP)과 비교되면, 콤퍼레이터(14)는 도 10의 VOUT2의 (3)에 도시한 바와 같은 2진 신호가 출력한다. 그 결과, 출력되는 2진 신호의 신호폭은 정규의 신호폭(도 10의 VOUT2의(1))보다도 좁게 된다, 즉, 2진 신호에 스큐가 발생하고, 이 또한 CMOS 내부회로의 오동작의 원인이 된다.
도 9에 도시한 소진폭 인터페이스 입력 회로(10)에 관해서 설명한 스큐의 문제, 즉, 제조 프로세스, 동작 온도, 전원 전압의 변동에 의해 레벨 시프트 회로(1)로부터 출력되는 레벨 시프트 후의 신호의 레벨 시프트량의 변동에 기인하는 문제는 도 11 및 도 12에 도시한 소진폭 인터페이스 입력 회로에서도 또한 생기는 문제이다. 도 11 및 도 12에서 후단이 차동 증폭 회로이기 때문에, 도 9와 같이 기준 레벨에 기인한 스큐가 아니라, 차동 신호의 진폭 중심 레벨, 소위 오프셋 전압의 변동에 기인한 스큐가 발생한다.
즉, 제조 프로세스, 동작 온도, 전원 전압의 변동에 의해, 그 레벨 시프트 후의 신호는 정규의 신호 레벨로부터 상승하던가 또는 하강하던가 한다.
이 경우, 도 11에 도시한 소진폭 인터페이스 입력 회로(30)에 있어서도, 또한, 도 12에 도시한 소진폭 인터페이스 입력 회로(40)에 있어서도, 그 차동 증폭 회로(36)의 (+)입력에 인가되는 신호 레벨과 (-)입력에 인가되는 신호 레벨 사이에 레벨 시프트량의 변동분에 차이가 없는 경우에는, 정규의 레벨 시프트량과 다른 레벨 시프트량만큼 레벨 시프트된 후에 각 신호를 차동 증폭 회로(36)로 차동 증폭하여 얻어지는 2진 신호와 정규의 레벨 시프트량만큼 레벨 시프트된 후의 각 신호를 차동 증폭 회로(36)로 차동 증폭하여 얻어지는 2진 신호 사이에는 차이가 없다.
그렇지만, 레벨 시프트 회로(341)와 레벨 시프트 회로(342)의 레벨 시프트량에, 또한, 레벨 시프트 회로(421)와 레벨 시프트 회로(422)의 레벨 시프트량에 차이가 발생하면, 상기한 바와 같이 기준에 기인하는 스큐가 아니라, 오프셋 전압의 변동에 기인하는 스큐의 문제가 생긴다.
따라서, 스큐가 생긴 2진 신호를 수신하는 CMOS 내부회로에 오동작을 생기게 하는 문제점이 있다.
또한, 도 13에 도시한 소진폭 인터페이스 출력 회로에서도, 레벨 시프트 회로의 레벨 시프트량의 변동에 의해 정규의 레벨 시프트량으로부터 어긋난 레벨 시프트량의 출력 신호가 소진폭 인터페이스 출력 회로에서 출력되는 문제가 있다. 이와 같이 레벨 시프트량이 변동하면, 규정된 레벨 시프트량의 입력 신호가 공급되었을 때 정상적인 동작을 해야 하는 소진폭 인터페이스 입력 회로가 오동작 하는 문제점이 있으며, 이것은 또 다른 문제점을 유발한다.
이러한 문제점을 방지하기 위해서, 통상적으로, 레벨 시프트량의 값과 후단의 회로가 오동작하지 않는 입력 전압을 미리 구하고, 상기 입력 전압이 일탈되지 않도록 레벨 시프트 값이 설정된다. 이러한 목적을 위한 레벨 시프트량의 조절은 정전류원을 통해 흐르는 IDS를 조절하는 제 1 방법과, N채널 MOSFET(N5)의 β를 조절하는 제 2 방법이 있다. 예를 들면, 제 1 방법에 있어서, 레벨 시프트량을 크게하고 싶은 때에는, 드레인 전류(IDS)를 크게 하면 되고, 제 2 방법으로서는, β와 관련된 항, 예를 들면, W를 작게 하면 된다.
제 1 방법에 사용하는 경우에는, IDS의 증대 효과가 평방근으로 나타나기 때문에, 레벨 시프트량을 거의 두배로 하기 위해서는, 드레인 전류(IDS)를 4배로 하여야 한다. 이것은 소비 전력을 증대하게 되는 문제점이 있다.
따라서, 이러한 변경 방법은, 절전이 강하게 요구되는 배터리에 의해 구동되는 집적 회로 등의 분야에서 채택하기에는 아주 불리하다.
또한, 제 2 방법에 의한 때에는, N채널 MOSFET(N5)의 출력 임피던스가 커짐으로써 고속성이 손상된다고 하는 문제점이 있다.
따라서, 제 2 변경방법은 고속의 신호를 취급하는 집적 회로에는 채용할 수 없다.
이와 같이, 이들 두 변경 방법의 어느 방법에 의해서도 레벨 시프트량이 변경될 수 있지만, 제조 프로세스, 동작 온도, 전원 전압의 변동에 의한 레벨 시프트량의 변동은 아직 해결할 수 없는 문제로서 남게된다.
본 발명은 상기의 문제점을 감안하여 이루어진 것으로서, 제조 프로세스, 동작 온도, 전원 전압에 변동이 있더라도, 소정의 레벨 시프트량만큼 레벨 시프트된 신호를 출력할 수 있는 레벨 시프트 회로를 제공하고, 또한 이러한 레벨 시프트 회로를 사용하는 입력 회로 및 출력 회로를 제공하는 것을 그 목적으로 한다.
과제를 해결하기 위한 수단
본 발명의 제 1 양상에 따르면, 제 1 절연 게이트 트랜지스터의 소스와 상기 제 1 절연 게이트 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터의 드레인을 접속하고, 입력 신호를 상기 제 1 절연 게이트 트랜지스터의 게이트에 인가하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터 사이의 접속점으로부터 상기 입력 신호를 소망하는 양만큼 레벨 시프트한 출력 신호를 출력시키는 레벨 시프트 회로가 제공되는데,
상기 제 1 및 제 2 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같게 하고, 또한 상기 제 2 절연 게이트 트랜지스터의 게이트에 정전압을 인가하도록 구성된다.
상기 제 1 양상에 있어서, 상기 제 2 절연 게이트 트랜지스터의 게이트는 상기 제 1 및 제 2 절연 게이트 트랜지스터의 제조 프로세스의 편차에 의해 유발되는 특성 변동, 동작 온도, 및 동작 전압에 영향을 받지 않는 정전압을 제공받도록 구성되는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 하기의 수학식 4에 의해 주어지는 동일한 값을 공유하는 것이 바람직하다:
(1/T)× W/L
여기서, T는 게이트 절연막의 두께, W는 게이트 채널 폭, L은 게이트 채널 길이이다.
또한, 상기 2개의 절연 게이트 트랜지스터는 하기의 수학식 5에 의해 주어지는 동일한 값을 공유하는 것이 바람직하다.
μ × εr × (S/T) × W/L
여기서, μ는 표면 이동도, εr은 게이트 절연막의 비유전율, S는 게이트 채널의 단위 면적이다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 외부에서 공급되도록 구성되는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 내에서 발생된 밴드갭 기준 전압(band-gap reference voltage)을 기초로 생성된 임의의 정전압으로 하는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터의 각각에서, 소스와 백게이트(back-gate)는 상호 연결되는 구성인 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터의 어느 쪽에서도, 소스와 백게이트는 상호 연결되지 않는 구성인 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각의 백게이트는 기판에 공급되는 최고 전위 또는 최저 전위에 클램프되는 구성인 것이 바람직하다.
본 발명의 제 2 양상에 따르면, 전단(preceding-stage)의 회로에서 출력된 신호의 전압 레벨을, 상기 전단의 회로와 동작 전압을 달리하는 후단 회로의 입력 동작 레벨로 하는데 필요한 레벨 시프트량만큼, 레벨 시프트하고, 상기 후단의 회로에 공급하는 입력 회로가 제공되는데,
상기 입력 회로는 제 1 절연 게이트 트랜지스터의 소스와 상기 제 1 절연 게이트 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터의 드레인을 접속하고, 입력 신호를 상기 제 1 절연 게이트 트랜지스터의 게이트에 인가하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 접속점에서 상기 입력 신호를 소망하는 양만큼 레벨 시프트한 출력 신호를 출력시키는 레벨 시프트 회로를 포함하고,
상기 제 1 및 제 2 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같게 하고, 또한 상기 제 2 절연 게이트 트랜지스터의 게이트에 정전압을 인가하도록 구성한 것을 특징으로 하고 있다.
상기 제 2 양상에 있어서, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 제조 프로세스의 편차에 의한 특성 변동, 및 동작 온도에 의존하지 않는 상기 정전압이 상기 제 2 절연 게이트 트랜지스터의 게이트에 인가되도록 구성되는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 하기의 수학식 6에 의해 주어지는 동일한 값을 공유하는 것이 바람직하다.
(1/T) × W/L
또한, 상기 2개의 절연 게이트 트랜지스터는 하기의 수학식 7에 의해 주어지는 동일한 값을 공유하는 것이 바람직하다.
μ × εr × (S/T) × W/L
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 외부에서 공급되도록 구성하는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 내에서 발생된 밴드갭 기준 전압을 기초로 생성된 임의의 정전압으로 하는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각에서, 소스와 백게이트는 상호 연결되는 구성인 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터의 어느 쪽에 있어서도, 소스와 백게이트는 상호 연결되지 않는 구성인 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각의 백게이트는 기판에 공급되는 최고 전위 또는 최저 전위에 클램프되는 구성인 것이 바람직하다.
또한, 상기 전단의 회로는 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호가 공급되어 하나의 출력 신호를 하나의 출력 단자에 출력하는 차동 증폭 회로이고, 상기 레벨 시프트 회로는 하나의 입력 단자 및 하나의 출력 단자를 갖는 회로이고, 상기 후단의 회로는 한 쪽의 입력 단자에 기준 전압이 인가되는 콤퍼레이터이고, 상기 차동 증폭 회로의 하나의 출력 단자는 상기 레벨 시프트 회로의 하나의 입력 단자에 접속되고, 상기 레벨 시프트 회로의 하나의 출력 단자는 상기 콤퍼레이터의 다른 쪽의 입력 단자에 접속되는 것이 바람직하다.
또한, 상기 전단의 회로는 2개의 입력 단자 및 2개의 출력 단자을 갖는 차동 증폭 회로이고, 상기 레벨 시프트 회로는 2개의 입력 단자 및 2개의 출력 단자을 갖는 회로이고, 상기 후단의 회로는 2개의 입력 단자을 갖는 차동 증폭 회로이며, 상기 전단의 차동 증폭 회로는 그 2개의 입력 단자에 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호가 공급되고, 그 2개의 출력 단자는 상기 레벨 시프트 회로에 대응하는 입력 단자에 접속되고, 상기 레벨 시프트 회로의 2개의 출력 단자는 상기 후단의 차동 증폭 회로에 대응하는 입력 단자에 접속되는 것이 바람직하다.
본 발명의 제 3 양상에 따르면, 입력 신호의 전압 레벨을 출력단의 입력 동작 레벨로 하는데 필요한 레벨 시프트량만큼 상기 입력 신호를 레벨 시프트하여 상기 출력단에 공급하는 입력 회로가 제공되는데,
제 1 절연 게이트 트랜지스터의 소스와 상기 제 1 절연 게이트 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터의 드레인을 접속하고, 입력 신호를 상기 제 1 절연 게이트 트랜지스터의 게이트에 인가하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 접속점에 상기 입력 신호를 소망하는 양만큼 레벨 시프트한 출력 신호를 출력시키는 레벨 시프트 회로를 포함하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같게 하고, 또한 상기 제 2 절연 게이트 트랜지스터의 게이트에 정전압을 인가하도록 구성한 것을 특징으로 하고 있다.
상기 제 3 양상에 있어서, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 제조 프로세스의 편차에 의한 특성 변동 및 동작온도에 의존하지 않는 상기 정전압이 상기 제 2 절연 게이트 트랜지스터의 게이트에 인가되도록 구성되는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 하기의 수학식 8에 의해 주어지는 동일한 값을 공유하는 것이 바람직하다.
(1/T) × W/L
또한, 상기 2개의 절연 게이트 트랜지스터는 하기의 수학식 9에 의해 주어지는 동일한 값을 공유하는 것이 바람직하다.
μ×εr × (S/T) × W/L
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 외부에서 공급되도록 구성하는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 내에서 발생된 밴드갭 기준 전압을 기초로 생성된 임의의 정전압으로 하는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 절연 게이트 트랜지스터 각각에 있어서, 소스와 백게이트는 상호 연결되는 구성인 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 어느쪽의 절연 게이트 트랜지스터에 있어서도, 소스와 백게이트는 상호 연결되지 않는 구성인 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각의 백게이트는 기판에 공급되는 최고 전위 또는 최저 전위에 클램프되는 구성인 것이 바람직하다.
또한, 상기 레벨 시프트 회로는 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호가 공급되는 2개의 입력 단자 및 2개의 출력 단자를 갖는 회로이며,상기 출력단은 2개의 입력 단자를 갖는 차동 증폭 회로이고, 상기 레벨 시프트 회로의 2개의 출력 단자는 상기 출력단의 대응하는 입력 단자에 접속되는 구성인 것이 바람직하다.
또한, 본 발명의 제 4 양상에 따르면, 입력단으로부터 출력된 신호를 부하 저항기에 소정의 레벨 시프트량만큼 레벨 시프트하여 출력하는 출력 회로가 제공되는데,
제 1 절연 게이트 트랜지스터의 소스와 상기 제 1 절연 게이트 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터의 드레인을 접속하고, 입력 신호를 상기 제 1 절연 게이트 트랜지스터의 게이트에 인가하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 접속점에 상기 입력 신호를 소망하는 양만큼 레벨 시프트한 출력 신호를 출력시키는 레벨 시프트 회로를 포함하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같게 하고, 또한 상기 제 2 절연 게이트 트랜지스터의 게이트에 정전압을 인가하도록 구성한 것을 특징으로 하고있다.
상게 제 4 양상에 있어서, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 제조 프로세스의 편차에 의한 특성 변동, 및 동작 온도에 의존하지 않는 상기 정전압은 상기 제 2 절연 게이트 트랜지스터의 게이트에 인가되도록 구성되는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 하기의 수학식 10에 의해 주어지는 동일한 값을 공유하는 것이 바람직하다.
(1/T) × W/L
또한, 상기 2개의 절연 게이트 트랜지스터는 하기의 수학식 11에 의해 주어지는 동일한 값을 공유하고, 또한 다른 쪽의 절연 게이트 트랜지스터의 게이트에 프로세스 및 온도에 의존성을 갖지 않는 정전압를 인가하도록 구성하는 것이 바람직하다.
μ × εr × (S/T) × W/L
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 밖에서 공급되도록 구성하는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 내에서 발생된 밴드갭 기준 전압을 기초로 생성된 임의의 정전압으로 하는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 절연 게이트 트랜지스터 각각에서, 소스와 백게이트는 상호 연결되는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 어느쪽의 절연 게이트 트랜지스터에 있어서도, 소스와 백게이트는 상호 연결되지 않는 것이 바람직하다.
또한, 상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각의 백게이트는 기판에 공급되는 최고 전위 또는 최저 전위에 클램프되는 것이 바람직하다.
또한, 상기 입력단은 2개의 입력 단자 및 2개의 출력 단자를 갖는 차동 증폭 회로이며, 상기 레벨 시프트 회로는 2개의 입력 단자 및 부하 저항기의 2개의 입력 단자에 접속되는 2개의 출력 단자를 갖는 회로이고, 상기 차동 증폭 회로는 그 2개의 입력 단자에 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호가 공급되고, 그 2개의 출력 단자는 상기 레벨 시프트 회로의 2개의 입력 단자에 접속되는 것이 바람직하다.
도 1은 본 발명의 제 1 실시예인 레벨 시프트 회로의 구성을 도시한 도면.
도 2는 도 1에 도시된 상기 레벨 시프트 회로의 동작 파형도.
도 3은 본 발명의 제 2 실시예인 소진폭 인터페이스 입력 회로의 구성을 도시한 도면.
도 4는 본 발명의 제 3 실시예인 소진폭 인터페이스 입력 회로의 구성을 도시한 도면.
도 5는 본 발명의 제 4 실시예인 소진폭 인터페이스 입력 회로의 구성을 도시한 도면.
도 6은 본 발명의 제 5 실시예인 소진폭 인터페이스 출력 회로의 구성을 도시한 도면.
도 7은 종래의 레벨 시프트 회로의 구성을 도시한 도면.
도 8의 A 와 B는 도 7에 도시된 상기 레벨 시프트 회로의 동작 파형도.
도 9는 종래의 하나의 소진폭 인터페이스 입력 회로의 구성을 도시한 도면.
도 10은 도 9에 도시된 상기 소진폭 인터페이스 회로의 동작 파형도.
도 11은 종래의 다른 소진폭 인터페이스 회로의 구성을 도시한 도면.
도 12는 종래의 또다른 소진폭 인터페이스 회로의 구성을 도시한 도면.
도 13은 종래의 또다른 소진폭 인터페이스 회로의 구성을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1A, 1B, 1C : 레벨 시프트 회로 2 : 제 1 입력 단자
4 : 제 2 입력 단자 6, 16, 18 : 입력 단자
10A : 소진폭 인터페이스 입력 회로(입력 회로)
12, 32, 36 : 차동 증폭 회로 14 : 콤퍼레이터
3OA: 소진폭 인터페이스 입력 회로(입력 회로)
4OA : 소진폭 인터페이스 입력 회로(입력 회로)
5OA : 소진폭 인터페이스 출력 회로(출력 회로)
54 : 부하 저항기
실시예
이하, 도면을 참조하여 본 발명의 실시의 형태에 관해서 설명한다. 설명은, 실시예를 써서 구체적으로 한다.
제 1 실시예
도 1에 도시된 본 실시예의 레벨 시프트 회로(1A)는, 프로세스, 온도에 변동이 있더라도, 소정의 레벨 시프트량만큼 레벨 시프트된 출력 전압을 출력할 수 있는 레벨 시프트 회로에 관계되고, 레벨 시프트 회로(1A)는 제 1 입력 단자(2)와, 게이트가 제 1 입력 단자(2)에 접속되고 드레인이 전압원(VDD)에 접속된 N채널 MOSFET(N1)와, 드레인이 N채널 MOSFET(N1)의 소스에 접속되고 게이트가 정전압원에 접속하는 제 2 입력 단자(4)에 접속되고 소스가 접지 전위에 접속된 N채널 MOSFET(N2)와, N채널 MOSFET(N1)의 소스와 N채널 MOSFET(N2)의 드레인의 접속점에 접속된 출력 단자(6)을 포함하고, 이들 N채널 MOSFET(N1, N2)는 동일한 기판상에 형성된다. 이들 MOSFET의 게이트 절연막은 실리콘 산화막이다. 또한, 정전압원의 전압(VR)은 제조 프로세스, 동작 온도나, 전원 전압에 의존하지 않는 정전압으로 선정된다. 전압(VR)은 칩 외부로부터 공급되어도 되고, 또한, 칩 내의 밴드갭 전압 또는 밴드갭 전압을 승압, 강압 한 임의의 값을 사용해도 된다.
그리고, N채널 MOSFET(N1, N2)는 그들의 β1및 β2가 동일하도록 형성된다. N채널 MOSFET(N1)의 β1값은 하기의 수학식 12에 의해 주어지고, N채널 MOSFET(N2)의 β2값은 하기의 수학식 13에 의해 주어진다:
β1 = μCOX × W1/L1
β2 = μCOX × W2/L2
여기서, μ는 표면 이동도(m2/볼트× 초)이고, COX는 게이트 채널의 단위 면적당 정전용량(패러드), W는 게이트 채널 폭(m), 그리고 L은 게이트 채널 길이(m)이다.
또한, COX는, 하기의 수학식 14에 의해 주어진다:
COX = εo ×εr × S/TOX
여기서, εO는 진공의 유전율(패러드/m), εr는 비유전율, S는 게이트 채널의 단위면적값(m2), TOX는 실리콘 산화막의 두께(m)이다.
그리고, N채널 MOSFET(N1, N2) 각각은 그들의 백게이트(소자 형성 영역)와 소스가 서로 접속된다.
다음에, 도 1 및 도 2를 참조하여 본 실시예의 동작에 관해서 설명한다.
고레벨의 전압(VIN)이 제 1 입력 단자(2)에 입력되고, 전압(VR)이 제 2 입력 단자(4)에 인가되면, 그 전압(VR)은 N채널 MOSFET(N2)의 게이트와 소스 사이에 인가되어 하기의 수학식 15에 의해 주어지는 전류(IDS)가 N채널 MOSFET(N1,N2)에 흐른다.
IDS = 1/2β2(VGS-VT)2
게이트-소스간 전압(VGS)은 하기의 수학식 16에 의해 주어진다:
VGS = {2IDS/β2}1/2 + VT
N채널 MOSFET(N2)의 게이트에 인가되는 전압(VR)을 상기와 같이 설정되는 전류(IDS)의 값을 결정하는 게이트-소스간 전압(VGS)의 값과 같이 설정함으로써, 하기의 수학식 17이 얻어진다:
IDS = 1/2β2(VGS-VT)2 = 1/2β2(VR-VT)2
이 실시예에 있어서도, 출력 단자(6)에 발생하는 출력 전압(VOUT)은 하기의 수학식 18에 의해 주어지는 종래 회로의 경우와 유사하다:
VOUT = VIN - VGS
상기 수학식 18에 상기 수학식 16 및 수학식 17을 대입하면 하기의 수학식 19가 얻어진다:
V0UT = VIN - {[2 × 1/2β2(VR-VT)2/β1]1/2 + VT}
= VIN- [β2/β1]1/2(VR- VT) - VT
N채널 MOSFET(N1)의 β1와 N채널 MOSFET(N2)의 β2가 같게 되도록, 즉, N채널 MOSFET(N1)의 게이트 채널 폭(W1)과 게이트 채널 길이(L1)의 비와, N채널 MOSFET(N2)의 게이트 채널 폭(W2)과 게이트 채널 길이(L2)의 비가 같도록 N채널 MOSFET(N1및 N1)가 형성되어 있기 때문에, 본 실시예의 레벨 시프트 회로(1A)의 출력 전압(VOUT)은 하기의 수학식 20과 같이 주어진다.,
VOUT = VIN - VR
VR은 제조 프로세스, 동작 온도, 전원 전압에 의존하지 않는 값으로 설정되어 있기 때문에, 출력 전압(VOUT)은 제조 프로세스, 동작 온도, 전원 전압에 의존하여 변동되지 않는다. 즉, 레벨 시프트 회로(1A)의 레벨 시프트량은 제조 프로세스, 동작 온도, 전원 전압에 의해서 변동되지 않는다.
이와 같이, 이 구성에 의하면, 레벨 시프트 회로에서 출력되는 출력 전압(VOUT)은 제조 프로세스, 동작 온도, 전원 전압에 의존하지 않는 전압으로서 출력될 수 있다. 즉, 제조 프로세스, 동작 온도, 전원 전압이 변동하더라도, 레벨 시프트량에 변동이 없는 출력 전압(VOUT)을 레벨 시프트 회로(1A)에서 출력할 수가 있다.
또한, 상기 수학식 20에서 명확하게 알 수 있는 바와 같이, 레벨 시프트량은 정전압(VR)을 조절하는 것에 의해 자유로운 값으로 설정될 수 있다. 또한, 그 설정에 있어서, 종래와 같이, NMOS를 흐르는 전류나 게이트폭(W)을 바꿀 필요가 없기 때문에, 종래 예와 같은 소비 전력의 증가나 레벨 시프트 회로의 고속성을 손상하는 문제점은 발생하지않는다.
예를 들면, VR= 1.5V라고 하면, VOUT= 3V - 1.5V = 1.5V로 된다(도 2의 (B)). 이 기술적 의의는, 종래 회로에서는 도 9을 참조하여 설명한 바와 같이, 제조 프로세스, 동작 온도, 전원 전압이 변동하면 레벨 시프트량이 변동하여 VOUT= O.95V로 되어버리게 되지만, 본 실시예의 레벨 시프트 회로에 의하면, 가령 제조 프로세스, 동작 온도, 전원 전압이 변동했다고 하더라도, 레벨 시프트량에 변동이 생기지 않음으로, 레벨 시프트 회로에서 원래 출력하고 싶은 출력 전압(VOUT)인 1.5 V(도 2의 (A))를 출력할 수 있다는 것이다.
제 2 실시예
본 실시예는, 소진폭 인터페이스 입력 회로 내의 입력단의 차동 증폭 회로에서 출력되는 신호의 전압 레벨을 출력 단자의 콤퍼레이터에 입력되는 신호의 전압 레벨에 적합시키기 위해서, 제 1실시예에서 사용된 레벨 시프트 회로(1A)(도 1)를 소진폭 인터페이스회로 내의 차동 증폭 회로와 콤퍼레이터 사이의 전압의 레벨 시프트에 적용한 예이다.
상기 레벨 시프트 회로(1A)는 그 후단에 접속되어 있는 콤퍼레이터(14)와 동일 칩 내에 형성되고, 콤퍼레이터(14)에는 레벨 시프트 회로(1A) 보다도 낮은 VDD(예를 들면, 레벨 시프트 회로(1A)가 3볼트인데 대하여 콤퍼레이터(14)는 1.8볼트)가 공급되기 때문에, 상기 레벨 시프트 회로(1A)는 입력 신호의 레벨을 콤퍼레이터(14)로 수신할 수 있는 범위의 레벨까지 시프트시키는데 쓰인다.
본 실시예의 소진폭 인터페이스 입력 회로(10A)는 전송 라인을 경유하여 전송되어 오는, 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호를 각각 별도의 입력에서 수신하는 차동 증폭 회로(12)와, 레벨 시프트 회로(1A)와, 콤퍼레이터(14)를 포함한다.
본 실시예의 소진폭 인터페이스 입력 회로(10A)의 차동 증폭 회로(12)와 콤퍼레이터(14)는 도 9를 참조하여 설명한 것과 같으며, 레벨 시프트 회로(1A)는 도 1을 참조하여 설명한 것과 같다.
따라서, 본 실시예의 구성에 있어서, 도 1 및 도 9의 구성 부분과 동일한 각 부분에는 동일한 부호를 붙여 그 설명을 생략한다.
다음에, 도 3 및 도 10를 참조하여 본 실시예의 동작에 관해서 설명한다.
본 실시예의 레벨 시프트 회로에서도, 도 9에 관해서 설명한 바와 같이, 차동 증폭 회로(12)의 입력 단자(16, 18)에, 서로 역상 관계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호(INA, INB)(도 10의 INA, INB)가 입력된다. 그러면, 차동 증폭 회로(12)의 출력 단자(O4)로부터 차동 증폭된 신호(INB)가 출력된다. 그 신호(INB)는 레벨 시프트 회로(1A)의 입력 단자(2)에 인가된다. 레벨 시프트 회로(1A)의 출력 단자(6)로부터 레벨 시프트된 신호가 출력된다. 레벨 시프트 회로(1A)의 레벨 시프트량은 레벨 시프트 회로(1A)에 입력되는 신호의 신호 레벨을, 도 9의 회로와 같이 콤퍼레이터(14)의 신호 레벨로 시프트시키는 양으로 설정되어 있다.
상기 레벨 시프트 회로(1A)에서의 레벨 시프트의 동작은, 도 1 및 도 2를 참조하여 상세히 설명한 바와 같이, 제조 프로세스, 동작 온도, 전원 전압에 의존성을 갖지 않는다.
따라서, 레벨 시프트 회로(1A)에서 출력되는 신호는 제조 프로세스, 동작 온도, 전원 전압에 의존성이 없는 레벨 시프트량만큼 레벨 시프트된 신호로 되어있다.
이 신호가 콤퍼레이터(14)의 (-)입력에 공급되기 때문에, 레벨 시프트 회로를 구성하는 N채널 MOSFET(N1, N2)의 제조 프로세스, 동작 온도, 전원 전압에 변동이 있었다고 해도, 2진 신호는 서로 역상 관계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호(INA, INB)에 해당하는 스큐가 없는 2진 신호로서 콤퍼레이터(14)로부터 출력될 수 있다.
이와 같이, 이 구성에 의하면, 도 9에 도시한 소진폭 인터페이스 입력 회로(10)와 같이, 콤퍼레이터(14)의 (-)입력에 인가되는 신호가 제조 프로세스, 동작 온도, 전원 전압에 의존하여 레벨 시프트 회로(1A)에서 출력되는 신호의 레벨 시프트량이 변동하여 도 10의 VOUT1U나, V0UT1D와 같이 상승하던가, 하강하던가 하는 일은 없게되어 콤퍼레이터(14)로부터 스큐가 없는 2진 신호를 CMOS 내부회로(22)에 공급할 수가 있다.
따라서, CMOS 내부회로(22)를 오동작 시킬 우려는 없어진다.
또한, 상기의 수학식 20으로부터 명확하게 알 수 있는 바와 같이, 레벨 시프트량의 조절은 정전압(VR)을 조절함으로써 자유로운 값으로 설정될 수가 있다. 또한, 그 설정에 있어서, 종래와 같이, NMOS를 흐르는 전류나 게이트폭(W)을 바꿀 필요가 없기 때문에, 종래 예와 같은 소비 전력의 증가나, 레벨 시프트 회로의 고속성을 손상하는 문제점은 발생하지않는다.
제 3 실시예
본 실시예는, 입력단의 차동 증폭 회로에서 출력되는 신호의 전압 레벨을 출력단의 차동 증폭 회로에 입력되는 신호의 전압 레벨에 적합시키기 위해서, 소진폭 인터페이스 입력 회로 내의 입력단의 차동 증폭 회로와 출력단의 차동 증폭 회로 사이에 제 1 실시예의 레벨 시프트 회로를 적용한 예이다.
도 4에 도시된 바와 같이, 레벨 시프트 회로(1B)는 그 후단에 접속되어 있는 차동 증폭 회로(36)와 동일 칩 내에 형성되고, 차동 증폭 회로(36)에는 레벨 시프트 회로(1B)보다도 낮은 VDD(예를 들면, 레벨 시프트 회로(1B)가 3볼트이데에 대하여 차동 증폭 회로(36)는 1.8볼트)가 공급되기 때문에, 레벨 시프트 회로(1B)는 차동 증폭 회로(36)에 공급되는 신호의 레벨을 차동 증폭 회로(36)에서 수신할 수 있는 범위의 레벨까지 시프트시키는데 쓰인다.
본 실시예의 소진폭 인터페이스 입력 회로(30A)는 전송 라인을 경유하여 전송되어 오는 서로 역상 관계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호를 각각 별도의 입력 단자에서 수신하는 차동 증폭 회로(32)와, 차동 증폭 회로(32)의 2개의 출력 단자에 해당하는 입력 단자(21, 22)가 접속되는 레벨 시프트 회로(1B)와, 레벨 시프트 회로(1B)의 2개의 출력 단자(61, 62)에 대응하는 입력 단자와 접속된 차동 증폭 회로(36)로 구성되어 있다.
상기 차동 증폭 회로(32 및 36)는 도 11에 관해서 설명한 것과 같다.
그리고, 레벨 시프트 회로(1B)는 제 1 레벨 시프트 회로(1B1)와 제 2 레벨 시프트 회로(1B2)로 구성되는데, 제 1 레벨 시프트 회로(1B1)와 제 2 레벨 시프트 회로(1B2)는 도 1의 구성과 동일하기 때문에, 제 1 레벨 시프트 회로(1B1) 및 제 2 레벨 시프트 회로(1B2)를 구성하는 각 N채널 MOSFET에는, 제 1 레벨 시프트 회로(1B1) 및 제 2 레벨 시프트 회로(1B2)를 구별하는 참조번호 1, 2를 아래 첨자로서 붙이고, 제 1 레벨 시프트 회로(1B1) 및 제 2 레벨 시프트 회로(1B2)의 설명을 생략한다.
이어서, 차동 증폭 회로(32)와, 레벨 시프트 회로(1B)와, 차동 증폭 회로(36)의 접속 관계에 관해서 설명한다.
차동 증폭 회로(32)의 출력 단자(O3)는 제 1 레벨 시프트 회로(1B1)의 입력 단자(21)를 접속되고, 출력 단자(O4)는 제 2 레벨 시프트 회로(1B2)의 입력 단자(22)와 접속되어 있다. 제 1 레벨 시프트 회로(1B1)의 출력 단자(61)는 차동 증폭 회로(36)의 (+)입력에 접속되고, 제 2 레벨 시프트 회로(1B2)의 출력 단자(62)는 차동 증폭 회로(36)의 (-)입력에 접속되어 있다.
다음에, 도 4을 참조하여 본 실시예의 동작에 관해서 설명한다.
전송 라인을 경유하여 전송되어 오는, 서로 역상 관계에 있고 전압 레벨을 달리하는 2개의 입력 신호(INA, INB)가 차동 증폭 회로(32)의 입력 단자(16, 18)에각각 별도로 인가된다. 상기 신호(INA, INB)는 차동 증폭 회로(32)에서 증폭되고, 각각 레벨 시프트 회로(1B)의 N채널 MOSFET(N11, N21)의 게이트에 인가된다.
그러면, 서로 역상 관계에 있으며 다른 전압 레벨이고, 소정의 레벨 시프트량만큼 레벨 시프트된 두 신호가 레벨 시프트 회로(1B1)의 출력 단자(61)와 레벨 시프트 회로(1B2)의 출력 단자(62)로부터 출력된다
레벨 시프트 회로(1B)의 각 레벨 시프트 회로(1B1, 1B2))의 출력 단자(61, 62)로부터 레벨 시프트된 신호의 레벨 시프트량은, 레벨 시프트 회로(1B)의 각각 별도의 레벨 시프트 회로(1B1, 1B2))에 입력되는 신호의 신호 레벨을, 도 11의 회로와 같이 차동 증폭 회로(36)의 신호 레벨로 레벨 시프트시키는 양으로 설정되어 있다.
상기 레벨 시프트 회로(1B)의 각 레벨 시프트 회로(1B1, 1B2)에 있어서의 레벨 시프트의 동작은, 도 1 및 도 2를 참조하여 상세히 설명한 바와 같이, 프로세스, 온도에 의존하여 변동되지 않는다.
따라서, 레벨 시프트 회로(1B)의 각각 별도의 레벨 시프트 회로(1B1, 1B2)로부터 출력되는 각각의 신호는 제조 프로세스, 동작 온도, 전원 전압에 의존성이 없는 레벨 시프트량만큼 레벨 시프트된 신호로 되어있다.
이들 2개의 신호가 차동 증폭 회로(36)의 (+)입력 및 (-)입력에 공급되기 때문에, 레벨 시프트 회로를 구성하는 N채널 MOSFET(N11, N12, N21, N22)의 제조 프로세스, 동작 온도, 전원 전압에 변동이 있었다고 해도, 이진 신호는 서로 역상 관계으로 또한 전압 레벨을 달리하는 2개의 입력 신호(INA, INB)에 해당하는 스큐가 없는 2진 신호로서 차동 증폭 회로(36)로부터 출력될 수 있다.
이와 같이, 이 구성에 의하면, 도 11에 도시한 소진폭 인터페이스 입력 회로(30)와 같이, 차동 증폭 회로(36)의 (+)입력 및 (-)입력에 인가되는 신호가, 제조 프로세스, 동작 온도, 전원 전압에 의존하여 레벨 시프트 회로(34)로부터 출력되는 신호의 레벨 시프트량이 변동하여 도 10의 VOUT1U나, V0UT 1D와 같이 상승하거나, 하강하거나 하는 일이 없게 되어, 차동 증폭 회로(36)로부터 스큐가 없는 2진 신호를 CMOS 내부회로(38)에 공급할 수 있다.
따라서, CMOS 내부회로(38)를 오동작 시킬 우려는 없어진다.
또한, 상기 수학식 20에서 명확하게 알 수 있는 바와 같이, 레벨 시프트량은 정전압(VR)을 조절하는 것에 의해 자유로운 값으로 설정될 수 있다. 또한, 그 설정에 있어서, 종래와 같이, NMOS 트랜지스터를 흐르는 전류나 게이트폭(W)을 바꿀 필요는 없기 때문에, 종래 예와 같은 소비 전력의 증가나, 레벨 시프트 회로의 고속성을 손상하는 문제점은 발생하지않는다.
제 4 실시예
본 실시예는, 전송 라인을 경유하여 소진폭 인터페이스 입력 회로의 2개의 입력 단자에 입력되는, 서로 역상관 계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호의 전압 레벨을 출력단의 차동 증폭 회로의 각 입력에 입력되는 신호의전압 레벨에 적합시키기 위해서, 소진폭 인터페이스 입력 회로의 각 입력 단자와 출력단의 차동 증폭 회로의 각 입력 단자 사이에 제 1실시예의 레벨 시프트 회로를 적용한 예이다. 그리고, 본 실시예에 있어서 레벨 시프트 회로(1C)를 쓰는 이유는, 레벨 시프트 회로(1C)의 후단에 접속되어 있는 차동 증폭 회로(36)에 전압원(VDD) 이상의 신호가 공급되면 동작할 수 없기 때문에(예를 들면, VDD= 1.8볼트인데 대하여 신호 진폭 중심 레벨이 2.5볼트의 신호가 버스 라인을 경유하여 공급된 경우), 차동 증폭 회로(36)에 공급되는 신호의 레벨을 차동 증폭 회로(36)에서 수신할 수 있는 범위의 레벨까지 시프트시키기 위해서이다.
본 실시예의 소진폭 인터페이스 입력 회로(40A)는, 서로 역상 관계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호를 각각 별도의 입력 단자에 수신하는 레벨 시프트 회로(1C)와, 레벨 시프트 회로(1C)의 2개의 출력 단자에 해당하는 입력 단자와 접속되는 차동 증폭 회로(36)로 구성되어 있다.
상기 차동 증폭 회로(36)는 도 11을 참조하여 설명한 것과 같다.
그리고, 레벨 시프트 회로(1C)는 제 1 레벨 시프트 회로(1C1)와 제 2 레벨 시프트 회로(1C2)로 구성되지만, 제 1 레벨 시프트 회로(1C1)와 제 2 레벨 시프트 회로(1C2)가 도 1의 구성과 동일하기 때문에, 제 1 레벨 시프트 회로(1C1) 및 제 2 레벨 시프트 회로(1C2)를 구성하는 각 N채널 MOSFET에는 제 1 레벨 시프트 회로(1C1) 및 제 2 레벨 시프트 회로(1C2)를 구별하는 참조번호 1, 2를 아래 첨자로서 붙이고, 제 1 레벨 시프트 회로(1C1) 및 제 2 레벨 시프트 회로(1C2)의 설명을 생략한다.
이어서, 레벨 시프트 회로(1C)와 차동 증폭 회로(36)의 접속 관계에 관해서 설명한다.
서로 역상 관계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호를 전송 라인을 통해 수신하는 2개의 입력 단자의 한쪽의 입력 단자는 제 1 레벨 시프트 회로(1C1)의 입력 단자(21)이고, 다른 쪽의 입력 단자는 제 2 레벨 시프트 회로(1C2)의 입력 단자(22)이다. 제 1 레벨 시프트 회로(1C1)의 출력 단자(61)는 차동 증폭 회로(36)의 (+)입력에 접속되고, 제 2 레벨 시프트 회로(1C2)의 출력 단자(62)는 차동 증폭 회로(36)의 (-)입력에 접속되어 있다.
다음에, 도 5을 참조하여 본 실시예의 동작에 관해서 설명한다.
전송 라인을 경유하여 전송되어 오는, 서로 역상 관계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호(INA, INB)가 레벨 시프트 회로(1C)의 입력 단자(21, 22)에 각각 별도로 인가된다. 그러면, 레벨 시프트 회로(1C1)의 출력 단자(61)와 레벨 시프트 회로(1C2)의 출력 단자(62)에서 서로 역상 관계에 있고 다른 전압 레벨이며 각각 동일한 레벨 시프트량만큼 레벨 시프트된 신호가 레벨 시프트 회로(1C1)의 출력 단자(61)와 레벨 시프트 회로(1C2)의 출력 단자(62)에서 각각 출력된다. 레벨 시프트 회로(1C)의 각 레벨 시프트 회로(1C1, 1C2)의 출력 단자(61, 62)로부터 레벨 시프트된 신호의 레벨 시프트량은 레벨 시프트 회로(1C)의 각각 별도의 레벨 시프트 회로(1C1, 1C2)에 입력되는 신호의 신호 레벨을, 도 12의 회로와 같이 차동 증폭 회로(36)의 신호 레벨로 시프트시키는 양으로 설정되어 있다.
그 레벨 시프트 회로(1C)의 각 레벨 시프트 회로(1C1, 1C2)에 있어서의 레벨 시프트의 동작은, 도 1 및 도 2를 참조하여 상세히 설명한 바와 같이, 프로세스, 온도에 의존하여 변동되지 않는다.
따라서, 레벨 시프트 회로(1C)의 각각 별도의 레벨 시프트 회로(1C1, 1C2)로부터 출력되는 각각의 신호는, 제조 프로세스, 동작 온도, 전원 전압에 의존성이 없는 레벨 시프트량만큼 레벨 시프트된 신호로 되어있다.
이들 2개의 신호가, 차동 증폭 회로(36)의 (+)입력 및 (-)입력에 공급되기 때문에, 레벨 시프트 회로를 구성하는 N채널 MOSFET(N11, N12, N21, N22)의 제조 프로세스, 동작 온도, 전원 전압에 변동이있었다고 해도, 이진 신호는 서로 역상 관계이고 더군다나 전압 레벨을 달리하는 2개의 입력 신호(INA, INB)에 대응하는 스큐가 없는 2진 신호로서 차동 증폭 회로(36)로부터 출력될 수 있다.
이와 같이, 이 구성에 의하면, 도 12에 도시한 소진폭 인터페이스 입력 회로(40)와 같이, 차동 증폭 회로(36)의 (+)입력 및 (-)입력에 인가되는 신호가, 제조 프로세스, 동작 온도, 전원 전압에 의존하여 레벨 시프트 회로(42)로부터 출력되는 신호의 레벨 시프트량이 변동하여 도 10의 VOUT1U나, VOUT1D와 같이 상승하거나, 하강하거나 하는 일이 없게 되어, 차동 증폭 회로(36)로부터 스큐가 없는 2진 신호를 CMOS 내부회로(38)에 공급할 수가 있다.
따라서, CMOS 내부회로(38)를 오동작 시킬 우려는 없어진다.
또한, 상기 수학식 20에서 명확하게 알 수 있는 바와 같이, 레벨 시프트량은 정전압(VR)을 조절함으로써 자유로운 값으로 설정될 수 있다. 또한, 그 설정에 있어서, 종래와 같이, NMOS 트랜지스터를 흐르는 전류나 게이트폭(W)을 바꿀 필요는 없기 때문에, 종래 예와 같은 소비 전력의 증가나, 레벨 시프트 회로의 고속성을 손상하는 문제점은 발생하지 않는다.
제 5 실시예
도 6에 도시된 바와 같이, 본 실시예는, 소진폭 인터페이스 출력 회로 내의 입력단의 차동 증폭 회로(32)로부터 출력되는 신호의 전압 레벨을 부하 저항기(54)에 공급되는 신호의 전압 레벨에 적합시키기 위해서, 입력단의 차동 증폭 회로(32)와 부하 저항기(54) 사이에 제 1실시예의 레벨 시프트 회로를 적용한 예이다.
본 실시예의 소진폭 인터페이스 출력 회로(50A)는 서로 역상 관계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호를 각각 별도의 입력 단자(16, 18)에서 수신하는 차동 증폭 회로(32)와, 차동 증폭 회로(32)의 2개의 출력 단자(O3, O4)에 대응하는 입력 단자(21, 22)와 접속되는 레벨 시프트 회로(1B)를 포함하고, 레벨 시프트 회로(1B)의 2개의 출력 단자(61, 62)는 전송 라인(52)에 접속되어 구성되어 있다.
상기 차동 증폭 회로(32)는 도 11를 참조하여 설명한 것과 같으며, 레벨 시프트 회로(1B)는 도 4를 참조하여 설명한 것과 같다.
따라서, 이 예의 구성에 있어서, 도 4 및 도 11의 구성 부분과 동일한 각 부분에는 동일한 부호를 붙여 그 설명을 생략한다.
다음에, 도 6을 참조하여 본 실시예의 동작에 관해서 설명한다.
서로 역상 관계에 있고 또한 전압 레벨을 달리하는 2개의 입력 신호(INA, INB)가 차동 증폭 회로(32)의 입력 단자(16, 18)에 각각 별도로 인가된다. 상기 신호(INA, INB)는 차동 증폭 회로(32)에서 증폭되고, 각각 레벨 시프트 회로(1B)의 N채널 MOSFET(N11, N21)의 게이트에 인가된다.
그러면, 레벨 시프트 회로(1B1)의 출력 단자(61)와 레벨 시프트 회로(1B2)의 출력 단자(62)에서 서로 역상 관계에 있고 다른 전압 레벨이며 소정의 레벨 시프트량만큼 레벨 시프트된 신호는 각각 레벨 시프트 회로(1B1)의 출력 단자(61)와 레벨 시프트 회로(1B2)의 출력 단자(2)에서 출력된다
이 경우, 레벨 시프트 회로(1B)의 각 레벨 시프트 회로(1B1, 1B2)의 출력 단자(61, 62)로부터 레벨 시프트된 신호의 레벨 시프트량은, 레벨 시프트 회로(1B)의 각각 별도의 레벨 시프트 회로(1B1, 1B2)에 입력되는 신호의 신호 레벨이, 부하 저항기(54)에 의해 수신되도록 하는 신호 레벨로 레벨 시프트시키는 양으로 설정되어 있다.
그 레벨 시프트 회로(1B)의 각 레벨 시프트 회로(1B1, 1B2)에 있어서의 레벨 시프트의 동작은, 도 1 및 도 2를 참조하여 상세히 설명한 바와 같이, 제조 프로세스, 동작 온도, 전원 전압에 의존하여 변동되지 않는다.
따라서, 레벨 시프트 회로(1B)의 각각 별도의 레벨 시프트 회로(1B1, 1B2)로부터 출력되는 각각의 신호는 제조 프로세스, 동작 온도, 전원 전압에 의존하지 않는 레벨 시프트량만큼 레벨 시프트된 신호로 되어있다.
이들 2개의 신호는 전송 라인(52)을 경유하여 부하 저항기(54)에 공급된다.
이와 같이, 이 구성에 의하면, 레벨 시프트 회로를 구성하는 N채널 MOSFET(N11, N12, N21, N22)의 제조 프로세스, 동작 온도, 전원 전압에 변동이 있었다고 해도, 부하 저항기(54)에 규정된 레벨 시프트량의 신호를 공급할 수 있기 때문에, 부하 저항기(54)에 오동작이 발생하는 경우는 없게 된다.
또한, 상기 수학식 20에서 명확하게 알 수 있는 바와 같이, 레벨 시프트량은 정전압(VR)를 조절함으로써 자유로운 값으로 설정될 수 있다. 또한, 그 설정에 있어서, 종래와 같이, NMOS 트랜지스터를 흐르는 전류나 게이트폭(W)을 바꿀 필요가 없기 때문에, 종래 예와 같은 소비 전력의 증가나, 레벨 시프트 회로의 고속성을 손상시키는 문제점은 발생하지 않는다.
이상, 본 발명의 실시예를 도면을 참조하여 상술하여 왔는데, 본 발명의 구체적인 구성은 이들 실시예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위 내에서 수정 및 변경될 수 있다.
예를 들면, 상기 실시예에 있어서는, W1/Ll= W2/L2로 하는 실시예에 관해서 설명하였지만, (1/TOX1)TW1/L1= (1/T0X2)W2/L2로 하여도 좋다.
또한, N채널 MOSFET을 사용하는 실시예를 설명하였지만, P채널 MOSFET을 사용하여 구성할 수도 있다.
또한, 백게이트와 소스를 상호 연결하는 실시예를 설명하였지만, 레벨 시프트량의 변동이 허용될 수 있는 범위내에서 백게이트와 소스가 상호 연결되지 않을 수도 있다.
더욱, MOSFET의 게이트 절연막으로서 실리콘산화막을 예시하였지만, 다른 게이트 산화막이 사용될 수도 있다.
이상 설명한 바와 같이, 본 발명의 구성에 의하면, 제조 프로세스, 동작 온도, 전원 전압에 의존하여 레벨 시프트량을 변동시켜 버리는 절연 게이트 트랜지스터의 변동 요인을 제거하며, 그 제거에 있어서 소비 전류의 증대나 회로 동작의 고속성을 손상하는 인자가 들어 가지 않도록 레벨 시프트 회로를 구성했기 때문에, 종래의 레벨 시프트량의 변경 방법과 같이 소비 전류의 증대가 레벨 시프트 회로에 발생하거나, 레벨 시프트 회로의 동작의 고속성을 손상하거나 하는 일은 없다. 그리고, 레벨 시프트 회로의 레벨 시프트량의 설정을 전압으로 변경할 수 있는 구성으로 했기 때문에, 레벨 시프트량의 변경을 전압의 변경으로 자유롭게 설정할 수가 있다.
또한, 이 레벨 시프트 회로를 소진폭 인터페이스 입력 회로에 적용했을 때, 레벨 시프트 회로의 레벨 시프트량은 제조 프로세스, 동작 온도, 전원 전압에 의존하여 변동되지 않기 때문에, 제조 프로세스, 동작 온도, 전원 전압의 변동으로, 그입력 회로에서 출력되는 2진 신호에 스큐를 발생하지 않게 되어, 입력 회로에 접속되는 회로의 오동작을 방지할 수가 있다.
또한, 소진폭 인터페이스 입력 회로에서의 소비 전력이나, 고속성이 요구되는 분야에서는, 상기 레벨 시프트 회로를 사용하여 구성한 소진폭 인터페이스 입력 회로에 이점이 생긴다.
또한, 이 레벨 시프트 회로를 소진폭 인터페이스 출력 회로에 적용했을 때, 레벨 시프트 회로의 레벨 시프트량은 제조 프로세스, 동작 온도, 전원 전압에 의존하여 변동되지 않기 때문에, 제조 프로세스, 동작 온도, 전원 전압의 변동으로 인해, 그 출력 회로에서, 서로 역상 관계에 있고 또한 다른 전압 레벨에 있는 동시에, 소정의 레벨 시프트량으로부터 어긋나서 레벨 시프트된 신호가 발생하는 일은 없게 되어 출력 회로에 접속되는 부하 저항기에 오동작을 발생하는 일은 없어진다.
또한, 소진폭 인터페이스 출력 회로에서의 소비 전력이나, 고속성이 요구되는 분야에서는, 상기 레벨 시프트 회로를 사용하여 구성한 소진폭 인터페이스 출력 회로에 이점이 생긴다.

Claims (40)

  1. 제 1 절연 게이트 트랜지스터의 소스와 상기 제 1 절연 게이트 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터의 드레인을 접속하고, 입력 신호를 상기 제 1 절연 게이트 트랜지스터의 게이트에 인가하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 접속점에서 상기 입력 신호를 소망하는 양만큼 레벨 시프트한 출력 신호를 출력시키는 레벨 시프트 회로에 있어서,
    상기 제 1 및 제 2 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같게 하고, 또한 상기 제 2 절연 게이트 트랜지스터의 게이트에 정전압을 인가하도록 구성된 것을 특징으로 하는 레벨 시프트 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 절연 게이트 트랜지스터의 제조 프로세스의 편차에 의한 특성 변동, 동작 온도 및 동작 전압에 의존하지 않는 상기 정전압은 상기 제 2 절연 게이트 트랜지스터의 게이트에 인가되도록 구성된 것을 특징으로 하는 레벨 시프트 회로.
  3. 제 1 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 (1/T) × W/L(여기서, T는 게이트 절연막의 두께, W는 게이트 채널 폭, L은 게이트 채널 길이이며, 이하의 청구항에도 적용됨)에 의해 주어지는 동일한 값을 공유하는 것을 특징으로 하는 레벨 시프트 회로.
  4. 제 1 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 μ× εr× (S/T) × W/L(여기서, μ는 표면이동도, εr은 게이트절연막의 비유전율, S는 게이트 채널의 단위 면적이며, 이하의 청구항에도 적용됨)에 의해 주어지는 동일한 값을 공유하는 것을 특징으로 하는 레벨 시프트 회로.
  5. 제 1 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 외부로부터 공급되도록 구성된 것을 특징으로 하는 레벨 시프트 회로.
  6. 제 1 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 내에서 발생된 밴드갭 기준 전압을 기초로 생성된 임의의 정전압으로 한 것을 특징으로 하는 레벨 시프트 회로.
  7. 제 1 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 절연 게이트 트랜지스터 각각에서 소스와 백게이트가 상호 연결되어 있는 것을 특징으로 하는 레벨 시프트 회로.
  8. 제 1 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 어느 쪽의 절연 게이트 트랜지스터에 있어서도, 소스와 백게이트가 상호 연결되어 있지 않는 것을 특징으로 하는 레벨 시프트 회로.
  9. 제 1 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각의 백게이트는 기판에 공급되는 최고 전위 또는 최저 전위에 클램프되는 것을 특징으로 하는 레벨 시프트 회로.
  10. 전단의 회로에서 출력된 신호의 전압 레벨을 상기 전단의 회로와 동작 전압을 달리하는 후단의 회로의 입력 동작 레벨로 하는데 필요한 레벨 시프트량 만큼 레벨 시프트되고, 상기 후단의 회로에 공급하는 입력 회로에 있어서,
    제 1 절연 게이트 트랜지스터의 소스와 상기 제 1 절연 게이트 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터의 드레인을 접속하고, 입력 신호를 상기 제 1 절연 게이트 트랜지스터의 게이트에 인가하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 접속점에서 상기 입력 신호를 소망하는 양만큼 레벨 시프트한 출력 신호를 출력시키는 레벨 시프트 회로를 포함하고,
    상기 제 1 및 제 2 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같게 하고, 또한 상기 제 2 절연 게이트 트랜지스터의 게이트에 정전압을 인가하도록 구성한 것을 특징으로 하는 입력 회로.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 절연 게이트 트랜지스터의 제조 프로세스의 편차에 의한 특성 변동 및 동작 온도에 의존하지 않는 상기 정전압이 상기 제 2 절연 게이트 트랜지스터의 게이트에 인가되도록 구성된 것을 특징으로 하는 입력 회로.
  12. 제 10 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 (1/T) × W/L에 의해 주어지는 동일한 값을 공유하는 것을 특징으로 하는 입력 회로.
  13. 제 10 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 μ × εr× (S/T) × W/L에 의해 주어지는 동일한 값을 공유하는 것을 특징으로 하는 입력 회로.
  14. 제 10 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 외부로부터 공급되도록 구성된 것을 특징으로 하는 입력 회로.
  15. 제 10 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 내에서 발생된 밴드갭 기준 전압을 기초로 생성된 임의의 정전압으로 한 것을 특징으로 하는 입력 회로.
  16. 제 10 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 절연 게이트 트랜지스터 각각에서 소스와 백게이트는 상호 연결되는 것을 특징으로 하는 입력 회로.
  17. 제 10 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 어느 쪽의 절연 게이트 트랜지스터에 있어서도 소스와 백게이트는 상호 연결되지 않는 것을 특징으로 하는 입력 회로.
  18. 제 10 항에 있어서,상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각의 백게이트는 기판에 공급되는 최고 전위 또는 최저 전위에 클램프되는 것을 특징으로 하는 입력 회로.
  19. 제 10 항에 있어서,
    상기 전단의 회로는, 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호를 공급받아 하나의 출력 단자에 하나의 출력 신호를 출력하는 차동 증폭 회로이며, 상기 레벨 시프트 회로는 하나의 입력 단자 및 하나의 출력 단자를 구비하는 회로이고, 상기 후단의 회로는 한 쪽의 입력 단자에 기준 전압이 인가되는 콤퍼레이터이며, 상기 차동 증폭 회로의 하나의 출력 단자는 상기 레벨 시프트 회로의 하나의 입력 단자에 접속되고, 상기 레벨 시프트 회로의 하나의 출력 단자는 상기 콤퍼레이터의 다른 쪽의 입력 단자에 접속된 것을 특징으로 하는 입력 회로.
  20. 제 10 항에 있어서,
    상기 전단의 회로는 2개의 입력 단자 및 2개의 출력 단자를 구비하는 차동 증폭 회로이며, 상기 레벨 시프트 회로는 2개의 입력 단자 및 2개의 출력 단자를 구비하고, 상기 후단의 회로는 2개의 입력 단자를 구비하는 차동 증폭 회로이며, 상기 전단의 차동 증폭 회로는 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호를 공급받고, 그 2개의 출력 단자는 상기 레벨 시프트 회로에 대응하는 입력 단자에 접속되고, 상기 레벨 시프트 회로의 2개의 출력 단자는 상기 후단의 차동 증폭 회로에 대응하는 입력 단자에 접속된 것을 특징으로 하는 입력 회로.
  21. 입력 신호의 전압 레벨을 출력단의 입력 동작 레벨로 하는데 필요한 레벨 시프트량만큼 상기 입력 신호를 레벨 시프트하여 상기 출력단에 공급하는 입력 회로에 있어서,
    제 1 절연 게이트 트랜지스터의 소스와 상기 제 1 절연 게이트 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터의 드레인을 접속하고, 입력 신호를 상기 제 1 절연 게이트 트랜지스터의 게이트에 인가하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 접속점에서 상기 입력 신호를 소망하는 양만큼 레벨 시프트한 출력 신호를 출력하는 레벨 시프트 회로를 포함하고,
    상기 제 1 및 제 2 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같게 하고, 또한 상기 제 2 절연 게이트 트랜지스터의 게이트에 정전압을 인가하도록 구성한 것을 특징으로 하는 입력 회로.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 절연 게이트 트랜지스터의 제조 프로세스의 편차에 의한 특성 변동 및 동작 온도에 의존하지 않는 상기 정전압이 상기 제 2 절연 게이트 트랜지스터의 게이트에 인가되도록 구성된 것을 특징으로 하는 입력 회로.
  23. 제 21 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 (1/T) × W/L에 의해 주어지는 동일한 값을 공유하는 것을 특징으로 하는 입력 회로.
  24. 제 21 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 μ× εr× (S/T) × W/L에 의해 주어지는 동일한 값을 공유하는 것을 특징으로 하는 입력 회로.
  25. 제 21 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 외부에서 공급되도록 구성한 것을 특징으로 하는 입력 회로.
  26. 제 21 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 내에서 발생된 밴드갭 기준 전압을 기초로 생성된 임의의 정전압으로 한 것을 특징으로 하는 입력 회로.
  27. 제 21 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 절연 게이트 트랜지스터 각각에서, 소스와 백게이트는 상호 연결되는 것을 특징으로 하는 입력 회로.
  28. 제 21 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 어느쪽의 절연 게이트 트랜지스터에 있어서도, 소스와 백게이트는 상호 연결되지 않는 것을 특징으로 하는 입력 회로.
  29. 제 21 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각의 백게이트는 기판에 공급되는 최고 전위 또는 최저 전위에 클램프되는 것을 특징으로 하는 입력 회로.
  30. 제 21 항에 있어서,
    상기 레벨 시프트 회로는, 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호가 공급되는 2개의 입력 단자 및 2개의 출력 단자을 구비하는 회로이고, 상기 출력단은 2개의 입력 단자을 갖는 차동 증폭 회로이고, 상기 레벨 시프트 회로의 2개의 출력 단자는 상기 출력단자의 대응하는 입력 단자에 접속된 것을 특징으로 하는 입력 회로.
  31. 입력단으로부터 출력된 신호를 소정의 레벨 시프트량만큼 레벨 시프트하여 출력하는 출력 회로에 있어서,
    제 1 절연 게이트 트랜지스터의 소스와 상기 제 1 절연 게이트 트랜지스터와 동일 도전형의 제 2 절연 게이트 트랜지스터의 드레인을 접속하고, 입력 신호를 상기 제 1 절연 게이트 트랜지스터의 게이트에 인가하고, 상기 제 1 및 제 2 절연 게이트 트랜지스터의 접속점에서 상기 입력 신호를 소망하는 양만큼 레벨 시프트한 출력 신호를 출력시키는 레벨 시프트 회로를 포함하고,
    상기 제 1 및 제 2 절연 게이트 트랜지스터의 게이트 채널 폭과 게이트 채널 길이의 비를 같게 하고, 또한 상기 제 2 절연 게이트 트랜지스터의 게이트에 정전압을 인가하도록 구성한 것을 특징으로 하는 출력 회로.
  32. 제 31 항에 있어서,
    상기 제 1 및 제 2 절연 게이트 트랜지스터의 제조 프로세스의 편차에 의한 특성 변동, 및 동작 온도에 의존하지 않는 상기 정전압이 상기 제 2 절연 게이트 트랜지스터의 게이트에 인가되도록 구성된 것을 특징으로 하는 출력 회로.
  33. 제 31 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 (1/T)× W/L에 의해 주어지는 동일한 값을 공유하는 것을 특징으로 하는 출력 회로.
  34. 제 31 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 μ × εr× (S/T) × W/L에 의해 주어지는 동일한 값을 공유하고, 또한 다른 쪽의 절연 게이트 트랜지스터의 게이트에 프로세스 및 온도에 의존성을 갖지 않는 정전압을 인가하도록 구성한 것을 특징으로 하는 출력 회로.
  35. 제 31 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 외부에서 공급되도록 구성한 것을 특징으로 하는 출력 회로.
  36. 제 31 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 정전압은 기판 내에서 발생된 밴드갭 기준 전압을 기초로 생성된 임의의 정전압으로 한 것을 특징으로 하는 출력 회로.
  37. 제 31 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 절연 게이트 트랜지스터 각각에서, 소스와 백게이트는 상호 연결되는 것을 특징으로 하는 출력 회로.
  38. 제 31 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 또한, 상기 어느쪽의 절연 게이트 트랜지스터에 있어서도, 소스와 백게이트는 상호 연결되지 않는 것을 특징으로 하는 출력 회로.
  39. 제 31 항에 있어서,
    상기 2개의 절연 게이트 트랜지스터는 동일한 기판상에 형성되고, 상기 절연 게이트 트랜지스터 각각의 백게이트는 기판에 공급되는 최고 전위 또는 최저 전위에 클램프되는 것을 특징으로 하는 출력 회로.
  40. 제 31 항에 있어서,
    상기 입력단은 2개의 입력 단자 및 2개의 출력 단자를 구비하는 차동 증폭 회로이며, 상기 레벨 시프트 회로는 2개의 입력 단자 및 부하 회로의 2개의 입력 단자에 접속되는 2개의 출력 단자를 갖는 회로이며, 상기 차동 증폭 회로는 그 2개의 입력 단자에 서로 역상 관계에 있고 또한 다른 전압 레벨의 2개의 신호가 공급되고, 그 2개의 출력 단자는 상기 레벨 시프트 회로의 2개의 입력 단자에 접속된 것을 특징으로 하는 출력 회로.
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