CN108134601B - 接口电路 - Google Patents

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Abstract

接口电路，所述接口电路包括输入电路；所述输入电路包括钳位电路单元、输入缓冲单元、分别与所述钳位电路单元及所述输入缓冲单元耦接的第一输出驱动单元；所述钳位电路单元，适于在确定所述接口电路的端口电源电压大于预设的辅助电源电压时，将所述第一输出驱动单元的端口电压钳位在对应的器件耐压范围内。上述的方案，可以提高接口电路中的输入电路的输入电压范围。

Description

接口电路
技术领域
本发明涉及电路技术领域，特别是涉及一种接口电路。
背景技术
输入输出(I/O)电路，又称接口电路，通常由输入电路和输出电路组成，其用于将来自外部电路的电压摆动信号，转换为可由集成电路识别的数字信号或者将芯片内部的数字信号通过输出接口电路转换为外部电平的电压信号。
但是，现有的输入电路由于受到端口器件的耐压条件的限制，使得输入电路只能实现较小的高压摆动信号，限制了输入电路和输出电路的适用范围。
发明内容
本发明实施例解决的问题是如何提高接口电路中的输入电路的输入电压范围。
为解决上述问题，本发明实施例提供了一种接口电路，包括输入电路；所述输入电路包括钳位电路单元、输入缓冲单元、分别与所述钳位电路单元及所述输入缓冲单元耦接的第一输出驱动单元；所述钳位电路单元，适于在确定所述接口电路的端口电源电压大于预设的辅助电源电压时，将所述第一输出驱动单元的端口电压钳位在对应的工作电压范围内。
可选地，所述第一输出驱动单元包括PMOS驱动器和NMOS驱动器；所述PMOS驱动器包括第一PMOS管和第二PMOS管；所述NMOS驱动器包括第一NMOS管和第二NMOS管；所述第一PMOS管的栅端与所述钳位电路单元的第一输出端耦接，所述第一PMOS管的源端与所述PMOS驱动器的输出端耦接，所述第一PMOS管的漏端与所述输入电路的PAD端耦接；第二PMOS管的栅端和源端均与所述端口电源电压耦接，第二PMOS管的漏端与所述PMOS驱动器的输出端耦接；所述第一NMOS管的栅端与所述钳位电路单元的第二输出端耦接，所述第一NMOS管的漏端与所述PAD端耦接，所述第一NMOS管的源端与所述NMOS驱动器的低压输出端耦接；所述第二NMOS管的栅端和源端与地线耦接，所述第二NMOS管的漏端与所述PAD端耦接。
可选地，所述钳位电路单元包括控制子单元和钳位电压产生子单元；所述控制子单元，适于在确定所述端口电源电压大于所述辅助电源电压时，输出第一控制信号；所述钳位电压产生单元，适于在接收到所述第一控制信号时，输出第一钳位电压信号输入至第一PMOS管的栅端，并输出第二钳位电压信号至所述第一NMOS管的栅端。
可选地，所述输入缓冲单元包括高压输入缓冲子单元和低压输入缓冲子单元；所述高压输入缓冲子单元，适于在所述端口电源电压大于预设的辅助电源电压时，基于所述PMOS驱动器输出的第一电压和所述NMOS驱动器输出的第二电压，输出对应的数字逻辑电平信号；所述低压输入缓冲子单元，适于在所述端口电源电压小于或等于所述辅助电源电压时，基于所述NMOS驱动器输出的第三电压，输出对应的数字逻辑电平信号。
可选地，所述高压输入缓冲子单元包括高压输入缓冲模块、第一电平转换模块和第一数据输入模块；所述高压输入缓冲模块，适于在所述端口电源电压大于辅助电源电压时，基于所述PMOS驱动器输出的第一电压和所述NMOS驱动器输出的第二电压，输出对应的高电平信号或者低电平信号；所述第一电平转换模块，适于将所述高压输入缓冲模块输出对应的高电平信号或者低电平信号转换为对应的数字逻辑低电平信号和数字逻辑高电平信号；所述第一数据输入模块，适于将所述数字逻辑低电平信号或数字逻辑高电平信号进行输出。
可选地，所述高压输入缓冲模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管、第三NMOS管、第五NMOS管、第四NMOS管、第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；所述第三PMOS管的栅端和所述第四PMOS管的栅端分别与差值电压信号耦接；所述第三PMOS管的源端和所述第四PMOS管的源端分别与所述端口电源电压耦接；所述第三PMOS管的漏端与第三电压节点耦接；所述第四PMOS管的漏端与所述第六PMOS管的源端耦接；所述差值电压信号为所述端口电源电压减去所述辅助电源电压得到；第五PMOS管的栅端与所述PMOS驱动器的高压输出端耦接；第五PMOS管的源端与所述第三电压节点耦接；所述第六PMOS管的栅端与所述第三电压节点耦接；所述第六PMOS管的漏端与所述第八PMOS管的源端耦接；所述第七PMOS管的栅端与所述第八PMOS管的栅端分别与所述差值电压信号耦接；所述第七PMOS管的源端与所述第三电压节点耦接；所述第七PMOS管的漏端与所述第三NMOS管的漏端耦接；所述第八PMOS管的栅端与所述差值电压信号耦接；所述第八PMOS管的漏端与第五电压节点耦接；所述第三NMOS管的栅端与所述辅助电源电压信号耦接；所述第三NMOS管的源端与第四电压节点耦接；所述第四NMOS管的栅端与所述NMOS驱动器的低压输出端耦接；所述第四NMOS管的源端与所述第四电压节点耦接；所述第四NMOS管的漏端与地线耦接；所述第五NMOS管的栅端与所述辅助电源电压耦接；所述第五NMOS管的漏端与所述第五电压节点耦接；所述第五NMOS管源端与所述第六NMOS管的漏端耦接；所述第六NMOS管的栅端与所述第四电压节点耦接；所述第六NMOS管的源端与所述地线耦接；所述第七NMOS管的漏端与所述第五电压节点耦接；所述第七NMOS管的栅端与所述辅助电源电压耦接；所述第七NMOS管的源端作为所述高压缓冲输入子单元的缓冲输出端；所述第八NMOS管的栅端与所述辅助电源电压耦接；所述第八NMOS管的漏端与所述第五电压节点耦接；所述第八NMOS管的源端与所述第九NMOS管的漏端耦接；所述第九NMOS管的栅端与所述第四电压节点耦接；所述第九NMOS管的源端与地线耦接。
可选地，所述高压缓冲子单元还包括第一电平切换模块和第二电平切换模块；所述第一电平切换模块耦接于所述第七PMOS管的漏端与所述第三NMOS管的漏端之间；所述第二电平切换单元耦接于所述第八PMOS管与所述第五电压节点之间。
可选地，所述第一电平切换单元包括第九PMOS管和第十NMOS管；所述第九PMOS管的栅端与所述第三NMOS管的漏端耦接；所述第九PMOS管的源端与所述第七PMOS管的漏端耦接；所述第九PMOS管的漏端与所述第十NMOS管的漏端耦接；所述第十NMOS管的栅端与所述第七PMOS管的漏端耦接；所述第十NMOS管的源端与所述第三NMOS管的漏端耦接。
可选地，所述第二电平切换单元包括第十PMOS管和第十一NMOS管；所述第十PMOS管的栅端与所述第五电压节点耦接；所述第十PMOS管的源端与所述第八PMOS管的漏端耦接；所述第十PMOS管的漏端与所述第十一NMOS管的漏端耦接；所述第十一NMOS管的栅端与所述第八PMOS管的漏端耦接；所述第十一NMOS管的源端与所述第五电压节点耦接。
可选地，所述钳位电路单元还包括电压传递子单元；所述电压传递子单元耦接于所述PAD端与所述NMOS驱动器的低压输出端之间，适于在确定所述端口电源电压小于或等于所述辅助电源电压时，将所述PAD端电压无损传递至所述NMOS驱动器的低压输出端。
可选地，所述电压传递子单元包括多路选择开关、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；所述多路选择开关的第一逻辑信号输入端与第一判断逻辑信号以及所述第十五PMOS管的栅端耦接，第二逻辑信号输入端与第二判断逻辑信号以及所述第十一PMOS管的栅端、第十二NMOS管的栅端耦接，第一选择输入端与第一电压节点耦接；所述第十一PMOS管的源端与所述辅助电源电压耦接；所述第十一PMOS管的漏端分别与所述第十二NMOS管的漏端和第十三NMOS管的源端耦接；所述第十二NMOS管的源端与地线耦接；所述第十三NMOS管的栅端与所述第一电压节点耦接；所述第十三NMOS管的漏端与所述第十二PMOS管的漏端和第十四PMOS管的栅端耦接；所述第十二PMOS管的源端与所述PAD端耦接；所述第十二PMOS管的栅端与所述第一电压节点耦接；所述第十三PMOS管的栅端与所述第一电压节点耦接；所述第十三PMOS管的源端与第二电压节点耦接；所述第十三PMOS管的漏端与所述第十四NMOS管的漏端耦接；所述第二电压节点还分别与所述第十四PMOS管的漏端以及所述第十五PMOS管的源端耦接；所述第十四NMOS管的栅端与所述辅助电源电压耦接，所述第十四NMOS管的源端与地线耦接；所述第十四PMOS管的源端与所述PAD端耦接；所述第十五PMOS管的源端与所述第二电压节点耦接；所述第十五PMOS管的漏端作为所述NMOS驱动器的低压输出端。
可选地，所述接口电路还包括输出电路；所述输出电路包括所述钳位电路单元、输出缓冲单元、所述第二输出驱动单元；所述第二输出驱动单元分别与所述钳位电路单元和所述输出缓冲单元耦接；所述钳位电路单元，还适于在确定所述输出电路的端口电源电压大于预设的辅助电源电压时，将所述第二输出驱动单元的端口电压钳位在器件的工作电压范围内。
可选地，所述第二输出驱动单元包括所述PMOS驱动器和所述NMOS驱动器；所述PMOS驱动器包括第一PMOS管和第二PMOS管；所述NMOS驱动器包括第一NMOS管和第二NMOS管；所述第一PMOS管的栅端与所述钳位电路单元的第一输出端耦接；所述第一PMOS管的源端与所述第二PMOS管的漏端耦接；所述第一PMOS管的漏端与所述输出电路的PAD端耦接；第二PMOS管的栅端与所述输出缓冲电路耦接；第二PMOS管的源端与所述端口电源电压耦接；所述第一NMOS管的栅端与所述钳位电路单元的第二输出端耦接；所述第一NMOS管的源端与所述第二NMOS管的漏端耦接；所述第一NMOS管的漏端与所述PAD端耦接；所述第二NMOS管的栅端和所述输出缓冲电路耦接；所述第二NMOS管的源端与地线耦接。
可选地，所述输出缓冲单元包括高压输出缓冲子单元；所述高压输出缓冲子单元包括高压输出驱动通路和NMOS驱动通路；所述高压输出驱动通路，适于在确定所述端口电源电压大于所述辅助电源电压时，驱动所述PMOS驱动器输出在所述端口电源电压与差值电压之间摆动的第一电压；所述差值电压为所述端口电源电压减去所述辅助电源电压得到；所述NMOS驱动通路，适于基于所述PMOS驱动器输出的第一电压，驱动所述NMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第二电压。
可选地，所述控制子单元，还适于在确定所述端口电源电压大于所述辅助电源电压时，输出第三控制信号；所述钳位信号产生子单元，还适于在接收到所述第三控制信号时，输出所述第一钳位电压信号至所述第二PMOS管的栅端，并输出所述第二钳位电压信号至所述第二NMOS管的栅端。
可选地，所述控制子单元，还适于在确定所述端口电源电压小于或等于所述辅助电源电压时，输出第四控制信号；所述钳位信号产生子单元，还适于在接收到所述第四控制信号时，输出所述第二钳位电压信号至所述第二NMOS管的栅端。
可选地，所述第一PMOS管的栅端与地线耦接；所述第一PMOS管的源端与所述端口电源电压耦接；所述第一PMOS管的漏端与所述第二PMOS管的源端耦接；第二PMOS管的栅端与所述钳位电路单元耦接；第二PMOS管的源端与第一PMOS管的漏端耦接；所述第二PMOS管的漏端与所述PAD端耦接。
可选地，所述输出缓冲单元包括低压输出缓冲子单元；所述低压输出缓冲子电单元包括低压输出驱动通路和所述NMOS驱动通路；所述低压输出驱动通路，适于在确定所述端口电源电压小于或等于所述辅助电源电压时，驱动所述PMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第三电压；所述NMOS驱动通路，还适于基于所述PMOS驱动器输出的第一电压和所述低压输出驱动通路输出的第三电压，驱动所述NMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第四电压。
与现有技术相比，本发明的技术方案具有以下的优点：
上述的方案，通过钳位电路单元的设置，可以在端口电源电压大于器件耐压值时，将电路中的晶体管的端口电压钳位在对应的耐压值之内，并可以实现数字逻辑电平的输出，因而可以提高输入电路的输入电压范围，提高输入电路的电压兼容性，可以扩大输入电路的适用范围。
进一步地，在端口电源电压大于器件耐压值时，通过对应的高压输入缓冲子单元可以在所述端口电源电压大于所述辅助电源电压时，基于所述PMOS驱动器的高压输出端输出的第一电压和所述NMOS驱动器的低压输出端输出的和第二电压，输出对应的数字逻辑电平信号，可以实现高压条件的输入缓冲功能，提高输入电路的输入电压的范围，并提高电路工作的安全性。
进一步地，在端口电源电压小于或等于器件耐压值时，通过钳位电路单元中的电压传递单元，可以将PAD端电压无损传递至NMOS驱动器的低压输出端并进入低压输入缓冲子单元进行处理，输出对应的数字逻辑电平信号，可以实现低压条件的输入缓冲功能，提高电路工作的安全性。
进一步地，通过钳位电路单元的设置，可以在输出电路的端口电源电压大于辅助电源电压时，将输出驱动电路的端口电压均限制在对应的安全工作电压范围之内，可以对输出驱动电路的I/O器件进行有效的保护，并可以提高输出电路的输出电压的范围，因而可以扩大输出电路的适用范围。
进一步地，接口电路中的输入电路和输出电路，通过共用钳位电路单元、PMOS驱动器、NMOS驱动器，可以节省电路的面积，节约资源。
附图说明
图1是本发明实施例的接口电路中的输入电路的框架示意图；
图2是本发明实施例中的一种的输入电路的电路图；
图3是本发明实施例中的一种高压输入缓冲模块的电路图；
图4是本发明实施例中的一种电压传递单元的电路图；
图5是本发明实施例中的一种接口电路中的输出电路的框架示意图；
图6是本发明实施例中的输出电路在高压条件下对应的电路图；
图7是本发明实施例中的输出电路在高压条件下对应的时序图；
图8是本发明实施例中的输出电路在低压条件下对应的电路图；
图9是本发明实施例中的输出电路在低压条件下对应的时序图。
具体实施方式
现有技术中，输入输出电路中的输入电路和输出电路的端口电源电压VCCO虽然可以根据端口电平标准的不同而改变，但却受限于端口器件耐压值，使得输入输出电路的端口电源电压VCCO或小于或等于辅助电源VAUX，进而使得输入输出电路的PAD端输出电压仅能在较小范围的电压范围内摆动。
例如，当数字逻辑电平信号VINT为0.9V，辅助电源VAUX为1.8V，I/O器件的耐压也为1.8V，那么端口电源电压VCCO也只能选择小于或等于1.8V的电平标准，而对于通常使用较多的2.5V和3.3V的电平标准则无法兼容。
为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过上述的方案，通过钳位电路单元的设置，可以在端口电源电压大于器件耐压值时，将电路中的晶体管的端口电压钳位在对应的耐压值之内，并可以实现数字逻辑电平的输出，因而可以提高输入电路的输入电压范围，提高输入电路的电压兼容性，可以扩大输入电路的适用范围。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1示出了本发明实施例中的一种接口电路中的输入电路的框架示意图。参见图1，本发明实施例中的输入电路，包括钳位电路单元101、第一输出驱动单元102和输入缓冲单元103，其中，第一输出驱动单元102分别与钳位电路单元101及输入缓冲单元102耦接。
所述钳位电路单元101，适于在确定所述接口电路的端口电源电压大于预设的辅助电源电压时，将所述第一输出驱动单元的端口电压钳位在对应的工作电压范围内；
所述第一输出驱动单元102，适于在所述端口电源电压大于所述辅助电源电压，且PAD端电压在零电压与所述端口电源电压之间摆动时，输出随着输出所述PAD端电压在所述端口电源电压与所述差值电压之间摆动的第一电压，并输出随着所述PAD端电压在所述辅助电源电压与零电压之间摆动的第二电压；在所述端口电源电压小于或等于所述辅助电源电压，输出与所述PAD端电压相等的在零电压与所述端口电源电压之间摆动的第三电压；
所述输入缓冲单元103，适于在所述端口电源电压大于预设的辅助电源电压时，基于所述第一电压和第二电压输出对应的数字逻辑电平信号；在所述端口电源电压小于或等于所述辅助电源电压时，基于所述第三电压输出对应的数字逻辑电平信号。
上述的方案，由于钳位电路单元的设置，可以在端口电源电压大于器件耐压值时，将电路中的晶体管的端口电压钳位在对应的耐压值之内，并可以实现数字逻辑电平的输出，因而可以提高输入电路的输入电压范围，提高输入电路的电压兼容性。
图2示出了本发明实施例中的一种输入电路的电路结构。参见图2，本发明实施例中的输入电路可以包括钳位电路单元201、包括PMOS驱动器202和NMOS驱动器203的第一输出驱动单元，以及包括高压输入缓冲子单元204和低压输入缓冲子单元205的输入缓冲单元。
在本发明一实施例中，PMOS驱动器202包括第一PMOS管PM1和第二PMOS管PM2。其中，第一PMOS管PM1的栅端与钳位电路单元201的第一输出端耦接，第一PMOS管PM1的源端与PMOS驱动器202的高压输出端P_drive耦接，第一PMOS管PM1的漏端与PAD端耦接；第二PMOS管PM2的栅端和源端均与端口电源电压VCCO耦接，第二PMOS管PM2的漏端与PMOS驱动器203的高压输出端P_drive耦接。
在本发明一实施例中，NMOS驱动器203包括第一NMOS管NM1和第二NMOS管NM2；其中，第一NMOS管NM1的栅端与钳位电路单元201的第二输出端耦接，第一NMOS管NM1的漏端与PAD端耦接，第一NMOS管NM1的源端与NMOS驱动器203的低压输出端N_drive耦接；第二NMOS管NM2的栅端和源端与地线GND耦接，第二NMOS管NM2的漏端与PAD端耦接。
在具体实施中，钳位电路单元201可以在确定端口电源电压VCCO大于预设的辅助电源电压VAUX时，输出第一钳位电压信号至第一PMOS管PM1的栅端，并输出第二钳位电压信号至第一NMOS管NM1的栅端。其中，第一钳位电压为所述差值电压(VCCO-VAUX)，第二钳位电压为辅助电源电压VAUX。
在本发明一实施例中，钳位电路单元201包括控制子单元2011和钳位电压产生单元2012。其中，控制子单元2011的输入端与所述端口电源电压VCCO耦接，控制子单元2011的输出端与钳位电压产生单元2012的输入端耦接，钳位电压产生单元2012的第一输出端作为钳位电路单元201的第一输出端，钳位电压产生单元2012的第二输出端作为钳位电路单元201的第二输出端。
在具体实施中，控制子单元2011可以对端口电源电压VCCO进行监测；在确定端口电源电压大于辅助电源电压VAUX时，输出第一控制信号至钳位电压产生单元2012。钳位电压产生单元2012在接收到控制子单元2011发送的第一控制信号时，分别输出第一钳位电压信号(VCCO-VAUX)至第一PMOS管PM1的栅端，并输出第二钳位电压信号VAUX至第一NMOS管NM1的栅端。
在具体实施中，当端口电源电压VCCO大于预设的辅助电源电压VAUX时，因第二PMOS管PM2的栅端与源端均与端口电源电压VCCO耦接，使得第二PMOS管PM2处于截止的状态；第一PMOS管PM1的栅端与第一钳位电压信号(VCCO-VAUX)耦接，使得第一PMOS管PM1处于导通的状态，从而将PMOS驱动器202的高压输出端P_drive的电位进行上拉，当PAD端电压在端口电源电压VCCO和零电压之间摆动时，PMOS驱动器202的高压输出端P_drive的电压将会在端口电源电压VCCO和差值电压(VCCO-VAUX)之间摆动。
同时，第一NMOS管NM1的栅端与第二钳位电压信号VAUX耦接，使得第一NMOS管NM1处于导通的状态，即第一NMOS管NM1由第二钳位电压VAUX偏置。并且，第二NMOS管NM2的栅端与地线GND耦接，使得第二NMOS管NM2截止。当PAD端电压在端口电源电压VCCO和零电压之间摆动时，NMOS驱动器203的低压输出端N_drive的电压将会在辅助电源电压VAUX和零电压之间摆动。
通过上述的设置，PMOS驱动器202和NMOS驱动器203中的晶体管的端口电压均限制在对应的器件耐压值之内，从而可以确保PMOS驱动器202和NMOS驱动器203中的晶体管可以工作在安全的工作电压范围内而不会被击穿。
在具体实施中，PMOS驱动器202的高压输出端P_drive输出的第一电压和NMOS驱动器203的低压输出端N_drive输出的第二电压进入高压输入缓冲子单元204进行电平转换，并输出对应的数字逻辑高电平信号或者数字逻辑低电平信号。
在本发明一实施例中，高压输入缓冲子单元204包括高压输入缓冲模块2041、第一电平转换模块2042和第一数据输入模块2043。其中，高压输入缓冲模块2041的第一输入端与PMOS驱动器202的高压输出端P_drive耦接，高压输入缓冲模块2041的第二输入端与NMOS驱动器203的低压输出端N_drive耦接，高压输入缓冲模块2041的输出端与第一电平转换模块2042的输入端耦接，第一电平转换模块2042的输出端与第一数据输入电路2043的输入端耦接，第一数据输入电路2043输出端作为高压输入缓冲子单元204的输出端。
在具体实施中，在端口电源电压VCCO大于预设的辅助电源电压VAUX时，高压输入缓冲模块2041接收PMOS驱动器202的高压输出端P_drive输出的第一电压和NMOS驱动器203的低压输出端N_drive输出的第二电压，并基于所接收的第一电压和第二电压，输出对应的高电平信号或者低电平信号至第一电平转换模块2042，接着由第一电平转换模块2042将高压输入缓冲模块2041输出的高电平信号和低电平信号进行电平转换，输出对应的数字逻辑低电平或数字逻辑高电平信号，并通过第一数据输入模块2043输出，从而实现输入缓冲的功能。
参见图3，在本发明一实施例中，高压输入缓冲模块包括第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8，以及第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8和第九NMOS管NM9。其中：
第三PMOS管PM3的栅端和第四PMOS管PM4的栅端分别与差值电压信号(VCCO-VAUX)耦接；第三PMOS管PM3的源端和第四PMOS管PM4的源端分别与端口电源电压VCCO耦接；第三PMOS管PM3的漏端与第三电压节C点耦接；第四PMOS管PM4的漏端与第六PMOS管PM6的源端耦接。
第五PMOS管PM5的栅端与PMOS驱动器的高压输出端P_drive耦接；第五PMOS管PM5的源端与第三电压节点C耦接；第十PMOS管PM6的栅端与第三电压节点C耦接；第十PMOS管PM6的漏端与第八PMOS管的PM8源端耦接。
第七PMOS管PM7的栅端与第八PMOS管PM8的栅端分别与差值电压信号耦接；第七PMOS管PM7的源端与第三电压节点C耦接；第七PMOS管PM7的漏端与第三NMOS管NM3的漏端耦接。第八PMOS管PM8的栅端与差值电压信号(VCCO-VAUX)耦接；第八PMOS管PM8的漏端与第五电压节点E耦接。
第三NMOS管NM3的栅端与辅助电源电压信号VAUX耦接；第三NMOS管NM3的源端与第四电压节点D耦接；第四NMOS管NM4的栅端与NMOS驱动器的低压输出端N_drive耦接；第四NMOS管NM4的源端与第四电压节点D耦接；第四NMOS管NM4的漏端与地线GND耦接。
第五NMOS管NM5的栅端与辅助电源电压VAUX耦接；第五NMOS管NM5的漏端与第五电压节点E耦接；第五NMOS管NM5源端与第六NMOS管NM6的漏端耦接；第六NMOS管NM6的栅端与第四电压节点D耦接；第六NMOS管NM6的源端与地线GND耦接；
第七NMOS管NM7的漏端与第五电压节点E耦接；第七NMOS管NM7的栅端与辅助电源电压VAUX耦接；第七NMOS管NM7的源端作为高压缓冲输入单元的缓冲输出端Buffer-out；第八NMOS管NM8的栅端与辅助电源电压VAUX耦接；第八NMOS管NM8的漏端与第五电压节点E耦接；第八NMOS管NM8的源端与第九NMOS管NM9的漏端耦接；第九NMOS管NM9的栅端与第四电压节点D耦接；第九NMOS管NM9的源端与地线GND耦接。
在本发明一实施例中，高压缓冲输入单元还包括电平切换单元，适于加快高压缓冲输入子单元的电压翻转速度，且包括第九PMOS管PM9、第十PMOS管PM10、第十NMOS管NM10和第十一NMOS管NM11；其中：
第九PMOS管PM9的栅端与第三NMOS管NM3的漏端耦接；第九PMOS管PM9的源端与第七PMOS管PM7的漏端耦接；第九PMOS管PM9的漏端与第十NMOS管NM10的漏端耦接；第十NMOS管NM10的栅端与第七PMOS管PM7的漏端耦接；第十NMOS管NM10的源端与第三NMOS管NM3的漏端耦接。
第十PMOS管PM10的栅端与第五电压节点E耦接；第十PMOS管的PM10源端与第八PMOS管PM8的漏端耦接；第十PMOS管PM10的漏端与第十一NMOS管NM11的漏端耦接；第十一NMOS管NM11的栅端与第八PMOS管PM8的漏端耦接；第十一NMOS管NM11的源端与第五电压节点E耦接。
在具体实施中，第六NMOS管NM6用于产生高压输入缓冲子单元的迟滞电压；第三PMOS管PM3、第四PMOS管PM4、第七PMOS管PM7、第八PMOS管PM8可以分别将第五PMOS管PM5、第六PMOS管PM6的端口电压钳位在电压(VCCO-VAUX)之上。
第三NMOS管NM3、第五NMOS管NM5、第八NMOS管NM8和第七NMOS管NM7可以分别将第四NMOS管、第六NMOS管NM6、第九NMOS管NM9的端口电压钳位在辅助电源电压VAUX之下。
通过第三PMOS管PM3、第四PMOS管PM4、第七PMOS管PM7、第八PMOS管PM8，第三NMOS管NM3、第五NMOS管NM5、第八NMOS管NM8和第七NMOS管NM7的设置，可以实现第五PMOS管PM5、第六PMOS管PM6，以及第四NMOS管NM4、第六NMOS管NM6、第九NMOS管NM9的耐压，使得各个晶体管在端口电源电压VCCO大于辅助电源电压VAUX时工作在安全的工作电压范围之内，而不会被击穿，可以提高输入电路的输入电压的范围。
在高速切换单元中，第十NMOS管NM10和第九PMOS管PM9组成的结构，与第十一NMOS管NM11和第十PMOS管PM10组成的结构相同，第分别组成互耦的二极管连接方式，可以提高高压输入缓冲子单元的电平翻转的速度，从而可以提高输入电路的工作频率。
下面对上述的输入缓冲电路的工作原理做进一步详细的介绍。
继续参见图2和图3，当PAD端电压输入高电平时，通过钳位电路单元201钳位得到的PMOS驱动器202的高压输出端P_drive输出的第一电压为端口电源电压VCCO，NMOS驱动器203的低压输出端N_drive输出的第二电压为辅助电源电压VAUX，使得第五PMOS管PM5管截止，而第三PMOS管PM3、第四NMOS管NM4、第三NMOS管NM3、第十NMOS管NM10、第九PMOS管PM9和第七PMOS管PM7管导通，第六PMOS管PM6由于第七PMOS管PM7的导通从而也会导通，第四PMOS管PM4、第六PMOS管PM6、第八PMOS管PM8、第十PMOS管PM10和第十一NMOS管NM11组成的通路将第五电压节点E的电压进行上拉，在通过第七NMOS管NM7进行降压后得到的高电平从高压输入缓冲子单元的输出端Buffer_out输出至第一电平转换模块2042。
当PAD端电压为低电平时，通过钳位电路单元201进行钳位得到的PMOS驱动器202的高压输出端P_drive的第一电压为端口电源电压VCCO-VAUX，NMOS驱动器203的低压输出端N_drive的第二电压为零电压。此时，第五PMOS管PM5管导通，从而将第三电压节点C的电压上拉，进而使得第六PMOS管PM6管截止。第三PMOS管PM3、第五PMOS管PM5、第七PMOS管PM7、第九PMOS管PM9、第十NMOS管NM10和第三NMOS管NM3管导通，从而将第四电压节点D的电位上拉，第八NMOS管NM8和第九NMOS管NM9导通，进而使得第五电压节点E为低电平，接着通过第七NMOS管NM7管传输后从高压输入缓冲模块2041的输出端Buffer_out输出至第一电平转换电路2042。
通过上述的描述可知，通过PAD端电压，以及PMOS驱动器202的高压输出端P_drive输出的第一电压、NMOS驱动器203的低压输出端N_drive的第二电压，以及高压输入缓冲子单元2041的配合，可以实现输入电路在端口电源电压VCCO在大于辅助电源电压VAUX的高压条件下的正常工作。
在具体实施中，本发明实施例中的钳位电路单元201还包括电压传递单元。其中，电压传递单元可以在确定端口电源电压VCCO小于或等于辅助电源电压VCCO时，将PAD端电压无损传递至NMOS驱动器203的低压输出端N_drive，从而使得低压输入缓冲单元205可以基于NMOS驱动器203的低压输出端N_drive输出的第三电压输出对应的数字逻辑电平信号。
参见图4，在本发明一实施例中，电压传递单元包括多路选择开关MUX、第十一PMOS管PM11、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管PM14和第十五PMOS管PM15，以及第十二NMOS管NM12、第十三NMOS管NM13和第十四NMOS管NM14；其中：
多路选择开关MUX的第一逻辑信号输入端VH与第一判断逻辑信号以及第十五PMOS管PM15的栅端耦接，第二逻辑信号输入端VH_b与第二判断逻辑信号以及第十一PMOS管PM11的栅端、第十二NMOS管NM12的栅端耦接，多路选择开关MUX的第一选择输入端与第一电压节点A耦接；
第十一PMOS管PM11的源端与辅助电源电压VAUX耦接；第十一PMOS管PM11的漏端分别与第十二NMOS管NM12的漏端和第十三NMOS管NM13的源端耦接；第十三NMOS管NM13的源端与地线GND耦接；第十三NMOS管NM13的栅端与第一电压节点A耦接；第十三NMOS管NM13的漏端与第十二PMOS管PM12的漏端和第十四PMOS管PM14的栅端耦接；第十二PMOS管PM12的源端与PAD端耦接；第十二PMOS管PM12的栅端与第一电压节点A耦接；
第十三PMOS管PM13的栅端与第一电压节点A耦接；第十三PMOS管PM13的源端与第二电压节点B耦接；第十三PMOS管PM13的漏端与第十四NMOS管NM14的漏端耦接；第二电压节点B还分别与第十四PMOS管PM14的漏端以及第十五PMOS管PM15的源端耦接；第十四NMOS管NM14的栅端与辅助电源电压VAUX耦接，第十四NMOS管NM14的源端与地线GND耦接；第十四PMOS管PM14的源端与PAD端耦接；第十五PMOS管PM15的源端与第二电压节点B耦接；第十五PMOS管PM15的漏端作为NMOS驱动器的低压输出端N_drive。
在具体实施中，在端口电源电压VCCO小于辅助电源电压VAUX时，第一PMOS管的PM1的栅端由钳位电路单元输出的零电平进行偏置，且第十一PMOS管PM11的栅端因与端口电源电压VCCO连接而截止。此时，钳位电路单元将会在PAD端和NMOS驱动器的低压输出端N_drive之间并联导通的PMOS管，从而将PAD端电压无损传递至NMOS驱动器的低压输出端N_drive。
在具体实施中，第十二NMOS管NM12的栅端与地线GND耦接而截止，从而使得PAD端的输入电压可以通过导通的第十四PMOS管PM14和第十五PMOS管PM15无损传递到NMOS驱动器的低压输出端N_drive，并接着进入低压输入缓冲子单元进行电平的判断和转换，最终输出对应的数字逻辑电平信号VINT，也即可以实现输入缓冲电路的高低压兼容，同时不会使得数据速率降低。
具体而言，当端口电源电压VCCO大于辅助电源电压VAUX时，多路选择开关MUX的第一逻辑信号输入端VH输入的信号高电平，第二逻辑信号输入端VH_b输入的信号为低电平，多路选择开关MUX输出电压(VCCO-VAUX)，此时，当PAD端电压为大于辅助电源电压VAUX的端口电压VCCO时，第十二PMOS管PM12导通。在第十二PMOS管PM12的上拉作用下，第十四PMOS管PM14关闭，第二电压节点B的电平通过第十三PMOS管PM13钳位在电压(VCCO-VAUX)，进而使得第十五PMOS管PM15关闭，即在端口电源电压VCCO大于辅助电源电压VAUX时，第十四PMOS管PM14和第十五PMOS管PM15关闭，使得PAD端与NMOS驱动器的低压输出端N_drive之间的通路断开，从而使得PAD端电压不会传递至NMOS驱动器的低压输出端N_drive。
当端口电源电压VCCO小于或等于辅助电源电压VAUX时，多路选择开关MUX的第一逻辑信号输入端VH输入的信号低电平，第二逻辑信号输入端VH_b输入的信号为高电平，此时PAD端电压的最大值将小于或等于辅助电源电压VAUX，多路选择开关MUX输出辅助电源电压VAUX，此时第十二PMOS管PM12关闭，第十二NMOS管NM12和第十四NMOS管NM14导通，从而将第一电压节点A的电位进行下拉，进而使得第十四PMOS管PM14和第十五PMOS管PM15导通，在PAD端和NMOS驱动器的低压输出端N_drive之间形成电压传输的通路，从而将PAD端电压无损耗地传输至NMOS驱动器的低压输出端N_drive，并接着进入低压输入缓冲子单元。
继续参见图2，本发明实施例中的低压输入缓冲子单元205包括电压比较模块2051、第二电平转换模块2052和第一数据输入模块2043。其中，电压比较模块2051的输入端与NMOS驱动器203的低压输出端N_drive耦接，电压比较模块2051的输出端与第二电平转换模块2052耦接，第二电平转换模块2052的输出端与第一数据输入模块2043耦接。
在具体实施中，PAD端电压通过NMOS驱动器的低压输出端N_drive传输至电压比较模块2051，电压比较模块2051在确定NMOS驱动器的低压输出端N_drive的输出电压大于预设的电压阈值时，输出对应的高电平信号；在确定NMOS驱动器203的低压输出端N_drive的输出电压小于或等于预设的电压阈值时，输出对应的低电平信号。电压比较模块2051输出的高电平信号和低电平信号分别经过第二电平转换模块2052进行电平转换为对应的数据逻辑低电平信号和数字逻辑高电平信号，并通过第一数据输入模块2043输出，从而实现低压条件下的输入缓冲。其中，第一数据输入模块2043为低压输入缓冲子单元与高压输入缓冲子单元共用。
下面将对本发明实施例中的输出电路做进一步详细的介绍。
图5示出了本发明实施例中的一种输出电路的框架图。参见图5，本发明实施例中的输出电路500，可以包括钳位电路单元501、输出缓冲单元502和第二输出驱动单元503；第二输出驱动单元503分别与钳位电路单元501和输出缓冲单元502连接，其中：
钳位电路单元501在确定输出电路500的端口电源电压大于预设的辅助电源电压时，将第二输出驱动单元的端口电压钳位在对应的工作电压范围内。
输出缓冲单元502，包括PMOS驱动器和NMOS驱动器，且适于在端口电源电压VCCO大于辅助电源电压VAUX时，驱动PMOS驱动器输出第一电压，并驱动NMOS驱动器输出第二电压；在端口电源电压VCCO小于或等于辅助电源电压VAUX时，驱动PMOS驱动器输出第三电压，并驱动NMOS驱动器输出第四电压；
第二输出驱动单元503，适于在端口电源电压VCCO大于辅助电源电压VAUX时，基于PMOS驱动器输出的第一电压和驱动NMOS驱动器输出的第二电压，将输出电路500的PAD端电压控制在零电压与端口电源电压VCCO之间摆动；在端口电源电压VCCO小于或等于辅助电源电压VAUX时，基于PMOS驱动器输出的第三电压和驱动NMOS驱动器输出的第四电压，将PAD端电压控制在零电压与端口电源电压VCCO之间摆动。
上述的方案，通过钳位电路单元的设置，可以在输出电路的端口电源电压大于辅助电源电压时，将输出驱动电路的端口电压均限制在对应的安全工作电压范围之内，可以对输出驱动电路的I/O器件进行有效的保护，并可以提高输出电路的输出电压的范围，因而可以扩大输出电路的适用范围。
图6和图8分别示出了本发明实施例中的输出电路在高压条件下和低压条件时对应的电路结构。
参见图6和图8，本发明实施例中的输出电路包括钳位电路单元601、高压输出缓冲子单元、包括PMOS驱动器602和NMOS驱动器603的第二输出驱动单元。
在本发明一实施例中，钳位电路单元601包括控制子单元6011和钳位信号产生单元6012；高压输出缓冲通路可以包括高压PMOS驱动通路6021和NMOS驱动通路6022；低压输出缓冲通路可以包括高压PMOS驱动通路6031和NMOS驱动通路6022；PMOS驱动器602可以包括第一PMOS管PM1和第二PMOS管PM2；NMOS驱动器603可以包括第一NMOS管NM1和第二NMOS管NM2。
参见图6，当端口电源电压VCCO大于辅助电源VAUX，也即在高压条件下时：
第一PMOS管PM1的栅端与钳位电路单元601的第一输出端耦接；第一PMOS管PM1的源端与第二PMOS管PM2的漏端耦接；第一PMOS管PM1的漏端与PAD端耦接；第二PMOS管PM2的栅端与高压PMOS驱动通路6021的输出端耦接；第二PMOS管PM2的源端与端口电源电压漏端VCCO耦接。
第一NMOS管NM1的栅端与钳位电路单元601的输出端耦接；第一NMOS管NM1的源端与PAD端耦接；第一NMOS管NM1的漏端与第二NMOS管NM2的源端耦接；第二NMOS管NM2的栅端和钳位电路单元601的第二输出端耦接；第二NMOS管NM2的源端与地线GND耦接。
在具体实施中，钳位电路单元601中的控制子单元6011在确定端口电源电压VCCO大于辅助电源电压VAUX时，输出第三控制信号至钳位信号产生单元6012，钳位信号产生单元6012在接收到第三控制信号时，产生第一钳位电压信号(VCCO-VAUX)至第一PMOS管PM1的栅端，并产生第二钳位电压信号VAUX至第一NMOS管NM1的栅端。
输出至第一PMOS管PM1的栅端的第一钳位电压(VCCO-VAUX)，将第一PMOS管的电压VP1钳位在第一钳位电压(VCCO-VAUX)，输入数据io_data和io_ts通过第一电平转换电路和第一前驱电路的电平转换后进入第二PMOS管PM2，使得第二PMOS管PM2的电压VP2在高压PMOS驱动通路6021的驱动下在第一钳位电压(VCCO-VAUX)与端口电源电压VCCO之间摆动。其中，在高压PMOS驱动通路6021驱动第二PMOS管PM2的电压VP2在第一钳位电压(VCCO-VAUX)与端口电源电压VCCO之间摆动时，首先由第一输出数据电路6021a根据预设的输入数据输出对应的数字逻辑电平信号VINT至第三电平转换电路6021b，接着由第三电平转换电路6021b将所接收的数字逻辑电平信号VINT转换为端口电源电压信号VCCO，以为第一前驱电路6021c提供工作电源。第一前驱电路6021c在接收到端口电源电压信号VCCO时启动，输出在端口电源电压VCCO至电压(VCCO-VAUX)之间摆动的第一驱动电压至第二PMOS管PM2的栅端，从而驱动第二PMOS管PM2的电压VP2在第一钳位电压(VCCO-VAUX)与端口电源电压VCCO之间摆动。
输出至第一NMOS管NM1的栅端的第二钳位电压VAUX，将第一NMOS管NM1的电压VP1钳位在第一钳位电压(VCCO-VAUX)，使得第二NMOS管NM2的电压VN2在NMOS驱动通路6031的驱动下在零电压与辅助电源电压VAUX之间摆动。具体地，NMOS驱动通路6022中的第三数据输出电路6022a首先基于预设的输入数据输出对应的数字逻辑电平信号VINT至第五电平转换电路6022b，使得第五电平转换电路6022b将数字逻辑电平信号VINT转换为辅助电源电压信号VAUX，以为第三前驱电路6022c供电，接着，第三前驱电路6022c在接收到辅助电源电压信号VAUX时开启，并输出在零电压和辅助电源电压之间摆动的第三驱动电压至第二NMOS管NM2的栅端，从而驱动第二NMOS管NM2在零电压与辅助电源电压VAUX之间摆动。
通过上述的描述可知，通过第二PMOS管PM2的电压VP2和第二NMOS管NM2的电压VN2在时序上的配合，便可以实现PAD端电压在零电压与端口电源电压之间的满摆幅正常工作，具体请参见图7。
参见图8，当端口电源电压VCCO小于或等于辅助电源VAUX，也即在低压条件下时：
第一PMOS管PM1的栅端与低压PMOS驱动通路6031的输出端耦接；第一PMOS管PM1的源端与第二PMOS管PM2的漏端耦接；第一PMOS管PM1的漏端与PAD端耦接；第二PMOS管PM2的栅端与钳位信号产生子单元6012耦接；第二PMOS管PM2的源端与端口电源电压VCCO耦接。
第一NMOS管NM1的栅端与钳位电路单元601的输出端耦接；第一NMOS管NM1的源端与PAD端耦接；第一NMOS管NM1的漏端与第二NMOS管NM2的源端耦接；第二NMOS管NM2的栅端和钳位电路单元601的第二输出端耦接；第二NMOS管NM2的源端与地线GND耦接。
在具体实施中，钳位电路单元601中的控制子单元6011在确定端口电源电压VCCO小于或等于辅助电源电压VAUX时，输出第四控制信号至钳位信号产生单元6012，钳位信号产生单元6012在接收到第四控制信号时，产生第三钳位电压，即零电压至第二PMOS管的栅端，并输出第二钳位电压VAUX至第一NMOS管NM1的栅端。
此时，输出至第一NMOS管NM1的栅端的第二钳位电压VAUX，将第一NMOS管的电压VP1钳位在辅助电源电压VAUX，从而使得第二NMOS管NM2的电压VN2在低压PMOS驱动通路6031的驱动下在零电压与辅助电源电压VAUX之间摆动。
同时，第一PMOS管PM1的栅端与地线GND耦接，使得第一PMOS管PM1一直处于导通的状态。第一PMOS管PM1的电压VP1在低压PMOS驱动通路6031的驱动下，在零电压与辅助电源电压VAUX之间摆动。具体而言，低压PMOS驱动通路6031在驱动第二NMOS管NM2的电压在零电压与辅助电源电压VAUX之间摆动时，第一输出数据电路6021a首先基于预设的输入数输出对应的数字逻辑高电平信号VINT并输出至第四电平转换电路6031b，使得第四电平转换电路6031b将数字逻辑电平信号VINT转换为辅助电源电压信号VAUX并输出至第二前驱电路6031c供电。接着，第二前驱电路6031c在接收到辅助电源电压信号VAUX时启动并输出在零电压与辅助电源电压之间摆动的第二驱动电压至第二PMOS管PM2的栅端，从而驱动第二PMOS管PM2的电压VP2在零电压与辅助电源电压VAUX之间摆动。
由此可知，通过第一PMOS管PM1的电压VP1与第二NMOS管NM2的电压VN1在时序上的配合，便可以实现输出电路的PAD端电压在零电压与端口电源电压VCCO之间的满摆幅正常工作，具体请参见图9。
这里需要指出的是，为了实现PAD端电压在零电压与端口电源电压之间的满摆幅正常工作，在高压和低压情况下，驱动第一PMOS管的输出电压范围与驱动第二PMOS管的输出电压范围的不同，使得需要分别设置对应的高压PMOS驱动通路和低压PMOS驱动通路，也即高压输出电路中的PMOS驱动通路不可共用。与之相反地，在高压和低压条件下，NMOS驱动通路所需的驱动信号相同，因而，可以在高压和低压条件下实现NMOS驱动通路的共用。
以上对本发明实施例的方法及系统做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种接口电路，其特征在于，包括输入电路；所述输入电路包括钳位电路单元、输入缓冲单元、分别与所述钳位电路单元及所述输入缓冲单元耦接的第一输出驱动单元；
所述钳位电路单元，适于在确定所述接口电路的端口电源电压大于预设的辅助电源电压时，将所述第一输出驱动单元的端口电压钳位在对应的工作电压范围内；
所述第一输出驱动单元包括PMOS驱动器和NMOS驱动器；所述PMOS驱动器包括第一PMOS管和第二PMOS管；所述NMOS驱动器包括第一NMOS管和第二NMOS管；所述第一PMOS管的栅端与所述钳位电路单元的第一输出端耦接，所述第一PMOS管的源端与所述PMOS驱动器的输出端耦接，所述第一PMOS管的漏端与所述输入电路的PAD端耦接；第二PMOS管的栅端和源端均与所述端口电源电压耦接，第二PMOS管的漏端与所述PMOS驱动器的输出端耦接；所述第一NMOS管的栅端与所述钳位电路单元的第二输出端耦接，所述第一NMOS管的漏端与所述PAD端耦接，所述第一NMOS管的源端与所述NMOS驱动器的低压输出端耦接；所述第二NMOS管的栅端和源端与地线耦接，所述第二NMOS管的漏端与所述PAD端耦接；
所述钳位电路单元包括控制子单元和钳位信号产生子单元；所述控制子单元，适于在确定所述端口电源电压大于所述辅助电源电压时，输出第一控制信号；所述钳位信号产生子单元，适于在接收到所述第一控制信号时，输出第一钳位电压信号输入至所述第一PMOS管的栅端，并输出第二钳位电压信号至所述第一NMOS管的栅端；
所述钳位电路单元还包括电压传递子单元；所述电压传递子单元耦接于所述PAD端与所述NMOS驱动器的低压输出端之间，适于在确定所述端口电源电压小于或等于所述辅助电源电压时，将所述PAD端电压无损传递至所述NMOS驱动器的低压输出端。
2.根据权利要求1所述的接口电路，其特征在于，所述输入缓冲单元包括高压输入缓冲子单元和低压输入缓冲子单元；
所述高压输入缓冲子单元，适于在所述端口电源电压大于预设的辅助电源电压时，基于所述PMOS驱动器输出的第一电压和所述NMOS驱动器输出的第二电压，输出对应的数字逻辑电平信号；
所述低压输入缓冲子单元，适于在所述端口电源电压小于或等于所述辅助电源电压时，基于所述NMOS驱动器输出的第三电压，输出对应的数字逻辑电平信号。
3.根据权利要求2所述的接口电路，其特征在于，所述高压输入缓冲子单元包括高压输入缓冲模块、第一电平转换模块和第一数据输入模块；
所述高压输入缓冲模块，适于在所述端口电源电压大于辅助电源电压时，基于所述PMOS驱动器输出的第一电压和所述NMOS驱动器输出的第二电压，输出对应的高电平信号或者低电平信号；
所述第一电平转换模块，适于将所述高压输入缓冲模块输出对应的高电平信号或者低电平信号转换为对应的数字逻辑低电平信号和数字逻辑高电平信号；
所述第一数据输入模块，适于将所述数字逻辑低电平信号或数字逻辑高电平信号进行输出。
4.根据权利要求3所述的接口电路，其特征在于，所述高压输入缓冲模块包括：第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第四NMOS管第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；
所述第三PMOS管的栅端和所述第四PMOS管的栅端分别与差值电压耦接；所述第三PMOS管的源端和所述第四PMOS管的源端分别与所述端口电源电压耦接；所述第三PMOS管的漏端与第三电压节点耦接；所述第四PMOS管的漏端与所述第六PMOS管的源端耦接；所述差值电压为所述端口电源电压减去所述辅助电源电压得到；
第五PMOS管的栅端与所述PMOS驱动器的高压输出端耦接；第五PMOS管的源端与所述第三电压节点耦接；所述第六PMOS管的栅端与所述第三电压节点耦接；所述第六PMOS管的漏端与所述第八PMOS管的源端耦接；
所述第七PMOS管的栅端与所述第八PMOS管的栅端分别与所述差值电压信号耦接；所述第七PMOS管的源端与所述第三电压节点耦接；所述第七PMOS管的漏端与所述第三NMOS管的漏端耦接；
所述第八PMOS管的栅端与所述差值电压信号耦接；所述第八PMOS管的漏端与第五电压节点耦接；
所述第三NMOS管的栅端与所述辅助电源电压信号耦接；所述第三NMOS管的源端与第四电压节点耦接；所述第四NMOS管的栅端与所述NMOS驱动器的低压输出端耦接；所述第四NMOS管的源端与所述第四电压节点耦接；所述第四NMOS管的漏端与地线耦接；
所述第五NMOS管的栅端与所述辅助电源电压耦接；所述第五NMOS管的漏端与所述第五电压节点耦接；所述第五NMOS管源端与所述第六NMOS管的漏端耦接；所述第六NMOS管的栅端与所述第四电压节点耦接；所述第六NMOS管的源端与所述地线耦接；
所述第七NMOS管的漏端与所述第五电压节点耦接；所述第七NMOS管的栅端与所述辅助电源电压耦接；所述第七NMOS管的源端作为所述高压输入缓冲子单元的缓冲输出端；所述第八NMOS管的栅端与所述辅助电源电压耦接；所述第八NMOS管的漏端与所述第五电压节点耦接；所述第八NMOS管的源端与所述第九NMOS管的漏端耦接；所述第九NMOS管的栅端与所述第四电压节点耦接；所述第九NMOS管的源端与地线耦接。
5.根据权利要求4所述的接口电路，其特征在于，所述高压输入缓冲子单元还包括第一电平切换模块和第二电平切换模块；
所述第一电平切换模块耦接于所述第七PMOS管的漏端与所述第三NMOS管的漏端之间；
所述第二电平切换单元耦接于所述第八PMOS管与所述第五电压节点之间。
6.根据权利要求5所述的接口电路，其特征在于，所述第一电平切换单元包括：第九PMOS管和第十NMOS管；
所述第九PMOS管的栅端与所述第三NMOS管的漏端耦接；所述第九PMOS管的源端与所述第七PMOS管的漏端耦接；所述第九PMOS管的漏端与所述第十NMOS管的漏端耦接；所述第十NMOS管的栅端与所述第七PMOS管的漏端耦接；所述第十NMOS管的源端与所述第三NMOS管的漏端耦接。
7.根据权利要求5所述的接口电路，其特征在于，所述第二电平切换单元包括：第十PMOS管和第十一NMOS管；
所述第十PMOS管的栅端与所述第五电压节点耦接；所述第十PMOS管的源端与所述第八PMOS管的漏端耦接；所述第十PMOS管的漏端与所述第十一NMOS管的漏端耦接；所述第十一NMOS管的栅端与所述第八PMOS管的漏端耦接；所述第十一NMOS管的源端与所述第五电压节点耦接。
8.根据权利要求1所述的接口电路，其特征在于，所述电压传递子单元包括多路选择开关、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；
所述多路选择开关的第一逻辑信号输入端与第一判断逻辑信号以及所述第十五PMOS管的栅端耦接，第二逻辑信号输入端与第二判断逻辑信号以及所述第十一PMOS管的栅端、第十二NMOS管的栅端耦接，第一选择输入端与第一电压节点耦接；
所述第十一PMOS管的源端与所述辅助电源电压耦接；所述第十一PMOS管的漏端分别与所述第十二NMOS管的漏端和第十三NMOS管的源端耦接；所述第十二NMOS管的源端与地线耦接；所述第十三NMOS管的栅端与所述第一电压节点耦接；所述第十三NMOS管的漏端与所述第十二PMOS管的漏端和第十四PMOS管的栅端耦接；所述第十二PMOS管的源端与所述PAD端耦接；所述第十二PMOS管的栅端与所述第一电压节点耦接；
所述第十三PMOS管的栅端与所述第一电压节点耦接；所述第十三PMOS管的源端与第二电压节点耦接；所述第十三PMOS管的漏端与所述第十四NMOS管的漏端耦接；所述第二电压节点还分别与所述第十四PMOS管的漏端以及所述第十五PMOS管的源端耦接；所述第十四NMOS管的栅端与所述辅助电源电压耦接，所述第十四NMOS管的源端与地线耦接；所述第十四PMOS管的源端与所述PAD端耦接；
所述第十五PMOS管的源端与所述第二电压节点耦接；所述第十五PMOS管的漏端作为所述NMOS驱动器的低压输出端。
9.根据权利要求8所述的接口电路，其特征在于，还包括：输出电路；所述输出电路包括所述钳位电路单元、输出缓冲单元、第二输出驱动单元；所述第二输出驱动单元分别与所述钳位电路单元和所述输出缓冲单元耦接；所述钳位电路单元，还适于在确定所述输出电路的端口电源电压大于预设的辅助电源电压时，将所述第二输出驱动单元的电压钳位在器件的工作电压范围内。
10.根据权利要求9所述的接口电路，其特征在于，所述第二输出驱动单元包括所述PMOS驱动器和所述NMOS驱动器；所述PMOS驱动器包括所述第一PMOS管和所述第二PMOS管；所述NMOS驱动器包括所述第一NMOS管和所述第二NMOS管；
所述第一PMOS管的栅端与所述钳位电路单元的第一输出端耦接；所述第一PMOS管的源端与所述第二PMOS管的漏端耦接；所述第一PMOS管的漏端与所述输出电路的PAD端耦接；第二PMOS管的栅端与所述钳位电路单元耦接；第二PMOS管的源端与所述端口电源电压耦接；
所述第一NMOS管的栅端与所述钳位电路单元的第二输出端耦接；所述第一NMOS管的源端与所述第二NMOS管的漏端耦接；所述第一NMOS管的漏端与所述PAD端耦接；所述第二NMOS管的栅端和所述输出缓冲单元耦接；所述第二NMOS管的源端与地线耦接。
11.根据权利要求10所述的接口电路，其特征在于，所述输出缓冲单元包括高压输出缓冲子单元；所述高压输出缓冲子单元包括高压输出驱动通路和NMOS驱动通路；
所述高压输出驱动通路，适于在确定所述端口电源电压大于所述辅助电源电压时，驱动所述PMOS驱动器输出在所述端口电源电压与差值电压之间摆动的第一电压；所述差值电压为所述端口电源电压减去所述辅助电源电压得到；
所述NMOS驱动通路，适于基于所述PMOS驱动器输出的第一电压，驱动所述NMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第二电压。
12.根据权利要求11所述的接口电路，其特征在于，
所述控制子单元，还适于在确定所述端口电源电压大于所述辅助电源电压时，输出第三控制信号；
所述钳位信号产生子单元，还适于在接收到所述第三控制信号时，输出所述第一钳位电压信号至所述第二PMOS管的栅端，并输出所述第二钳位电压信号至所述第二NMOS管的栅端。
13.根据权利要求12所述的接口电路，其特征在于，
所述控制子单元，还适于在确定所述端口电源电压小于或等于所述辅助电源电压时，输出第四控制信号；
所述钳位信号产生子单元，还适于在接收到所述第四控制信号时，输出所述第二钳位电压信号至所述第二NMOS管的栅端。
14.根据权利要求13所述的接口电路，其特征在于，
所述第一PMOS管的栅端与地线耦接；所述第一PMOS管的源端与所述端口电源电压耦接；所述第一PMOS管的漏端与所述第二PMOS管的源端耦接；
所述第二PMOS管的栅端与所述钳位电路单元耦接；所述第二PMOS管的源端与第一PMOS管的漏端耦接；所述第二PMOS管的漏端与所述PAD端耦接。
15.根据权利要求14所述的接口电路，其特征在于，所述输出缓冲单元包括低压输出缓冲子单元；所述低压输出缓冲子电单元包括低压输出驱动通路和所述NMOS驱动通路；
所述低压输出驱动通路，适于在确定所述端口电源电压小于或等于所述辅助电源电压时，驱动所述PMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第三电压；
所述NMOS驱动通路，还适于基于所述PMOS驱动器输出的第一电压和所述低压输出驱动通路输出的第三电压，驱动所述NMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第四电压。
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