CN102187577B - 对电源不敏感的电压电平转换器 - Google Patents

对电源不敏感的电压电平转换器 Download PDF

Info

Publication number
CN102187577B
CN102187577B CN200980140786.4A CN200980140786A CN102187577B CN 102187577 B CN102187577 B CN 102187577B CN 200980140786 A CN200980140786 A CN 200980140786A CN 102187577 B CN102187577 B CN 102187577B
Authority
CN
China
Prior art keywords
transistor
cross
voltage
linked
control circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200980140786.4A
Other languages
English (en)
Other versions
CN102187577A (zh
Inventor
H·加萨
S·M·玛卡卢索
J·斯塔尔兹
R·L·亚伯勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN102187577A publication Critical patent/CN102187577A/zh
Application granted granted Critical
Publication of CN102187577B publication Critical patent/CN102187577B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes

Abstract

本发明描述了一种电路，当控制传输晶体管的电路的电源为0伏特时，配置为电压电平转换器的传输晶体管不受连接到传输晶体管的端口的电压及电压变化影响而保持截止状态。交叉耦合的晶体管提供了将端口电压中的较高电压用于为将传输晶体管的控制输入保持在截止状态的电路供电的机制。所述端口电压可能相对于彼此升高或降低，但是传输晶体管的控制输入将使传输晶体管保持在截止状态。

Description

对电源不敏感的电压电平转换器
技术领域
本发明涉及一种应用对端口隔离的传输开关(pass switch)装置的电平转换电路，具体地，涉及为具有不同电源电平的电路之间的信号提供双路路径的电平转换电路。
背景技术
电平转换器包括传输(pass)装置，通常是MOS晶体管，其漏极被限定为一个端口，其源极被限定为第二端口。电平转换允许例如在由+3V供电的连接到一个端口的系统与由+1.8v供电的连接到第二端口的系统之间的信息传递。
现有系统致力于在降低功率损耗及提高速度的同时保持隔离及可操作性，而无论电源定序(power supply sequencing)如何。
然而，现有系统仍存在局限性。该局限在于，当对传输开关的供电为0或极低时，传输开关端口处的更高的电位可能导致截止的传输开关导通，进而导致连接到端口或传输开关自身的两个电路中的一个或两个都发生故障或错误的逻辑操作。
这里使用的术语“连接”含义为功能上接触或耦合，可能散布其中的无源的或其他部件不影响“连接”的功能。
如果能够保证传输开关不受端口电压及传输开关自身电源的影响而保持在截止状态，将会达到有益效果。
发明内容
本发明能够在提供到端口的被隔离电路的电源电压电平超过传输开关的电压电平时保持传输开关的截止状态。本发明估算端口电压与传输开关之间的差值，保证传输开关不受端口电压影响而保持截止状态。
具体地，本发明提供了一种电路，在传输开关的两个端口电压之间选择，提供较高的电压来控制传输开关。通过这种方式，传输开关的栅极电压总是低于或等于任一端口的电压，从而保持传输开关的截止状态。
本领域技术人员能够领会，虽然参照示例性实施例、附图和使用方法来进行下面的详细描述，但本发明并不局限于这些实施例及使用的方法。相反，本发明具有广泛的范围，并且旨在按照所附权要求中所阐明的来加以限定。
附图说明
本发明的以下描述参照附图，其中：
图1是电平转换器和传输开关的电路图；以及
图2是图1中控制部分的电路图。
具体实施例
图1的示意性框图例示了本发明，其中，控制电路2保证当对传输开关的供电Vcc为0伏特时，端口A和B的电压转换不改变传输开关N型晶体管4的截止状态。
Vcc为某个正值的正常运行中，图1的电路如下运行：如果Vsig不受控制块2的影响，则在Vsig处将显示出A和B中的较高电压。如果A低于B，则M44导通，M45截止。M44将B处的电压传递到Vsig，如果在B处的电压低于A，M45导通，将在A处的电压传递到Vsig。
图1的正常运行中，EN是低值为真的信号，因此，当EN为高时，D点跟随Vsig并且取A和B中的较高者，Vout为低，晶体管4截止。当EN为低时，D为低，Vout取A和B中的较高者，晶体管4导通。缓冲器8是非反相的，缓冲器10是反相的。
然而，如果Vcc为零，该操作需要晶体管4是截止的，而不受A或B处的电压及A或B的电压转换速率的影响。图2示出了提供这一功能的电路。
如果Vcc为0，考虑EN也为0的情况。这是假定Vcc为产生EN的电路供电的情况。M4、M5及M6的栅极为0且M4、M5及M6为截止。M0和M1以及M8和M9都是交叉耦合的反相器。这些晶体管尺寸应选择为：这些交叉耦合的反相器决定了Ia处于0伏特。尺寸选择应使M0及M8小于(因此有较高电阻)M1和M9。Ia将为低，并导通M3，其中，D将等于Vsig。
注意如果EN为高而Vcc为0时，M7导通，M5和M6截止，而M4将导通，Ia再次为低，M3将导通，D仍然等于Vsig。
当EN为低且Vcc为高的情况下，Ia将为高，D将为低，传输晶体管将导通。如果然后Vcc降为低，M5和M6将截止(M4已经截止)。M6过去将D保持为低，并且现在D被释放并浮动。
根据图1，在运行中，Vsig是A和B中的较高者，但是如果这些电压相对于彼此非常快地变动时，在Vsig处可能具有快速电压转变，Vsig可能快速下降到接近零并快速上升回到某一正电平。在这种情况下，对于图2，Ia必须保持在零伏特而M3仍然将Vsig提供到D点。
M10、M0及电容器C形成RC延迟，该RC延迟与交叉耦合的晶体管的相对尺寸一起，保证上述操作。电容器C充分地减慢Ia的响应，以允许交叉耦合的栅极决定将Ia保持在低值的Vsig的变化。M10通过增加电容C充电路径中的串联阻抗而进一步进行减慢。电容器C还阻止由于Vsig的快速边缘横跨M0及将交叉耦合晶体管锁存在错误状态而影响Ia。
应该理解，上述具体描述体现为实施例，对其可能有多种替换及变形。因此，本发明应被广泛地理解为权利要求所限定的范围。

Claims (8)

1.一种电压电平转换器，包括：
传输晶体管，具有一个控制输入和两个端口或触点，所述端口或触点的每一个都连接到当传输晶体管导通时经由该传输晶体管向彼此传输信号的电路，其中所述信号具有不同电压；
两个交叉耦合的晶体管，每一个交叉耦合的晶体管的控制输入连接到传输晶体管的端口之一，并且通过把来自交叉耦合的晶体管的每一个的输出连接在一起而形成第一输出，其中所述交叉耦合被配置为把端口电压中的较高者传递到第一输出；
控制电路，具有控制输出，所述控制电路由电源电压供电，所述控制电路连接到第一输出；
反相器，具有输入和输出，其中，所述第一输出通过控制电路被传递到反相器输入；其中，所述反相器输出连接到传输晶体管的控制输入；及当控制电路的电源电压为0或接近0伏特时，反相器输出保持在低值，保持传输晶体管截止，而不受端口电压值或端口电压的变化的影响。
2.根据权利要求1所述的电压电平转换器，其中，权利要求1的所述控制电路包括：第一晶体管，具有控制输入、连接到所述第一输出的输入触点及连接到反相器输入的输出；
锁存电路，具有连接到第一晶体管的控制输入的输出，和连接到所述第一输出的输入，其中，当控制电路的电源电压为低时，锁存电路输出总是低值而不受所述第一输出处的电压或电压变化的影响。
3.根据权利要求2所述的电压电平转换器，其中，所述锁存电路包括：
第一对交叉耦合的晶体管；
第二对交叉耦合的晶体管，设置在第一对交叉耦合的晶体管下面；其中，第一对交叉耦合的晶体管的漏极连接到第二对交叉耦合的晶体管的漏极，其中，所述第一对交叉耦合的晶体管及第二对交叉耦合的晶体管中的晶体管的尺寸不相同也不平衡，使得所述第一对交叉耦合的晶体管及第二对交叉耦合的晶体管决定一个已知状态。
4.根据权利要求3所述的电压电平转换器，进一步包括电容器，该电容器连接到第一对交叉耦合的晶体管的一个晶体管的漏极和第二对交叉耦合的晶体管的一个晶体管的漏极，其中，所述电容器减慢了电压上升及下降时间，以致第一对及第二对交叉耦合的晶体管的状态决定并保持在所述已知状态。
5.一种用于当为使电压电平转换器导通或截止的控制电路供电的电压下降到0或接近于0时保持电压电平转换器处于截止状态的方法，所述电压电平转换器具有两个端口和一个控制输入，该方法包括步骤：
将电压电平转换器布置在两个电路之间，所述两个电路在所述两个端口的每一者产生不同电压；
将所述两个端口处的电压中的较高者传递给所述控制电路；及
当控制电路使电压电平转换器截止并且然后控制电路的供电下降到0或接近于0时，保持电压电平转换器处于截止状态。
6.根据权利要求5所述的方法，进一步包括对控制电路输出进行锁存的步骤。
7.根据权利要求6所述的方法，进一步包括使锁存电路不平衡使得决定一个已知状态的步骤。
8.根据权利要求7所述的方法，其中使锁存电路不平衡使得决定已知状态的步骤包括把电容器连接到所述锁存电路的步骤。
CN200980140786.4A 2008-09-05 2009-09-02 对电源不敏感的电压电平转换器 Expired - Fee Related CN102187577B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/205,178 2008-09-05
US12/205,178 US7782116B2 (en) 2008-09-05 2008-09-05 Power supply insensitive voltage level translator
PCT/US2009/004942 WO2010027452A2 (en) 2008-09-05 2009-09-02 Power supply insensitive voltage level translator

Publications (2)

Publication Number Publication Date
CN102187577A CN102187577A (zh) 2011-09-14
CN102187577B true CN102187577B (zh) 2015-03-25

Family

ID=41797714

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980140786.4A Expired - Fee Related CN102187577B (zh) 2008-09-05 2009-09-02 对电源不敏感的电压电平转换器

Country Status (5)

Country Link
US (1) US7782116B2 (zh)
KR (1) KR101050889B1 (zh)
CN (1) CN102187577B (zh)
TW (1) TWI524672B (zh)
WO (1) WO2010027452A2 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461905B2 (en) * 2009-01-07 2013-06-11 Zentrum Mikroelektronic Dresden Ag Adaptive bootstrap circuit for controlling CMOS switch(es)
TWI401883B (zh) * 2010-06-11 2013-07-11 Hon Hai Prec Ind Co Ltd 開關電源電路
US8542056B2 (en) * 2010-12-27 2013-09-24 Stmicroelectronics S.Rl. High voltage transmission switch, namely for ultrasound applications
US9613714B1 (en) * 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
CN112688712B (zh) * 2019-10-17 2022-07-19 立积电子股份有限公司 射频装置及其电压产生装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1229998A (zh) * 1998-03-24 1999-09-29 日本电气株式会社 半导体器件
US6064228A (en) * 1997-06-10 2000-05-16 Siemens Aktiengesellschaft Circuit configuration for generating digital signals
US6522168B2 (en) * 2000-08-31 2003-02-18 Stmicroelectronics S.R.L. Interface latch for data level transfer
CN101174828A (zh) * 2006-10-10 2008-05-07 阿尔特拉公司 具有开关选通门电路电平变换器的可编程多电源区

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2672740B2 (ja) * 1991-10-07 1997-11-05 三菱電機株式会社 マイクロコンピュータ
KR100266633B1 (ko) 1997-10-10 2000-09-15 김영환 레벨 쉬프터 회로
US5963080A (en) * 1998-12-23 1999-10-05 Fairchild Semiconductor Corporation Undershoot hardened FET switch
US6163199A (en) * 1999-01-29 2000-12-19 Fairchild Semiconductor Corp. Overvoltage/undervoltage tolerant transfer gate
US7061274B2 (en) * 2003-09-24 2006-06-13 Stmicroelectronics, Inc. Self-programmable bidirectional buffer circuit and method
US7145364B2 (en) * 2005-02-25 2006-12-05 Agere Systems Inc. Self-bypassing voltage level translator circuit
US7397279B2 (en) * 2006-01-27 2008-07-08 Agere Systems Inc. Voltage level translator circuit with wide supply voltage range
US20070176666A1 (en) 2006-01-30 2007-08-02 Broadcom Corporation Level translator for adapting a signal to a voltage level
US7492207B2 (en) * 2006-12-08 2009-02-17 Infineon Technologies Ag Transistor switch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064228A (en) * 1997-06-10 2000-05-16 Siemens Aktiengesellschaft Circuit configuration for generating digital signals
CN1229998A (zh) * 1998-03-24 1999-09-29 日本电气株式会社 半导体器件
US6522168B2 (en) * 2000-08-31 2003-02-18 Stmicroelectronics S.R.L. Interface latch for data level transfer
CN101174828A (zh) * 2006-10-10 2008-05-07 阿尔特拉公司 具有开关选通门电路电平变换器的可编程多电源区

Also Published As

Publication number Publication date
TW201021421A (en) 2010-06-01
TWI524672B (zh) 2016-03-01
WO2010027452A3 (en) 2010-05-20
CN102187577A (zh) 2011-09-14
WO2010027452A2 (en) 2010-03-11
US7782116B2 (en) 2010-08-24
KR20110045100A (ko) 2011-05-03
US20100060337A1 (en) 2010-03-11
KR101050889B1 (ko) 2011-07-20

Similar Documents

Publication Publication Date Title
US7268588B2 (en) Cascadable level shifter cell
US7061299B2 (en) Bidirectional level shifter
CN102187577B (zh) 对电源不敏感的电压电平转换器
WO2009098626A1 (en) Low-swing cmos input circuit
CN101753129B (zh) 可承受高电压的输出缓冲器
TW202001887A (zh) 第四代雙倍資料率記憶體的輸入輸出驅動器
US20080054982A1 (en) Low power level shifter and method thereof
JP3921456B2 (ja) 信号経路およびパワーゲート方法ならびにフルサイクルラッチ回路
CN106656148B (zh) 一种防止电流倒灌的双向io电路
EP1619798A1 (en) Semiconductor integrated circuit, logic operation circuit, and flip flop
US6674304B1 (en) Output buffer circuit and method of operation
WO2004095250A1 (ja) Usbアップストリームデバイス、usbコネクタ、およびusbケーブル
CN101438491A (zh) 耐高压端口驱动器
CN101207277A (zh) 电子保险丝电路
US20200083871A1 (en) Level conversion device and method
US7772886B2 (en) Configuration backup device for the terminals of an integrated circuit and method of enabling the device
CN106059553B (zh) 一种USB Type-C EMCA线缆中Ra电阻的实现装置
CN103312313B (zh) 一种轨到轨使能信号的控制方法、电路及电平转换电路
CN113364448A (zh) 一种栅电压及衬底电压跟随cmos三态门电路
KR20100133610A (ko) 전압 레벨 시프터
CN111049513A (zh) 一种带冷备份功能的轨到轨总线保持电路
CN205193723U (zh) 一种硬盘分时上电系统
CN219287506U (zh) 一种自动检测传输方向的双向电平转换装置
CN112383298B (zh) 一种ddr发送电路
CN219436662U (zh) 电源监测电路、电源管理系统和存储主控芯片

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Arizona, USA

Patentee after: Fairchild Semiconductor Corp.

Address before: The United States of Maine

Patentee before: Fairchild Semiconductor Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150325

Termination date: 20210902