CN108123709B - 输出电路 - Google Patents

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Abstract

输出电路，所述电路包括：钳位电路单元、输出缓冲单元、输出驱动单元；所述输出驱动单元分别与所述钳位电路单元和所述输出缓冲单元耦接；所述钳位电路单元，适于在确定所述输出电路的端口电源电压大于预设的辅助电源电压时，将所述输出驱动单元的端口电压钳位在对应的器件耐压值之内。上述的方案，可以提高输出电路的输出电压的范围，扩大输出电路的适用范围。

Description

输出电路
技术领域
本发明涉及电路技术领域，特别是涉及一种输出电路。
背景技术
输入输出(I/O)电路，由输入电路和输出电路组成，通常用于将来自外部电路的电压摆动信号，转换为可由集成电路识别的数字信号；或者将芯片内部信号通过端口转换成外部设备可识别的电平信号。
但是，现有的输入输出电路中的输出电路由于受到端口器件的耐压条件的限制，使得输出电路的输出电压的最大值仅能达到所述端口器件的耐压值，限制了输出电路的适用范围。
发明内容
本发明实施例解决的问题是如何提高输出电路的输出电压的范围，扩大输出电路的适用范围。
为解决上述问题，本发明实施例提供了一种输出电路，所述输出电路包括：钳位电路单元、输出缓冲单元、输出驱动单元；所述输出驱动单元分别与所述钳位电路单元和所述输出缓冲单元耦接；所述钳位电路单元，适于在确定所述输出电路的端口电源电压大于预设的辅助电源电压时，将所述输出驱动单元的端口电压钳位在对应的器件耐压值之内。
可选地，所述输出驱动单元包括PMOS驱动器和NMOS驱动器；所述PMOS驱动器包括第一PMOS管和第二PMOS管；所述NMOS驱动器包括第一NMOS管和第二NMOS管；所述第一PMOS管的栅端与所述钳位电路单元的第一输出端耦接；所述第一PMOS管的源端与所述第二PMOS管的漏端耦接；所述第一PMOS管的漏端与所述输出电路的PAD端耦接；第二PMOS管的栅端与所述输出缓冲电路耦接；第二PMOS管的源端与所述端口电源电压耦接；所述第一NMOS管的栅端与所述钳位电路单元的第二输出端耦接；所述第一NMOS管的源端与所述第二NMOS管的漏端耦接；所述第一NMOS管的漏端与所述PAD端耦接；所述第二NMOS管的栅端和所述输出缓冲电路耦接；所述第二NMOS管的源端与地线耦接。
可选地，所述输出缓冲单元包括高压输出缓冲子单元；所述高压输出缓冲子单元包括高压输出驱动通路和NMOS驱动通路；所述高压输出驱动通路，适于在确定所述端口电源电压大于所述辅助电源电压时，驱动所述PMOS驱动器输出在所述端口电源电压与差值电压之间摆动的第一电压；所述差值电压为所述端口电源电压减去所述辅助电源电压得到；所述NMOS驱动通路，适于基于所述PMOS驱动器输出的第一电压，驱动所述NMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第二电压。
可选地，所述钳位电路单元包括：控制子单元，适于在确定所述端口电源电压大于所述辅助电源电压时，输出第一反馈信号；钳位信号产生子单元，适于在接收到所述第一反馈信号时，输出第一钳位电压信号至所述第二PMOS管的栅端，并输出第二钳位电压信号至所述第二NMOS管的栅端。
可选地，所述控制子单元，还适于在确定所述端口电源电压小于或等于所述辅助电源电压时，输出第二反馈信号；所述钳位信号产生子单元，还适于在接收到所述第二反馈信号时，输出第二钳位电压信号至所述第二NMOS管的栅端。
可选地，所述第一PMOS管的栅端与地线耦接；所述第一PMOS管的源端与所述端口电源电压耦接；所述第一PMOS管的漏端与所述第二PMOS管的源端耦接；第二PMOS管的栅端与所述钳位电路单元耦接；第二PMOS管的源端与第一PMOS管的漏端耦接；所述第二PMOS管的漏端与所述PAD端耦接。
可选地，所述输出缓冲单元包括低压输出缓冲子单元；所述低压输出缓冲子单元包括低压输出驱动通路和所述NMOS驱动通路；所述低压输出驱动通路，适于在确定所述端口电源电压小于或等于所述辅助电源电压时，驱动所述PMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第三电压；所述NMOS驱动通路，还适于基于所述PMOS驱动器输出的第一电压和所述低压输出驱动通路输出的第三电压，驱动所述NMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第四电压。
与现有技术相比，本发明的技术方案具有以下的优点：
上述的方案，通过钳位电路单元的设置，可以在输出电路的端口电源电压大于辅助电源电压时，将输出驱动电路的端口电压均限制在对应的安全工作电压范围之内，可以对输出驱动电路的I/O器件进行有效的保护，并可以提高输出电路的输出电压的范围，因而可以扩大输出电路的适用范围。
附图说明
图1是本发明实施例中的输出电路的框架结构示意图；
图2是本发明实施例中的输出电路的电路结构示意图；
图3是本发明实施例中输出电路在高压条件下的结构示意图；
图4是本发明实施例中输出电路在高压条件下对应的时序关系示意图；
图5是本发明实施例中输出电路在低压条件下的结构示意图；
图6本发明实施例中输出电路低压时对应的时序关系示意图。
具体实施方式
为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过钳位电路单元的设置，可以在输出电路的端口电源电压大于辅助电源电压时，将输出驱动电路的器件端口电压均限制在对应的器件耐压值内，可以对输出驱动电路的I/O器件进行有效的保护，并可以提高输出电路的输出电压的范围，因而可以扩大输出电路的适用范围。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
为了便于理解，首先对在下述的输出电路中用到的电源做简单说明。其中，VINT为芯片内部数据电源，为电压值较低的电源电压；VAUX为辅助电源，与端口器件耐压值相同的电源；VCCO为外部端口电源，也是输出电路的数据数字信号电源。
图1示出了本发明实施例中的一种输出电路的框架图。参见图1，本发明实施例中的输出电路100，可以包括钳位电路单元101、输出缓冲单元102和输出驱动单元103；输出驱动单元103分别与钳位电路单元101和输出缓冲单元102，其中：
钳位电路单元101在确定输出电路100的端口电源电压大于预设的辅助电源电压时，将输出驱动单元的端口电压钳位在对应的器件耐压值之内。
输出缓冲电路102，包括PMOS驱动器和NMOS驱动器，且适于在端口电源电压VCCO大于辅助电源电压VAUX时，驱动PMOS驱动器输出第一电压，并驱动NMOS驱动器输出第二电压；在端口电源电压VCCO小于或等于辅助电源电压VAUX时，驱动PMOS驱动器输出第三电压，并驱动NMOS驱动器输出第四电压；
输出驱动单元103，适于在端口电源电压VCCO大于辅助电源电压VAUX时，基于PMOS驱动器输出的第一电压和驱动NMOS驱动器输出的第二电压，控制输出电路100的PAD端电压在零电压与端口电源电压VCCO之间摆动；在端口电源电压VCCO小于或等于辅助电源电压VAUX时，基于PMOS驱动器输出的第三电压和驱动NMOS驱动器输出的第四电压，将PAD端电压控制在零电压与端口电源电压VCCO之间摆动。
上述的方案，通过钳位电路单元的设置，可以在输出电路的端口电源电压大于辅助电源电压时，将输出驱动电路的端口电压均限制在对应的器件耐压值之内，可以对输出驱动电路的I/O器件进行有效的保护，并可以提高输出电路的输出电压的范围，因而可以扩大输出电路的适用范围。
下面将对本发明实施例中的输出电路做进一步详细的介绍。
图2示出了本发明实施例中的一种输出电路的电路结构图；图3示出了本发明实施例中的输出电路在高压条件下的电路图；图4示出了本发明实施例中的输出电路在低压条件下的电路图。
参见图2至图4，在本发明一实施例中，钳位电路单元201包括控制子单元2011和钳位信号产生子单元2012；高压输出缓冲通路可以包括高压PMOS驱动通路2021和NMOS驱动通路2022；低压输出缓冲通路可以包括低压PMOS驱动通路2031和NMOS驱动通路2022；PMOS驱动器204可以包括第一PMOS管PM1和第二PMOS管PM2；NMOS驱动器205可以包括第一NMOS管NM1和第二NMOS管NM2。
下面将对端口电源电压VCCO大于辅助电源电压VAUX时的电路结构和端口电源电压VCCO小于或等于辅助电源电压VAUX时的电路结构及相应的工作原理分别进行介绍。
参见图3，当端口电源电压VCCO大于辅助电源VAUX，也即在高压条件下时：
在PMOS驱动器204中，第一PMOS管PM1的栅端与钳位电路单元201的第一输出端耦接；第一PMOS管PM1的源端与第二PMOS管PM2的漏端耦接；第一PMOS管PM1的漏端与PAD端耦接；第二PMOS管PM2的栅端与高压PMOS驱动通路2021的输出端耦接；第二PMOS管PM2的源端与端口电源电压漏端VCCO耦接。
在NMOS驱动器205中，第一NMOS管NM1的栅端与钳位电路单元201的输出端耦接；第一NMOS管NM1的源端与PAD端耦接；第一NMOS管NM1的漏端与第二NMOS管NM2的源端耦接；第二NMOS管NM2的栅端和钳位电路单元201的第二输出端耦接；第二NMOS管NM2的源端与地线GND耦接。
在具体实施中，钳位电路单元201中的控制子单元2011在确定端口电源电压VCCO大于辅助电源电压VAUX时，输出第一反馈信号至钳位信号产生子单元2012，钳位信号产生子单元2012在接收到第一反馈信号时，产生第一钳位电压(VCCO-VAUX)至第一PMOS管PM1的栅端，并产生第二钳位电压VAUX至第一NMOS管NM1的栅端。
输出至第一PMOS管PM1的栅端的第一钳位电压(VCCO-VAUX)，将第一PMOS管的电压VP1钳位在第一钳位电压(VCCO-VAUX)，输入数据io_data和io_ts通过第一电平转换电路2021b和第一前驱电路2021c的电平转换后进入第二PMOS管PM2，使得第二PMOS管PM2的电压VP2在第一钳位电压(VCCO-VAUX)与端口电源电压VCCO之间摆动。其中，在高压PMOS驱动通路2021驱动第二PMOS管PM2的电压VP2在第一钳位电压(VCCO-VAUX)与端口电源电压VCCO之间摆动时，首先由第一输出数据电路2021a根据预设的输入数据输出对应的数字逻辑电平信号VINT至第一电平转换电路2021b，接着由第一电平转换电路2021b将所接收的数字逻辑电平信号VINT转换为端口电源电压信号VCCO，以为第一前驱电路2021c提供工作电源。第一前驱电路2021c在接收到输入的数据时，输出在端口电源电压VCCO至电压(VCCO-VAUX)之间摆动的第一驱动电压至第一PMOS管PM1的栅端。
输出至第一NMOS管NM1的栅端的第二钳位电压VAUX，将第一NMOS管NM1的电压VN1钳位在第二钳位电压VAUX，使得第二NMOS管NM2的电压VN2在NMOS驱动通路2022的驱动下在零电压与辅助电源电压VAUX之间摆动。具体地，NMOS驱动通路2022中的第二数据输出电路2021a首先基于预设的输入数据输出对应的数字逻辑电平信号VINT至第二电平转换电路2021b，使得第二电平转换电路2021b将数字逻辑电平信号VINT转换为辅助电源电压VAUX，以为第二前驱电路2021c供电，接着，第二前驱电路2021c在接收到辅助电源电压VAUX时开启，并输出在零电压和辅助电源电压之间摆动的第三驱动电压至第二NMOS管NM2的栅端，从而驱动第二NMOS管NM2的电压VN1在零电压与辅助电源电压VAUX之间摆动。
参见图4，通过第二PMOS管PM2的电压和第二NMOS管NM2的电压在时序上的配合，输入数据经过输出驱动电路转化后，便可以实现PAD端电压在零电压与端口电源电压之间的满摆幅正常工作。
参见图5，当端口电源电压VCCO小于或等于辅助电源VAUX，也即在低压条件下时：
在PMOS驱动器204中，第一PMOS管PM1的栅端与低压PMOS驱动通路2031的输出端耦接；第一PMOS管PM1的源端与第二PMOS管PM2的漏端耦接；第一PMOS管PM1的漏端与PAD端耦接；第二PMOS管PM2的栅端与钳位信号产生单元耦接；第二PMOS管PM2的源端与端口电源电压VCCO耦接。
在NMOS驱动器205中，第一NMOS管NM1的栅端与钳位电路单元201的输出端耦接；第一NMOS管NM1的源端与PAD端耦接；第一NMOS管NM1的漏端与第二NMOS管NM2的源端耦接；第二NMOS管NM2的栅端和钳位电路单元201的第二输出端耦接；第二NMOS管NM2的源端与地线GND耦接。
在具体实施中，钳位电路单元201中的控制子单元2011在确定端口电源电压VCCO小于或等于辅助电源电压VAUX时，输出第二反馈信号至钳位信号产生子单元2012，钳位信号产生子单元2012在接收到第二反馈信号时，产生第三钳位电压，即零电压GND至第二PMOS管的栅端，并产生第二钳位电压VAUX至第一NMOS管NM1的栅端。
此时，输出至第一NMOS管NM1的栅端的第二钳位电压VAUX，由于第三驱动电路电源为VAUX，从而使得第二NMOS管NM2的电压VN2在低压NMOS驱动通路2022的驱动下在零电压与辅助电源电压VAUX之间摆动。
同时，第一PMOS管PM1的栅端在内部控制逻辑的控制下与零电压GND耦接，使得第一PMOS管PM1一直处于导通的状态。第一PMOS管PM1的电压VP1在低压PMOS驱动通路2031的驱动下，在零电压与辅助电源电压VAUX之间摆动。具体而言，低压PMOS驱动通路2031在驱动第二NMOS管NM2的电压在零电压与辅助电源电压VAUX之间摆动时，第一输出数据电路2021a首先基于预设的输入数输出对应的数字逻辑高电平信号VINT并输出至第三电平转换电路2031b，使得第三电平转换电路2031b将数字逻辑电平信号VINT转换为辅助电源电压信号VAUX并输出至第三前驱电路2031c供电。接着，第三前驱电路2031b在接收到辅助电源电压信号VAUX时启动并输出在零电压与辅助电源电压之间摆动的第二驱动电压至第二PMOS管PM2的栅端，从而驱动第二PMOS管PM2的电压VP2在零电压与辅助电源电压VAUX之间摆动。
由此可知，通过第一PMOS管PM1的电压VP1与第二NMOS管NM2的电压VN1在时序上的配合，便可以实现输出电路的PAD端电压在零电压与端口电源电压VCCO之间的满摆幅正常工作，具体请参见图6。
这里需要指出的是，为了实现PAD端电压在零电压与端口电源电压之间的满摆幅正常工作，在高压和低压情况下，驱动第一PMOS管的输出电压范围与驱动第二PMOS管的输出电压范围的不同，使得需要分别设置对应的高压PMOS驱动通路和低压PMOS驱动通路，也即高压输出电路中的PMOS驱动通路不可共用。与之相反地，在高压和低压条件下，NMOS驱动通路所需的驱动信号相同，因而，可以在高压和低压条件下实现NMOS驱动通路的共用。
采用本发明实施例中的上述方案，通过钳位电路单元的设置，可以在输出电路的端口电源电压大于辅助电源电压时，将输出驱动单元中I/O器件的端口电压均限制在对应的安全工作电压范围之内，可以输出驱动单元的I/O器件进行有效的保护，并可以提高输出电路的输出电压的范围，因而可以扩大输出电路的适用范围。
以上对本发明实施例的方法及系统做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (5)

1.一种输出电路，其特征在于，包括钳位电路单元、输出缓冲单元、输出驱动单元；所述输出驱动单元分别与所述钳位电路单元和所述输出缓冲单元耦接；
所述钳位电路单元，适于在确定所述输出电路的端口电源电压大于预设的辅助电源电压时，将所述输出驱动单元的端口电压钳位在对应的器件耐压值之内；
所述输出驱动单元包括PMOS驱动器和NMOS驱动器；
所述输出缓冲单元包括高压输出缓冲子单元以及低压输出缓冲子单元；
所述高压输出缓冲子单元包括高压输出驱动通路和NMOS驱动通路；所述高压输出驱动通路，适于在确定所述端口电源电压大于所述辅助电源电压时，驱动所述PMOS驱动器输出在所述端口电源电压与差值电压之间摆动的第一电压；所述差值电压为所述端口电源电压减去所述辅助电源电压得到；所述NMOS驱动通路，适于基于所述PMOS驱动器输出的第一电压，驱动所述NMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第二电压；
所述低压输出缓冲子单元包括低压输出驱动通路和所述NMOS驱动通路；所述低压输出驱动通路，适于在确定所述端口电源电压小于或等于所述辅助电源电压时，驱动所述PMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第三电压；所述NMOS驱动通路，还适于基于所述PMOS驱动器输出的第一电压和所述低压输出驱动通路输出的第三电压，驱动所述NMOS驱动器输出在零电压与所述辅助电源电压之间摆动的第四电压。
2.根据权利要求1所述的输出电路，其特征在于，所述PMOS驱动器包括第一PMOS管和第二PMOS管；所述NMOS驱动器包括第一NMOS管和第二NMOS管；
所述第一PMOS管的栅端与所述钳位电路单元的第一输出端耦接；所述第一PMOS管的源端与所述第二PMOS管的漏端耦接；所述第一PMOS管的漏端与所述输出电路的PAD端耦接；第二PMOS管的栅端与所述输出缓冲单元耦接；第二PMOS管的源端与所述端口电源电压耦接；
所述第一NMOS管的栅端与所述钳位电路单元的第二输出端耦接；所述第一NMOS管的源端与所述第二NMOS管的漏端耦接；所述第一NMOS管的漏端与所述PAD端耦接；所述第二NMOS管的栅端和所述输出缓冲单元耦接；所述第二NMOS管的源端与地线耦接。
3.根据权利要求2所述的输出电路，其特征在于，所述钳位电路单元包括：控制子单元，适于在确定所述端口电源电压大于所述辅助电源电压时，输出第一反馈信号；
钳位信号产生子单元，适于在接收到所述第一反馈信号时，输出第一钳位电压信号至所述第二PMOS管的栅端，并输出第二钳位电压信号至所述第二NMOS管的栅端。
4.根据权利要求3所述的输出电路，其特征在于，
所述控制子单元，还适于在确定所述端口电源电压小于或等于所述辅助电源电压时，输出第二反馈信号；
所述钳位信号产生子单元，还适于在接收到所述第二反馈信号时，输出第二钳位电压信号至所述第二NMOS管的栅端。
5.根据权利要求1所述的输出电路，其特征在于，所述PMOS驱动器包括第一PMOS管和第二PMOS管；所述NMOS驱动器包括第一NMOS管和第二NMOS管；
所述第一PMOS管的栅端与地线耦接；所述第一PMOS管的源端与所述端口电源电压耦接；所述第一PMOS管的漏端与所述第二PMOS管的源端耦接；
第二PMOS管的栅端与所述钳位电路单元耦接；第二PMOS管的源端与第一PMOS管的漏端耦接；所述第二PMOS管的漏端与所述输出电路的PAD端耦接。
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