TWI440273B - 用於保護的疊接輸入-輸出裝置與其使用方法 - Google Patents

用於保護的疊接輸入-輸出裝置與其使用方法 Download PDF

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Description

用於保護的疊接輸入-輸出裝置與其使用方法
本發明係關於輸入-輸出裝置，且特定言之係關於疊接輸入-輸出裝置之組件的保護，該等裝置介面連接兩個電壓域。
已知提供一種將一電壓域中之訊號變換為另一電壓域中之訊號的輸入-輸出裝置。舉例而言，在SOC(晶片上系統)情形下，儘管晶片上組件可在低電壓域中操作，但通常期望此等組件能傳遞晶片外訊號，其中可將此等訊號界定於高電壓域中。此情況可能(例如)歸因於訊號應遵循之給定通訊協定。
儘管已知用於提供此功能之技術，但隨著晶片上組件變得愈來愈小之趨勢而出現了難題。就目前最佳狀態之CMOS技術而言，核心電源供應器與I/O(輸入-輸出)裝置電源供應器皆已移至低電壓，以達到所需之同時代的速度及電力消耗位準。同時，電晶體尺寸及氧化物厚度亦已減小。
舉例而言，在45 nm技術中，「標準」外部電源現為1.8 V(其中，其在先前技術尺度下為3.3 V或2.5 V)。為能達到此等1.8 V裝置所要求之高頻率，氧化物厚度已減小至約28至32(其中，其先前約為50)。
然而，為了與較舊裝置及一些現存標準協定相容，需要輸入-輸出裝置能在高於其標稱電壓之電壓下操作(例如，在1.8 V標稱電壓域下操作之I/O裝置能與3.3 V電壓域介面連接)。
歸因於在1.8 V電壓域中之I/O組件有可能暴露於過電壓差，從而可能使彼等組件過應力，此佈置可能存在問題。歸因於諸如氧化物崩潰及熱載子注入(HCI)之現象，此過應力可能導致組件壽命縮短。
詳言之，在介面連接兩個電壓域之此等I/O裝置之實例中，當組件上之暫態應力可容易地出現時，在切換事件(亦即，當輸入訊號轉變，從而使得輸出訊號轉變時)期間可能出現問題。由於可能正在驅動大的晶片外負載，故此等問題在I/O裝置之輸出緩衝器中尤其成為難題，此意謂此等應力暫態事件可發生歷時不可忽略之時段。
此外，在此等愈來愈小的技術尺度之情形下，通常關鍵要求在於，應盡可能保持低的電力消耗，此意謂極其需要盡可能保持低的此等裝置之DC電力消耗。
第1圖示意性地圖示此I/O裝置之輸出緩衝器10，其中供應至焊墊20(用於連接至晶片外裝置)之輸出電壓經配置成在0 V與3.3 V之間(GND至DVDD)變動。為了用經配置成在低電壓範圍(在此實例中，在1.8 V之範圍中)下操作的I/O組件提供此輸出範圍，將輸出緩衝器驅動器開關(PFET 30及NFET 60)各自與輸出緩衝器疊接開關(PFET 40及NFET 50)疊接。在所圖示之佈置中，I/O裝置將輸出訊號轉化為輸入訊號。將每一輸出緩衝器疊接開關之閘極連接至1.8 V。因此，可見輸出緩衝器本身分割為高電壓域(通常表示為70)及低電壓域(通常表示為80)，該高電壓域範圍自1.8 V至3.3 V且該低電壓域範圍自0 V至1.8 V。
如此安排輸出緩衝器10在DC情況下提供可靠效能，但疊接開關40及疊接開關50可能在暫態期間遭受VDS(汲極-源極電壓)過應力。換言之，當輸入訊號(由位準偏移器(未圖示)分配以形成進入驅動器開關30及驅動器開關60之輸入)轉變，使得輸出電壓在焊墊20上轉變時，此等電晶體中每一電晶體上之汲極-源極電壓可超過其容限。舉例而言，在焊墊電壓自高電壓轉變至低電壓(3.3 V至0 V)的情況下，PFET 30關閉(藉由上升轉變輸入訊號)。同時，NFET 60開啟，且開始降低在NFET 50與NFET 60之間的中間點int-N上之電壓。然而，焊墊電壓僅在NFET 50具有足夠的閘極-源極電壓(VGS)以減弱電流時才開始下降。此意謂著到焊墊電壓開始下降時，int-N上之電壓已非常低以致於其在NFET 50上產生一些VDS應力(可能導致HCI損壞-亦稱為熱載子退化)。相同效應亦可在焊墊電壓之上升轉變時影響PFET 40，此是因為在PFET 40具有足夠VGS來減弱電流之前，中間點int-P上之電壓開始上升。
第2圖圖示在焊墊電壓VPAD 進行自高至低之轉變的狀況下，可產生至NFET電晶體(諸如第1圖中之疊接開關50)的潛在VDS應力的模擬。圖中可看出，在疊接電晶體之VGS足以開啟疊接電晶體之前，int-N上之電壓Vint-N 急劇下降，從而產生疊接電晶體之VDS的尖峰。詳言之，圖中可看出，NFET 50之VDS在約3.05 V上達到頂點，進而使在1.8 V標稱電壓下操作之此組件受應力。亦圖示NFET中之電流INFET 。
儘管增加閘極長度可能對於減小此效應有些幫助，但此等技術不足以充分解決此問題。或者，可提供三疊接輸出緩衝器，但此舉將產生非期望地大的I/O裝置。
因此，需要提供一種改良技術，使輸入-輸出裝置能在電壓域之間提供電力有效介面，而不使經設計以在低電壓域下操作的彼等輸入-輸出裝置之組件因暴露於由高電壓域之介面引起之過電壓差而受應力。
自第一態樣觀察，本發明提供一種疊接輸入-輸出裝置，其經配置成在輸入節點上接收低電壓輸入訊號，且在輸出節點上產生高電壓輸出訊號，該疊接輸入-輸出裝置具有低電壓域及高電壓域，該疊接輸入-輸出裝置包含：第一驅動器開關，其與該低電壓域中之第一疊接開關串聯；第二驅動器開關，其與該高電壓域中之第二疊接開關串聯；偏壓開關，其經配置成取決於偏壓操縱訊號來設定選自高偏壓及低偏壓之偏壓，該偏壓係施加於該疊接輸入-輸出裝置之保護節點；箝位電路，其經配置成提供箝位電壓，該箝位電壓為該輸出訊號之經箝位的版本(clamped version)且係保持於該低電壓域之最高電壓；及開關操縱電路，其經配置成藉由產生該偏壓操縱訊號來執行偏壓切換，以造成該偏壓開關回應於該輸入訊號之轉變而使該偏壓自初始值改變，且造成該偏壓開關回應於該箝位電壓達到該低電壓域之該最高電壓而使該偏壓返回至該初始值。
在經配置成在輸入節點上接收低電壓輸入訊號且在輸出節點上產生高電壓輸出訊號的疊接輸入-輸出裝置中，將緊隨輸入訊號之轉變的時段視為疊接輸入-輸出裝置之組件可能因暫態過電壓差而受應力的時刻。根據本發明之技術，疊接輸入-輸出裝置之保護節點可藉由將選自高偏壓及低偏壓之偏壓施加於保護節點來建立。該偏壓係取決於偏壓操縱訊號來選擇，該偏壓操縱訊號係由開關操縱電路產生。因此，當輸入訊號進行轉變時，使偏壓自初始值改變。輸出訊號係用以產生箝位輸出訊號，該箝位輸出訊號係保持於低電壓域之最高電壓。當箝位電壓已達到低電壓域之彼最高電壓時，將偏壓返回至其初始值。
以此方式，在疊接輸入-輸出裝置之各種節點易受損壞的時段期間，保護節點之提供確保了為此節點提供保護，選定偏壓係取決於輸入電壓與輸出電壓之瞬時位準而施加於該保護節點上。由所施加之偏壓提供之保護本身可顯示為(例如)在疊接裝置上之VDS應力的降低－－增加疊接輸入-輸出裝置之持久性及可靠性，或在另一實例中，該保護本身可顯示為與彼節點相關聯之增大的操作速度，否則該節點將需要非期望長度之時間來充電或放電。此外，本發明之技術提供此種保護而不藉助於將在輸入/輸出訊號之非暫態期間產生DC電力消耗的方法。
在操作時，實施本發明所需之額外組件耗散少量電力，此情況僅出現於暫態期間，且因此並不重要。尤其應注意，與驅動此疊接輸入-輸出裝置意欲供應之大的晶片外負載所需之電力相比，啟動本發明之技術所需之組件所要求的電力通常可忽略。
在一實施例中，該保護節點為保護開關之閘極，該保護開關為該第一疊接開關及該第二疊接開關中之一者；且該偏壓切換使得(provides that)該保護開關上之暫態過電壓得以被避免。歸因於在疊接輸入-輸出裝置之輸出緩衝器中之開關的疊接佈置，此等疊接開關尤其易受其上之暫態過電壓損壞。在此等開關中之一者的閘極上提供保護節點使得彼開關為保護開關，從而避免了其上之暫態過電壓。
在另一實施例中，該保護節點位於該第一驅動器開關與該第一疊接開關之間；且該偏壓切換阻止在該保護節點上之暫態電壓上升。歸因於在疊接輸入-輸出裝置之輸出緩衝器中之開關的疊接佈置，當輸入訊號改變時，在第一驅動器開關與其相關第一疊接開關之間的點易受暫態電壓上升損壞，進而可能導致此點之非期望長的充電時間。藉由抵消此暫態電壓上升，經由有效對此點預放電來改良該裝置之操作速度。
在另一實施例中，該保護節點位於該第二驅動器開關與該第二疊接開關之間；且該偏壓切換阻止在該保護節點上之暫態電壓下降。歸因於在疊接輸入-輸出裝置之輸出緩衝器中之開關的疊接佈置，當輸入訊號改變時，在第二驅動器開關與其相關第二疊接開關之間的點易受暫態電壓下降損壞，進而可能導致此點之非期望長的放電時間。藉由抵消此暫態電壓下降，經由有效對此點預充電來改良該裝置之操作速度。
在一實施例中，該保護開關為該第一疊接開關；該輸入訊號之該轉變為上升轉變；該箝位電壓經限定為至少該低電壓域之該最高電壓；且該開關操縱電路經配置成造成該偏壓開關回應於該輸出訊號下降至該低電壓域之該最高電壓而使該偏壓返回至該初始值。當輸入訊號進行上升轉變(且因此，輸出訊號進行下降轉變)時，第一疊接開關易受VDS應力損壞。因此，藉由在此暫態期間將此疊接開關之偏壓切換至較高值，該疊接開關經保護免受此VDS應力，以將此開關之VDS預定位至較低值。因此，當第一驅動器開關開啟時，第一疊接開關將經歷較低VDS應力。
在另一實施例中，該保護開關為該第二疊接開關；該輸入訊號之該轉變為下降轉變；該箝位電壓經限定以至多為該低電壓域之該最高電壓；且該開關操縱電路經配置成造成該偏壓開關回應於該輸出訊號上升至該低電壓域之該最高電壓而使該偏壓返回至該初始值。當輸入訊號進行下降轉變(且因此，輸出訊號進行上升轉變)時，第二疊接開關易受VDS應力損壞。因此，藉由在此暫態期間將此疊接開關之偏壓切換至較低值，該疊接開關經保護免受此VDS應力，以將此開關之VDS預定位至較低值。因此，當第二驅動器開關開啟時，第二疊接開關將經歷較低VDS應力。
應理解，疊接開關及驅動器開關可採用各種形式。在本發明之實施例中，該第一疊接開關為NFET電晶體；該第一驅動器開關為NFET電晶體；該第二疊接開關為PFET電晶體；且該第二驅動器開關為PFET電晶體。
儘管可對偏壓提供各種參考電壓，但在一實施例中，該低偏壓係由接地電壓提供，且在一實施例中，該高偏壓係由該低電壓域之該最高電壓提供。在另一實施例中，該低偏壓係由該低電壓域之該最高電壓提供，且在另一實施例中，該高偏壓係由該高電壓域之該最高電壓提供。
開關操縱電路可由各種邏輯電路提供，但在一實施例中，該開關操縱操縱電路包含反及閘(NAND gate)。在另一實施例中，該開關操縱操縱電路包含反或閘(NOR gate)。此等邏輯閘有利地呈現該開關操縱電路之所需功能的緊湊實施例。
在一實施例中，該疊接輸入-輸出裝置進一步包含：在該輸入節點上之位準偏移器，以將該低電壓輸入訊號轉換為該低電壓域之第一訊號，且轉換為該高電壓域之第二訊號。此佈置使得將輸入訊號轉換為具有適用於疊接輸入-輸出裝置之個別低電壓域及高電壓域的電壓範圍的訊號。
儘管本發明之技術可用以提供僅一種保護節點，但在一實施例中，疊接輸入-輸出裝置進一步包含：另一保護節點，其位於該第一驅動器開關與該第一疊接開關之間；另一偏壓開關，其經配置成取決於另一偏壓操縱訊號來設定另一偏壓，該另一偏壓係施加於該疊接輸入-輸出裝置之該另一保護節點；及另一開關操縱電路，其經配置成藉由產生該另一偏壓操縱訊號來執行另一偏壓切換，以造成該另一偏壓開關回應於該輸入訊號之該轉變而使該另一偏壓自另一初始值改變，且造成該另一偏壓開關回應於該箝位電壓達到該低電壓域之該最高電壓而使該另一偏壓返回至該另一初始值，其中該另一偏壓切換阻止在該另一保護節點上之暫態電壓上升。因此，將防止對如上所述之保護開關之VDS應力的優點與阻止在該另一保護節點上之暫態電壓上升之操作速度優點相結合。
類似地，在另一實施例中，疊接輸入-輸出裝置進一步包含：另一保護節點，其位於第二驅動器開關與該第二疊接開關之間；另一偏壓開關，其經配置成取決於另一偏壓操縱訊號來設定另一偏壓，該另一偏壓係施加於該疊接輸入-輸出裝置之該另一保護節點；及另一開關操縱電路，其經配置成藉由產生該另一偏壓操縱訊號來執行另一偏壓切換，以造成該另一偏壓開關回應於該輸入訊號之該轉變而使該另一偏壓自另一初始值改變，且造成該另一偏壓開關回應於該箝位電壓達到該低電壓域之該最高電壓而使該另一偏壓返回至該另一初始值，其中該另一偏壓切換阻止在該另一保護節點上之暫態電壓下降。因此，將防止對如上所述之該保護開關之VDS應力的優點與阻止在該另一保護節點上之暫態電壓下降之操作速度優點相結合。
自第二態樣觀察，本發明提供一種將施加於疊接輸入-輸出裝置中之保護節點之電壓偏壓的方法，該疊接輸入-輸出裝置經配置成在輸入節點上接收低電壓輸入訊號且在輸出節點上產生高電壓輸出訊號，該疊接輸入-輸出裝置具有低電壓域及高電壓域，該疊接輸入-輸出裝置包含：第一驅動器開關，其與該低電壓域中之第一疊接開關串聯；第二驅動器開關，其與該高電壓域中之第二疊接開關串聯，該方法包含以下步驟：產生箝位電壓，該箝位電壓為該輸出訊號之經箝位的版本且係保持於該低電壓域之最高電壓；回應於該輸入訊號之轉變而使施加於該疊接輸入-輸出裝置之保護節點的偏壓自初始值改變；及回應於該箝位電壓達到該低電壓域之該最高電壓而使該偏壓返回至該初始值。
本發明之以上及其他目標、特徵結構及優點將由結合隨附圖式閱讀之說明性實施例之以下詳細描述可更加明白。
第3圖示意性地圖示了根據一實施例之疊接輸入-輸出裝置100。輸入訊號由位準偏移器105接收，位準偏移器105將輸入訊號轉換為兩個平行訊號，一訊號用於疊接輸入-輸出裝置之低電壓域(範圍自0 V至1.8 V)，且一訊號用於疊接輸入-輸出裝置之高電壓域(範圍自1.8 V至3.3 V)。該輸入訊號本身範圍介於0 V與VDD(其在此實施例中為1.0 V)之間－－其係由輸入電壓域界定。
在輸出側上，輸出緩衝器包含疊接FET電晶體組：驅動器開關PFET 110、疊接開關PFET 115、疊接開關NFET 120及驅動器開關NFET 125。圖中可看出，輸出訊號可轉化為輸入訊號。疊接開關PFET 115使其閘極連接至1.8 V之偏壓(高電壓域之下限)，而疊接開關NFET 120使其閘極由偏壓開關155(下文進一步描述)控制。裝置100之輸出訊號係提供於焊墊130上，此輸出訊號係提供於範圍0 V至3.3 V中，此範圍為輸出電壓域所需要。
由位準偏移器105產生之兩個輸入訊號經由緩衝器140及緩衝器145傳遞至其個別驅動器開關。熟習該項技術者將明白，儘管此實施例中圖示了兩個緩衝器，但可存在不同數目之緩衝器，諸如一個或三個緩衝器。低電壓域輸入訊號控制驅動器開關NFET 125之閘極，且高電壓域輸入訊號控制驅動器開關PFET 110之閘極。
亦提供箝位電路150以產生箝位電壓，該箝位電壓為取自焊墊130之輸出訊號之經箝位的版本。在此實施例中，該箝位電壓經限定以取對應於低電壓域之最高電壓的最小值(亦即，1.8 V)。
PFET電晶體155提供偏壓開關，該偏壓開關經配置成在疊接開關NFET 120之閘極上設定偏壓。偏壓開關155在經由電流源160取自DVDD(3.3 V)之高偏壓與經由電阻器165取自低電壓域之電壓上限(1.8 V)的低偏壓之間進行選擇。
偏壓開關155本身係由反及閘170提供之偏壓操縱訊號來控制。反及閘170接收由箝位電路150提供之箝位電壓及由位準偏移器105提供之高電壓域輸入訊號來作為其兩個輸入。
在此實施例中，目標為在疊接開關NFET 120之閘極上提供保護節點，以保護此開關本身以免在輸入/輸出訊號之暫態期間受過應力。特定言之，否則此開關在輸入訊號之上升轉變期間將易受VDS應力(高於容限之汲極至源極電壓)損壞。
當由位準偏移器105傳輸上升輸入訊號時，焊墊130上之輸出仍將為高，且因此，反及閘170啟動偏壓開關155，以上拉施加於NFET開關120之閘極的偏壓。因此，NFET開關120之閘極上的電壓增加至1.8 V+ΔVref ，其中儘管ΔVref 取決於特定實施例要求，但應經調整以足以保護疊接開關NFET 120。
因此，當低電壓域輸入訊號自緩衝器145到達驅動器NFET開關125並啟動此開關時，避免了NFET開關120之VDS的突然增大。
同時，高電壓域輸入訊號自緩衝器140到達驅動器PFET開關110，且因此當驅動器開關110及驅動器開關125已切換時，焊墊電壓開始下降。
一旦焊墊電壓已下降直至1.8 V，則開關120不再存在任何受VDS應力之風險。此時，箝位電路150將下降輸出電壓保持於最小值1.8 V(因為反及閘170為高電壓域之部份且不容忍低於1.8 V之電壓)。亦在此時，反及閘正接收邏輯0(1.8 V為高電壓域之下限)，且反及閘之輸出使得偏壓開關155將電流源160自NFET 120之閘極解耦。藉由以此方式解耦電流源，避免了在輸入/輸出訊號之非暫態期間的DC耗散。
第4圖提供了在第3圖中圖示之疊接輸入-輸出裝置100中之箝位電路150的更多細節。在第4圖中，出於清楚起見，僅圖示疊接輸入-輸出裝置100之低電壓域。此外，忽略了位準偏移器105、緩衝器145及電流源160。相反地，焊墊130、NFET開關120、NFET開關125、反及閘170、偏壓開關155及電阻器165執行與參閱第3圖來描述之功能相同的功能，該等功能在此不再贅述。
箝位電路150包含兩個交叉耦合之PFET電晶體200及PFET電晶體210。PFET 200之閘極係連接至焊墊130上之輸出訊號。因此，當焊墊130上之輸出訊號為高時，PFET 200關閉。PFET 200之輸出向PFET 210提供閘極輸入，因此，當PFET 200關閉時，至PFET 210之閘極的輸入為低，從而啟動開關，且提供輸出訊號作為箝位電壓VCL。相反地，當焊墊130上之輸出訊號降至箝位電路之定義臨界值(在此實例中，臨界值為1.8 V)以下時，PFET 200開啟。因此，至PFET 210之閘極之輸入為高，從而關閉開關，且焊墊上之電壓輸出不受箝位電路150影響。
第5圖示意性地圖示了根據另一實施例之疊接輸入-輸出裝置300。在此示例性實施例中，向在疊接輸入-輸出裝置之低電壓域及疊接輸入-輸出裝置之高電壓域中的疊接開關提供暫態VDS應力保護。在此，位準偏移器105及整個低電壓域等效於在第3圖及第4圖中圖示且參閱該等圖式論述的疊接輸入-輸出裝置100之彼等部分，且在此不再贅述。
在高電壓域中，另一偏壓開關係由NFET電晶體305提供，該偏壓開關經配置成在疊接開關PFET 115之閘極上設定偏壓。偏壓開關305在經由電阻器310取自低電壓域之電壓上限(1.8 V)的高偏壓與取自GND之低偏壓(0 V)之間進行選擇。
偏壓開關305本身係由反或閘315提供之偏壓操縱訊號來控制。反或閘315接收由箝位電路320提供之箝位電壓之經轉化的版本及由位準偏移器105提供之低電壓域輸入訊號來作為其兩個輸入。箝位電路320包含兩個交叉耦合之NFET電晶體325及NFET電晶體330，且以與箝位電路150(如參閱第4圖所描述)類似之逆向方式來操作。因此，箝位電路320操作以使得當焊墊130上之輸出訊號上升至箝位電路之定義臨界值(在此實例中，臨界值為1.8 V)以上時，其產生之箝位電壓係保持為上限1.8 V。低於此臨界值之輸出電壓經傳遞而未經保持。
就此處論述之組件305、組件310、組件315及組件320而言，目標為在疊接開關PFET 115之閘極上提供保護節點，以保護此開關本身以免在輸入/輸出訊號之暫態期間受過應力。特定言之，否則此開關在輸入訊號之下降轉變期間將易受VDS應力(高於容限之汲極至源極電壓)損壞。
當位準偏移器105傳輸下降輸入訊號時，焊墊130上之輸出仍將為低，且因此，反或閘315啟動偏壓開關305以下拉施加於PFET開關115之閘極的偏壓。因此，PFET開關115之閘極上的電壓降低至1.8 V－ΔVref ，其中儘管ΔVref 取決於特定實施例要求，但應經調整以足以保護疊接開關PFET 115。
因此，當高電壓域輸入訊號自緩衝器140到達驅動器PFET開關110並啟動此開關時，避免了PFET開關115之VDS的突然增大。
同時，低電壓域輸入訊號自緩衝器145到達驅動器NFET開關125，且因此當驅動器開關110及驅動器開關125已切換時，焊墊電壓開始上升。
一旦焊墊電壓已上升直至1.8 V，則開關115不再存在任何受VDS應力之風險。此時，箝位電路320將上升輸出電壓保持於最大值1.8 V(因為反或閘170為低電壓域之部份，且不容忍高於1.8 V之電壓)。亦在此時，反或閘正接收邏輯1(1.8 V為低電壓域之上限)，且反或閘之輸出使得偏壓開關305將GND自PFET 115之閘極解耦。藉由以此方式解耦GND，避免了在輸入/輸出訊號之非暫態期間的DC耗散。
現轉而參閱第6圖，其示意性地圖示了根據另一示例性實施例之疊接輸入-輸出裝置400。輸入訊號係由位準偏移器405接收，位準偏移器405如位準偏移器105(參閱第3圖至第5圖所述)一般操作。
在輸出側上，輸出緩衝器包含疊接FET電晶體組：驅動器開關PFET 410、疊接開關PFET 415、疊接開關NFET 420及驅動器開關NFET 425。圖中可看出，輸出訊號可轉化為輸入訊號。疊接開關PFET 415及疊接開關NFET 420使其閘極分別連接至REFP之偏壓及REFN之偏壓。在一較簡單實施例中，REFP及REFN可能僅為1.8 V，或者，可將如參閱第3圖至第5圖所描述之切換偏壓施加於此等閘極中之各者。
將裝置400之輸出訊號提供予焊墊430上，此輸出訊號係提供於範圍0 V至3.3 V中，此範圍為輸出電壓域所需要。
由位準偏移器405產生之兩個輸入訊號(標示為「HIGH」及「LOW」)經由緩衝器440及緩衝器445傳遞至其個別驅動器開關。低電壓域輸入訊號「LOW」控制驅動器開關NFET 425之閘極，且高電壓域輸入訊號「HIGH」控制驅動器開關PFET 410之閘極。
亦提供箝位電路450以產生箝位電壓，該箝位電壓為取自焊墊430之輸出訊號之經箝位的版本。在此實施例中，該箝位電壓經限定以取對應於高電壓域之最小電壓的最小值(亦即，1.8 V)。
偏壓開關係由NFET電晶體455及NFET電晶體460提供，該偏壓開關經配置成在點PMID0 470上設定偏壓，點PMID0將驅動器PFET開關410連接至疊接PFET開關415。偏壓開關455及偏壓開關460在取自DVDD(3.3 V)之高偏壓與低偏壓之間進行選擇，其中點470上之電壓僅由開關410及開關415之動作來界定。
偏壓開關455及偏壓開關460係由反或閘480所提供之偏壓操縱訊號PRCHG_NET並聯控制。反或閘480接收由箝位電路450提供之箝位電壓及由位準偏移器405提供之高電壓域輸入訊號來作為其兩個輸入。
在此實施例中，目標為在驅動器PFET 410與疊接PFET 415之間的點PMID0上提供保護節點，以使得此點在輸入訊號進行下降轉變時能更快充電。此要求在所圖示之實例中尤其重要，因為輸出緩衝器之電晶體410、電晶體415、電晶體420及電晶體425為相對大之電晶體(以能夠驅動顯著晶片外負載)，且因此可能需要非期望長度之時間來充電及放電。在此特定實例中，P側上之電晶體410及電晶體415大於N側上電晶體420及電晶體425，且節點PMID0尤其需要為保護節點，因為其需要額外充電以迅速起作用。
當位準偏移器405傳輸下降輸入訊號時，焊墊430上之輸出仍將為低，且因此，反或閘170啟動偏壓開關455及偏壓開關460以上拉施加於點PMID0 470之偏壓。注意，箝位電路450經配置成將VCL保持於至少1.8 V之位準。
因此，當高電壓域輸入訊號自緩衝器440到達驅動器PFET開關410並啟動此開關時，提供了節點PMID0之充電速率之加速。
同時，低電壓域輸入訊號自緩衝器445到達驅動器NFET開關425，且因此當驅動器開關410及驅動器開關425已切換時，焊墊電壓開始上升。
一旦焊墊電壓上升超過1.8 V，則箝位電路450允許上升輸出電壓作為訊號VCL來傳遞(因為反或閘480為高電壓域之部份，且不容忍低於1.8 V之電壓)。此外，當VCL持續上升時，反或閘接收邏輯1，且因此反或閘之輸出使得偏壓開關455及偏壓開關460將DVDD自點PMID0 470解耦。藉由以此方式解耦電流源，電晶體455及電晶體460不影響輸出訊號。
此外，已發現此等技術所提供之充電「加速」允許驚人地增大輸出緩衝器之切換速度。
儘管在此實例中，充電加速係提供於驅動器開關410與疊接開關415之間以加速電流，使得當輸入訊號進行下降轉變時此點能更快充電。但是，可將類似系統提供予電晶體420與電晶體425之間，以在輸入訊號之上升轉變時提供充電加速。在此狀況下，如熟習該項技術者將明白，偏壓開關455及偏壓開關460可為PFET電晶體而非NFET電晶體，且其可佈置於電晶體420與電晶體425之間的節點與GND之間，且其可回應於上升邊緣輸入訊號而操作以幫助下拉節點。
第7圖圖示來自第6圖中所圖示之本發明之實施例的選定訊號的時間演變。此等選定訊號為在點REFP、點PRCHG_NET、點VCL、點PMID0及焊墊上所量測之電壓。圖中可看出，在焊墊電壓之每一上升轉變(輸入訊號之下降轉變)時，產生偏壓操縱訊號PRCHG_NET並持續短暫時段，以使得不允許在PMID0上出現電壓之暫態下降。
因此，根據本發明之技術，提供一種疊接輸入-輸出裝置，其經配置成在輸入節點上接收低電壓輸入訊號且在輸出節點上產生高電壓輸出訊號。將輸入-輸出裝置分割為兩個電壓域以使得能產生在3.3 V範圍中之輸出訊號，而輸入-輸出裝置之組件個別地在1.8 V範圍中操作。藉由將選定偏壓施加於疊接輸入-輸出裝置之保護節點，首先回應於輸入訊號之轉變而改變彼選定偏壓，且隨後在輸出訊號達到預定位準時切換回彼選定偏壓，來保護彼節點，從而避免應力誘發之電壓擺動或提供切換速度增加之充電加速。
第8圖圖示根據本發明之一實施例之方法的流程圖。首先，產生箝位電壓，該箝位電壓為保持於低電壓域之最高電壓的輸出訊號的經箝位的版本。隨後，判定輸入訊號正轉變或為穩定。若該輸入訊號正轉變，則將施加於疊接輸入-輸出裝置之保護節點的偏壓自其初始值改變。進行此舉以保護該節點以免在轉變期間受過應力，或者向該節點提供充電加速以在切換時輔助該節點。由於偏壓之改變係用以在轉變期間輔助系統，故在轉變結束時該偏壓應返回至其初始值。此舉係藉由監控該箝位電壓來達成，且當箝位電壓達到其最大箝位值時則不再需要改變該偏壓，且使其返回至其初始值。
儘管已在本文中參閱隨附圖式詳細地描述了本發明之說明性實施例，但熟習此項技術者應理解，本發明不限於彼等精確實施例，且在不脫離由附加申請專利範圍界定之本發明之範疇及精神的情況下，可在其中實現各種變化及修改。
10．．．輸出緩衝器
20．．．焊墊
30．．．PFET/驅動器開關
40．．．PFET/疊接開關
50．．．NFET/疊接開關
60．．．NFET/驅動器開關
70．．．高電壓域
80．．．低電壓域
100．．．疊接輸入-輸出裝置
105．．．位準偏移器
110．．．驅動器PFET開關/驅動器開關/驅動器開關PFET
115．．．疊接開關PFET/PFET開關/開關/PFET
120．．．疊接開關NFET/NFET開關/開關/NFET
125．．．驅動器開關NFET/驅動器NFET開關/驅動器開關/NFET開關/驅動器開關
130．．．焊墊
140．．．緩衝器
145．．．緩衝器
150．．．箝位電路
155．．．PFET電晶體/偏壓開關
160．．．電流源
165．．．電阻器
170．．．反及閘/反或閘
200．．．PFET電晶體/PFET
210．．．PFET電晶體/PFET
300．．．疊接輸入-輸出裝置
305．．．NFET電晶體/偏壓開關/組件
310．．．電阻器/組件
315．．．反或閘/組件
320．．．箝位電路/組件
325．．．NFET電晶體
330．．．NFET電晶體
400．．．疊接輸入-輸出裝置/裝置
405．．．位準偏移器
410．．．驅動器PFET/電晶體/驅動器PFET開關/驅動器開關
415．．．疊接開關PFET/疊接PFET開關/開關/電晶體/疊接開關
420．．．疊接開關NFET/電晶體
425．．．驅動器開關NFET/電晶體/驅動器開關
430．．．焊墊
440．．．緩衝器
445．．．緩衝器
450．．．箝位電路
455．．．NFET電晶體/偏壓開關/電晶體
460．．．NFET電晶體/偏壓開關/電晶體
470．．．點/點PMID0
480．．．反或閘
第1圖示意性地圖示了先前技術之I/O緩衝器；
第2圖圖示在第1圖之先前技術之I/O緩衝器中的NFET電晶體中之VDS應力發展之模擬；
第3圖示意性地圖示了根據本發明之一實施例的疊接輸入-輸出裝置；
第4圖示意性地圖示了根據本發明之一實施例的疊接輸入-輸出裝置的低電壓域；
第5圖示意性地圖示了根據本發明之一實施例的疊接輸入-輸出裝置；
第6圖示意性地圖示了根據本發明之一實施例的疊接輸入-輸出裝置；
第7圖示意性地圖示了在第6圖中圖示之本發明之一實施例中選定的訊號；及
第8圖圖示了根據本發明之一實施例之方法的流程圖。
100．．．疊接輸入-輸出裝置
105．．．位準偏移器
110．．．驅動器PFET開關/驅動器開關/驅動器開關PFET
115．．．疊接開關PFET/PFET開關/開關/PFET
120．．．疊接開關NFET/NFET開關/開關/NFET
125．．．驅動器開關NFET/驅動器NFET開關/驅動器開關/NFET開關/驅動器開關
130．．．焊墊
140．．．緩衝器
145．．．緩衝器
150．．．箝位電路
155．．．PFET電晶體/偏壓開關
160．．．電流源
165．．．電阻器
170．．．反及閘/反或閘

Claims (21)

  1. 一種疊接輸入-輸出裝置，其經配置成在一輸入節點上接收一低電壓輸入訊號且在一輸出節點上產生一高電壓輸出訊號，該疊接輸入-輸出裝置具有一低電壓域及一高電壓域，該疊接輸入-輸出裝置包含：一第一驅動器開關，其與該低電壓域中之一第一疊接開關串聯；一第二驅動器開關，其與該高電壓域中之一第二疊接開關串聯；一偏壓開關，其經配置成取決於一偏壓操縱訊號來設定選自一高偏壓及一低偏壓之一偏壓，該偏壓係施加於該疊接輸入-輸出裝置之一保護節點；箝位電路，其經配置成提供一箝位電壓，該箝位電壓為該輸出訊號之一經箝位的版本(clamped version)且係保持於該低電壓域之一最高電壓；及開關操縱電路，其經配置成藉由產生該偏壓操縱訊號來執行偏壓切換，造成該偏壓開關回應於該輸入訊號之一轉變而使該偏壓自一初始值改變，且造成該偏壓開關回應於該箝位電壓達到該低電壓域之該最高電壓而使該偏壓返回至該初始值。
  2. 如申請專利範圍第1項之疊接輸入-輸出裝置，其中該保護節點為一保護開關之一閘極，該保護開關為該第一疊接開關及該第二疊接開關中之一疊接開關；及該偏壓切換使得(provides that)該保護開關上之一暫態過電壓得以被避免。
  3. 如申請專利範圍第1項之疊接輸入-輸出裝置，其中該保護節點係位於該第一驅動器開關與該第一疊接開關之間；且該偏壓切換阻止在該保護節點上之一暫態電壓上升。
  4. 如申請專利範圍第1項之疊接輸入-輸出裝置，其中該保護節點係位於該第二驅動器開關及該第二疊接開關之間；且該偏壓切換阻止在該保護節點上之一暫態電壓下降。
  5. 如申請專利範圍第2項之疊接輸入-輸出裝置，其中該保護開關為該第一疊接開關；該輸入訊號之該轉變為一上升轉變；該箝位電壓經限定為至少該低電壓域之該最高電壓；及該開關操縱電路經配置成造成該偏壓開關回應於該輸出訊號下降至該低電壓域之該最高電壓而使該偏壓返回至該初始值。
  6. 如申請專利範圍第2項之疊接輸入-輸出裝置，其中該保護開關為該第二疊接開關；該輸入訊號之該轉變為一下降轉變；該箝位電壓經限定為至多該低電壓域之該最高電壓；及該開關操縱電路經配置成造成該偏壓開關回應於該輸出訊號上升至該低電壓域之該最高電壓而使該偏壓返回至該初始值。
  7. 如申請專利範圍第1項之疊接輸入-輸出裝置，其中該第一疊接開關為一NFET電晶體。
  8. 如申請專利範圍第1項之疊接輸入-輸出裝置，其中該第一驅動器開關為一NFET電晶體。
  9. 如申請專利範圍第1項之疊接輸入-輸出裝置，其中該第二疊接開關為一PFET電晶體。
  10. 如申請專利範圍第1項之疊接輸入-輸出裝置，其中該第二驅動器開關為一PFET電晶體。
  11. 如申請專利範圍第4項之疊接輸入-輸出裝置，其中該低偏壓係由一接地電壓提供。
  12. 如申請專利範圍第6項之疊接輸入-輸出裝置，其中該高偏壓係由該低電壓域之該最高電壓提供。
  13. 如申請專利範圍第5項之疊接輸入-輸出裝置，其中該低偏壓係由該低電壓域之該最高電壓提供。
  14. 如申請專利範圍第3項之疊接輸入-輸出裝置，其中該高偏壓係由該高電壓域之該最高電壓提供。
  15. 如申請專利範圍第3項之疊接輸入-輸出裝置，其中該開關操縱電路包含一反及閘(NAND gate)。
  16. 如申請專利範圍第4項之疊接輸入-輸出裝置，其中該開關操縱電路包含一反或閘(NOR gate)。
  17. 如申請專利範圍第1項之疊接輸入-輸出裝置，其中該疊接輸入-輸出裝置進一步包含：在該輸入節點上之一位準偏移器，以將該低電壓輸入訊號轉換為用於該低電壓域之一第一訊號，且轉換為用於該高電壓域之一第二訊號。
  18. 如申請專利範圍第2項之疊接輸入-輸出裝置，其進一步包含：一另一保護節點，其係位於該第一驅動器開關與該第一疊接開關之間；一另一偏壓開關，其經配置成取決於一另一偏壓操縱訊號來設定一另一偏壓，該另一偏壓係施加於該疊接輸入-輸出裝置之該另一保護節點；及另一開關操縱電路，其經配置成藉由產生該另一偏壓操縱訊號來執行另一偏壓切換，造成該另一偏壓開關回應於該輸入訊號之該轉變而使該另一偏壓自另一初始值改變，且造成該另一偏壓開關回應於該箝位電壓達到該低電壓域之該最高電壓而使該另一偏壓返回至該另一初始值，其中該另一偏壓切換阻止在該另一保護節點上之一暫態電壓上升。
  19. 如申請專利範圍第2項之疊接輸入-輸出裝置，其進一步包含：一另一保護節點，其位於第二驅動器開關與該第二疊接開關之間；一另一偏壓開關，其經配置成取決於另一偏壓操縱訊號來設定另一偏壓，該另一偏壓係施加於該疊接輸入-輸出裝置之該另一保護節點；及另一開關操縱電路，其經配置成藉由產生該另一偏壓操縱訊號來執行另一偏壓切換，造成該另一偏壓開關回應於該輸入訊號之該轉變而使該另一偏壓自另一初始值改變，且造成該另一偏壓開關回應於該箝位電壓達到該低電壓域之該最高電壓而使該另一偏壓返回至該另一初始值，其中該另一偏壓切換阻止在該另一保護節點上之一暫態電壓下降。
  20. 一種將施加於一疊接輸入-輸出裝置中之一保護節點之一電壓偏壓的方法，該疊接輸入-輸出裝置經配置成在一輸入節點上接收一低電壓輸入訊號且在一輸出節點上產生一高電壓輸出訊號，該疊接輸入-輸出裝置具有一低電壓域及一高電壓域，該疊接輸入-輸出裝置包含：一第一驅動器開關，其與該低電壓域中之一第一疊接開關串聯；一第二驅動器開關，其與該高電壓域中之一第二疊接開關串聯，該方法包含以下步驟：產生一箝位電壓，該箝位電壓為該輸出訊號之一經箝位的版本且係保持於該低電壓域之一最高電壓；回應於該輸入訊號之一轉變而使施加於該疊接輸入-輸出裝置之一保護節點的一偏壓自一初始值改變；及回應於該箝位電壓達到該低電壓域之該最高電壓而使該偏壓返回至該初始值。
  21. 一種疊接輸入-輸出裝置，其經配置成在一輸入節點上接收一低電壓輸入訊號且在一輸出節點上產生一高電壓輸出訊號，該疊接輸入-輸出裝置具有一低電壓域及一高電壓域，該疊接輸入-輸出裝置包含：第一驅動器開關構件，其與該低電壓域中之一第一疊接開關串聯；第二驅動器開關構件，其與該高電壓域中之一第二疊接開關串聯；偏壓開關構件，其係用於取決於一偏壓操縱訊號來設定選自一高偏壓及一低偏壓之一偏壓，該偏壓係施加於該疊接輸入-輸出裝置之一保護節點；箝位電路構件，其係用於提供一箝位電壓，該箝位電壓為該輸出訊號之一經箝位的版本且係保持於該低電壓域之一最高電壓；及開關操縱電路構件，其係用於藉由產生該偏壓操縱訊號來執行偏壓切換，該構件用以造成該偏壓開關構件回應於該輸入訊號之一轉變而使該偏壓自一初始值改變，且造成該偏壓開關構件回應於該箝位電壓達到該低電壓域之該最高電壓而使該偏壓返回至該初始值。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108123709A (zh) * 2016-11-30 2018-06-05 上海复旦微电子集团股份有限公司 输出电路

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2469637A (en) * 2009-04-20 2010-10-27 Advanced Risc Mach Ltd A CMOS voltage-level-reducing input circuit with hysteresis
US8421501B1 (en) * 2011-12-07 2013-04-16 Arm Limited Digital data handling in a circuit powered in a high voltage domain and formed from devices designed for operation in a lower voltage domain
KR101993192B1 (ko) * 2012-10-04 2019-06-27 삼성전자주식회사 다중 전압 입력 버퍼
US8829983B1 (en) * 2012-11-20 2014-09-09 Xilinx, Inc. Bias voltage control for an output driver
KR101420538B1 (ko) * 2012-12-27 2014-07-16 삼성전기주식회사 게이트 드라이버
US8860497B1 (en) 2013-07-01 2014-10-14 Nvidia Corporation Oxide stress reduction for a cascode stack circuit
JP6167909B2 (ja) * 2014-01-09 2017-07-26 株式会社ソシオネクスト 出力回路
US10170987B2 (en) * 2014-09-10 2019-01-01 Richtek Technology Corporation Control circuit of power converter with internal signal generator and related method
TWI547083B (zh) * 2014-09-10 2016-08-21 立錡科技股份有限公司 電源轉換器的控制電路及相關方法
TW201701595A (zh) * 2015-06-18 2017-01-01 力祥半導體股份有限公司 發射器、使用該發射器的共模收發器、以及其操作方法
CN106708149B (zh) 2015-11-18 2018-01-09 扬智科技股份有限公司 缓冲器电路及应用其的电压产生器
JP6643157B2 (ja) * 2016-03-22 2020-02-12 ルネサスエレクトロニクス株式会社 半導体装置
CN107437894B (zh) 2016-05-26 2019-11-08 扬智科技股份有限公司 过电压保护装置
US10256811B2 (en) * 2016-11-22 2019-04-09 Electronics And Telecommunications Research Institute Cascode switch circuit including level shifter
US10164637B2 (en) 2017-02-24 2018-12-25 Qualcomm Incorporated Level shifter for voltage conversion
WO2019244230A1 (ja) * 2018-06-19 2019-12-26 株式会社ソシオネクスト 半導体集積回路装置およびレベルシフタ回路
US11531363B2 (en) * 2020-01-06 2022-12-20 Arm Limited Voltage tracking circuitry for output pad voltage
US11942933B2 (en) * 2021-11-08 2024-03-26 Qualcomm Incorporated Voltage level shifting with reduced timing degradation
US11646737B1 (en) * 2022-07-29 2023-05-09 Hong Kong Applied Science and Technology Research Institute Company Limited Adaptive gate-bias regulator for output buffer with power-supply voltage above core power-supply voltage

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130563A (en) * 1997-09-10 2000-10-10 Integrated Device Technology, Inc. Output driver circuit for high speed digital signal transmission
US6081132A (en) * 1998-03-09 2000-06-27 Intel Corporation High voltage drive output buffer for low Voltage integrated circuits
US6388470B1 (en) * 2000-03-30 2002-05-14 Philips Electronics North American Corporation High voltage CMOS signal driver with minimum power dissipation
US7224195B2 (en) * 2003-12-11 2007-05-29 Integrated Device Technology, Inc. Output drive circuit that accommodates variable supply voltages

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108123709A (zh) * 2016-11-30 2018-06-05 上海复旦微电子集团股份有限公司 输出电路
CN108123709B (zh) * 2016-11-30 2021-08-06 上海复旦微电子集团股份有限公司 输出电路

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Publication number Publication date
US8395433B2 (en) 2013-03-12
GB2469634B (en) 2015-11-11
TW201104991A (en) 2011-02-01
US20100264974A1 (en) 2010-10-21
GB0906767D0 (en) 2009-06-03
GB2469634A (en) 2010-10-27

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