KR101420538B1

KR101420538B1 - 게이트 드라이버

Info

Publication number: KR101420538B1
Application number: KR1020120155033A
Authority: KR
Inventors: 황종태; 박득희; 차상현; 이창석; 이연중
Original assignee: 삼성전기주식회사
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2014-07-16
Also published as: KR20140084976A; US8975927B2; US20140184276A1

Abstract

본 발명은 게이트 드라이버에 관한 것이다.
본 발명에 따른 게이트 드라이버는, 전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 제1 전력 스위치; 상기 제1 전력 스위치와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 제2 전력 스위치; 및외부로부터 전압 펄스를 입력받아 피크 전류를 출력함으로써 상기 제1 전력 스위치의 온/오프 동작을 빠르게 하기 위한 스피드 부스터를 포함한다.
이와 같은 본 발명에 의하면, 복수의 MOSFET와 커패시터로 구성된 스피드 부스터를 부가함으로써, 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 향상시킬 수 있는 장점이 있다.

Description

게이트 드라이버{Gate driver}

본 발명은 파워 IC 등에 채용되는 게이트 드라이버에 관한 것으로서, 특히 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 향상시킬 수 있는 게이트 드라이버에 관한 것이다.

도 1은 종래 게이트 드라이버의 구조를 보여주는 도면이다.

도 1을 참조하면, 종래 게이트 드라이버는 제1 전력 스위치(110)와 제2 전력 스위치(120), 인버터부(130), 레벨 시프터(140) 및 증폭부(150)를 포함하여 구성된다. 제1 전력 스위치(110)는 전류를 소싱(sourcing)하기 위한 파워 트랜지스터(PMOS)이고, 제2 전력 스위치 (120)는 전류를 씽킹(sinking)하기 위한 파워 트랜지스터(NMOS)이다.

인버터부(130)는 제2 전력 스위치(120)와 제1 전력 스위치(110)를 효율적으로 구동하기 위한 것이다. 이때, 인버터부(130)의 각 인버터들(INV2∼INV9)의 전류 구동능력을 크기 별로 표현하면 다음과 같이 나타낼 수 있다.

INV2 < INV3 < NV4 < INV5, INV6 < INV7 < INV8 < INV9

한편, 제1 전력 스위치(110)와 제2 전력 스위치(120)의 게이트 내압이 전원 전압 VDD3 보다 낮을 경우, 게이트 구동 전압을 제한해야 하므로 제1 전력 스위치 (110)의 게이트 전압의 최대 스윙은 VDD2∼0V 사이, 제2 전력 스위치(120)의 게이트 전압의 최대 스윙은 VDD1∼0V 사이로 제한된다. 따라서, 보조전원 VDD1과 VDD2가 필요하며, 이러한 구성에서는 제1 전력 스위치(110)를 구동하기 위해 트랜지스터 M1과 M2로 구성된 레벨 시프터(level shifter)(140)가 필요하다.

외부로부터의 입력 전류(IN)가 하이(high)이면, 레벨 시프터(140)의 M1이 온(ON)되고 레벨 시프터(140)에 연결되어 있는 전류원(CS)의 전류가 M1을 통해 흐르게 된다. 이 전류가 증폭기(150)의 트랜지스터 M8에 카피(copy)되는 반면, M2의 전류가 0이므로 M6의 전류는 0이 된다. 따라서, M8과 M6에 의한 출력은 로우 레벨 (low level)이 된다. 입력 전류(IN)가 로우(low)이면, 반대로 M8의 전류가 0이 되므로, M8과 M6에 의한 출력은 하이(high) 레벨이 된다.

제1 전력 스위치(MP)를 빠르게 온/오프(ON/OFF)하려면 레벨 시프터(140)와 증폭기(150)의 동작이 빨라야 한다. 증폭기(150)의 속도는 레벨 시프터(140)에 연결되어 있는 전류원(CS)의 전류량에 비례한다. 따라서 전류원(CS)의 전류를 증대시키면 게이트 드라이버(gate driver)의 속도를 향상시킬 수 있다. 그러나, 이와 같이 전류를 증대시키면 전력 소모가 증가하는 문제가 있다.

일본 공개특허공보 특개2007-305284 미국 공개특허공보 US 2012/0229189

본 발명은 상기와 같은 사항을 감안하여 창출된 것으로서, 복수의 MOSFET와 커패시터로 구성된 스피드 부스터를 부가함으로써, 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 향상시킬 수 있는 게이트 드라이버를 제공함에 그 목적이 있다.

상기의 목적을 달성하기 위하여 본 발명에 따른 게이트 드라이버는,

전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 제1 전력 스위치;

상기 제1 전력 스위치와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 제2 전력 스위치; 및

외부로부터 전압 펄스를 입력받아 피크 전류를 출력함으로써 상기 제1 전력 스위치의 온/오프 동작을 빠르게 하기 위한 스피드 부스터를 포함하는 점에 그 특징이 있다.

여기서, 상기 제1 및 제2 전력 스위치를 구동시키기 위한 신호를 출력하는 인버터부를 더 포함할 수 있다.

또한, 상기 제1 전력 스위치의 구동을 위해 전압 레벨을 변환하는 레벨 시프터를 더 포함할 수 있다.

이때, 상기 레벨 시프터는 서로 병렬 연결 관계인 제1 및 제2 NMOS를 포함한다.

또한, 상기 제1 전력스위치의 빠른 온/오프 동작을 위해 제1 전력스위치 측으로 흐르는 전류를 증폭하는 증폭부를 더 포함할 수 있다.

삭제

이때, 또한 상기 스피드 부스터는 제1 내지 제4 NMOS와 커패시터를 포함하여 구성되며, 상기 제1 및 제3 NMOS의 게이트는 상기 레벨 시프터의 입력단과 연결되고, 상기 제2 및 제4 NMOS의 게이트는 상기 레벨 시프터의 출력단과 연결되며, 상기 제1 NMOS의 소스와 제4 NMOS의 드레인이 서로 연결되고, 상기 제2 NMOS의 소스와 제3 NMOS의 드레인이 서로 연결되며, 상기 제1 및 제2 NMOS의 드레인은 상기 레벨 시프터의 제1 및 제2 NMOS의 드레인과 각각 연결되고, 상기 제3 및 제4 NMOS의 소스는 각각 접지와 연결되며, 상기 제1 NMOS의 소스와 제4 NMOS의 드레인이 서로 연결되는 제1 공통 노드(N1)와 상기 제2 NMOS의 소스와 제3 NMOS의 드레인이 서로 연결되는 제2 공통 노드(N2) 사이에 상기 커패시터가 설치되는 구조로 구성된다.

이와 같은 본 발명에 의하면, 복수의 MOSFET와 커패시터로 구성된 스피드 부스터를 부가함으로써, 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 향상시킬 수 있는 장점이 있다.

도 1은 종래 게이트 드라이버의 구조를 보여주는 도면.
도 2는 본 발명의 실시 예에 따른 게이트 드라이버의 구조를 보여주는 도면.
도 3a 및 도 3b는 본 발명에 따른 게이트 드라이버에 있어서, 입력 전류의 변동에 따른 스피드 부스터의 동작을 설명하는 도면.
도 4는 본 발명에 따른 게이트 드라이버에 있어서, 입력 전류의 변동에 따른 스피드 부스터의 제1 NMOS와 제2 NMOS의 전류를 각각 보여주는 도면.
도 5는 상기 커패시터에 1nF 부하를 연결하고 수행한 시뮬레이션 결과를 보여주는 도면.

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.

도 2는 본 발명의 실시 예에 따른 게이트 드라이버의 구조를 보여주는 도면이다.

도 2를 참조하면, 본 발명에 따른 게이트 드라이버는, 제1 전력 스위치 (210), 제2 전력 스위치(220), 스피드 부스터(260)를 포함하여 구성된다.

상기 제1 전력 스위치(210)는 전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 역할을 한다. 이와 같은 제1 전력 스위치(210)는 PMOS로 구성될 수 있다.

상기 제2 전력 스위치(220)는 상기 제1 전력 스위치(210)와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 역할을 한다. 이와 같은 제2 전력 스위치(220)는 NMOS로 구성될 수 있다.

상기 스피드 부스터(260)는 외부로부터 전압 펄스를 입력받아 피크 전류를 출력함으로써 상기 제1 전력 스위치(210)의 온/오프 동작을 빠르게 하기 위한 것이다.

여기서, 바람직하게는 상기 제1 및 제2 전력 스위치(210,220)를 구동시키기 위한 신호를 출력하는 인버터부(230)를 더 포함할 수 있다.

또한, 바람직하게는 상기 제1 전력 스위치(210)의 구동을 위해 전압 레벨을 변환하는 레벨 시프터(240)를 더 포함할 수 있다. 이때, 이와 같은 레벨 시프터 (240)는 서로 병렬 연결 관계인 제1 및 제2 NMOS(M1,M2)를 포함하여 구성될 수 있다.

또한, 바람직하게는 상기 제1 전력스위치(210)의 빠른 온/오프 동작을 위해 제1 전력스위치(210) 측으로 흐르는 전류를 증폭하는 증폭부(250)를 더 포함할 수 있다.

삭제

이때, 또한 상기 스피드 부스터(260)는 제1 내지 제4 NMOS(MS1∼MS4)와 커패시터(C)를 포함하여 구성되며, 상기 제1 및 제3 NMOS(MS1,MS3)의 게이트는 상기 레벨 시프터(240)의 입력단과 연결되고, 상기 제2 및 제4 NMOS(MS2,MS4)의 게이트는 상기 레벨 시프터(240)의 출력단과 연결되며, 상기 제1 NMOS(MS1)의 소스와 제4 NMOS (MS4)의 드레인이 서로 연결되고, 상기 제2 NMOS(MS2)의 소스와 제3 NMOS(MS3)의 드레인이 서로 연결되며, 상기 제1 및 제2 NMOS(MS1,MS2)의 드레인은 상기 레벨 시프터(240)의 제1 및 제2 NMOS(M1,M2)의 드레인과 각각 연결되고, 상기 제3 및 제4 NMOS(MS3,MS4)의 소스는 각각 접지와 연결되며, 상기 제1 NMOS(MS1)의 소스와 제4 NMOS(MS4)의 드레인이 서로 연결되는 제1 공통 노드(N1)와 상기 제2 NMOS(MS2)의 소스와 제3 NMOS(MS3)의 드레인이 서로 연결되는 제2 공통 노드(N2) 사이에 상기 커패시터(C)가 설치되는 구조로 구성된다.

이상과 같은 구성을 갖는 본 발명의 게이트 드라이버에 있어서, 도 3a에 도시된 바와 같이, 외부로부터의 입력 전류(IN)가 하이(high)이면, 제1 및 제3 NMOS (MS1,MS3)가 온(ON)되므로 화살표로 표시된 것처럼 커패시터(C)에 충전 전류가 흐른다. 또한, 도 3b에 도시된 바와 같이, 외부로부터의 입력 전류(IN)가 로우(low)이면, 제2 및 제4 NMOS(MS2,MS4)가 온(ON)되므로 화살표로 표시된 것처럼 커패시터(C)에 충전 전류가 흐른다.

이때, 커패시터(C)에 충전되는 충전 전류는 다음과 같이 표현될 수 있다.

I= C*dV/dt

여기서, dV/dt는 커패시터 양단의 전압변동률이다. 이 경우 입력 전류(IN)의 변동률과 거의 같아진다.

입력 전류(IN)는 구형파이고, 변동률이 매우 크므로, 용량이 작은 커패시터를 사용한다고 하더라도 상당히 큰 피크 전류를 얻을 수 있다.

이상과 같은 입력 전류(IN)의 변동에 따른 제1 NMOS(MS1)와 제2 NMOS(MS2)의 전류는 도 4에 도시된 바와 같다.

제1 NMOS(MS1)와 제2 NMOS(MS2)의 드레이인이 상기 레벨 시프터(240)의 제1 및 제2 NMOS(M1,M2)의 드레인과 각각 연결되어 있으므로, 입력 전류(IN)가 변동되는 시점에 많은 전류를 공급할 수 있게 된다.

따라서, 레벨 시프터(240)의 제1 및 제2 NMOS(M1,M2)의 소스에 연결되어 있는 전류원(CS)의 전류를 증대시키지 않고도 제1 전력 스위치(210)를 고속으로 구동시킬 수 있게 된다.

한편, 도 5는 상기 커패시터에 1nF 부하를 연결하고 수행한 시뮬레이션 결과를 보여주는 도면이다.

도 5에 도시된 바와 같이, 본 발명의 스피드 부스터를 적용한 경우(A)에는 전파 지연이 41ns인 것에 반해, 스피드 부스터를 적용하지 않은 일반 회로인 경우(B)에는 전파 지연이 284ns이다. 이를 통해 본 발명의 게이트 드라이버를 채용할 경우 현저한 성능 향상을 기대할 수 있다.

이상의 설명에서와 같이, 본 발명에 따른 게이트 드라이버는 복수의 MOSFET와 커패시터로 구성된 스피드 부스터를 부가함으로써, 전류원의 전류를 증대시키지 않고도 게이트 드라이버의 구동 속도를 현저하게 향상시킬 수 있는 장점이 있다.

이상, 바람직한 실시 예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

110,210...제1 전력 스위치 120,220...제2 전력 스위치
130,230...인버터부 140,240...레벨 시프터
150,250...증폭부 260...스피드 부스터

Claims

전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 제1 전력 스위치;
상기 제1 전력 스위치와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 제2 전력 스위치;
상기 제1 전력 스위치의 구동을 위해 전압 레벨을 변환하는 레벨 시프터; 및
외부로부터 전압 펄스를 입력받아 피크 전류를 출력함으로써 상기 제1 전력 스위치의 온/오프 동작을 빠르게 하기 위한 스피드 부스터를 포함하고,
상기 스피드 부스터는 제1 내지 제4 NMOS와 커패시터를 포함하여 구성되며, 상기 제1 및 제3 NMOS의 게이트는 상기 레벨 시프터의 입력단과 연결되고, 상기 제2 및 제4 NMOS의 게이트는 상기 레벨 시프터의 출력단과 연결되며, 상기 제1 NMOS의 소스와 제4 NMOS의 드레인이 서로 연결되고, 상기 제2 NMOS의 소스와 제3 NMOS의 드레인이 서로 연결되며, 상기 제1 및 제2 NMOS의 드레인은 상기 레벨 시프터의 제1 및 제2 NMOS의 드레인과 각각 연결되고, 상기 제3 및 제4 NMOS의 소스는 각각 접지와 연결되며, 상기 제1 NMOS의 소스와 제4 NMOS의 드레인이 서로 연결되는 제1 공통 노드(N1)와 상기 제2 NMOS의 소스와 제3 NMOS의 드레인이 서로 연결되는 제2 공통 노드(N2) 사이에 상기 커패시터가 설치되는 구조로 구성된 게이트 드라이버.
제1항에 있어서,
상기 제1 및 제2 전력 스위치를 구동시키기 위한 신호를 출력하는 인버터부를 더 포함하는 게이트 드라이버.
삭제
제1항에 있어서,
상기 레벨 시프터는 서로 병렬 연결 관계인 제1 및 제2 NMOS를 포함하는 게이트 드라이버.
제1항에 있어서,
상기 제1 전력스위치의 빠른 온/오프 동작을 위해 제1 전력스위치 측으로 흐르는 전류를 증폭하는 증폭부를 더 포함하는 게이트 드라이버.
삭제
삭제
삭제