JP2007305284A - データ入出力速度を増加させる構造を有するフラッシュメモリ装置及びそのデータ入出力方法 - Google Patents

Abstract

【課題】フラッシュメモリ装置のデータ入出力速度を増加させる。
【解決手段】フラッシュメモリ装置は、メモリセルアレイ、入力バッファ部、出力ドライバ部、第１ページバッファ部、第２ページバッファ部、第１データ入出力部及び第２データ入出力部を備えてなる。メモリセルアレイは、少なくとも二つのメモリバンクを含む。フラッシュメモリ装置のデータ入力動作または出力動作のとき、第１データ入出力部と第２データ入出力部が所定の時間間隔をおいて互いに交互に動作し、第１ページバッファ部及び第２ページバッファ部に入力データを転送し、または第１ページバッファ部及び第２ページバッファ部からの読出しデータを外部装置に出力する。分割された少なくとも２グループのページバッファのデータ入出力動作を、インタリーブ方式で実行することにより、データの入出力速度を増加させることができる。
【選択図】図１

Description

この発明は、半導体メモリ装置に関するものであり、特に、データ入出力の速度を増加させるように工夫したフラッシュメモリ装置及びそのデータ入出力方法に関するものである。

フラッシュメモリ装置は、プログラム（書込み）動作、リード（読出し）動作、及び消去動作を実行する。フラッシュメモリ装置のプログラム動作とリード動作は、一つのページ単位で実行される。これをさらに詳しく説明すれば、フラッシュメモリ装置のプログラム動作時には、外部の入力データがデータ入力回路を通してページバッファにそれぞれ入力されて記憶される。その後、ページバッファに記憶されたデータがメモリセルアレイの選択されたページに含まれるメモリセルにそれぞれプログラムされる（書き込まれる）。また、フラッシュメモリ装置のリード動作時には、選択されたページに含まれるメモリセルからそれぞれリードされた（読み出された）出力データがページバッファにそれぞれ記憶された後、データ出力回路を通して外部装置にそれぞれ出力される。一方、最近、半導体製造技術の発達につれて高速に動作する半導体装置が開発されている。その結果、高速に動作する半導体装置に適用されるフラッシュメモリ装置の動作速度も次第に増加している傾向である。フラッシュメモリ装置のプログラム動作またはリード動作の過程は、データの入力または出力の過程を含むため、その消去動作の過程に比べて比較的長い時間を必要とする。したがって、フラッシュメモリ装置の動作性能を向上させるためには（すなわち、動作速度を増加させるためには）、フラッシュメモリ装置のデータの入力または出力の過程で掛かる時間を減少させることが重要である。

したがって、この発明が解決しようとする技術的課題は、少なくとも二つのグループに分割されたページバッファを含むフラッシュメモリ装置において、その分割された少なくとも２グループのページバッファのデータ入出力動作をインタリーブ(interleave)方式で実行することにより、データの入出力速度を増加させることができるフラッシュメモリ装置を提供することにある。

この発明が解決しようとする他の技術的課題は、少なくとも二つのグループに分割されたページバッファを含むフラッシュメモリ装置において、その分割された少なくとも２グループのページバッファのデータ入力動作をインタリーブ方式で実行することにより、データの入力速度を増加させることができるフラッシュメモリ装置のデータ入力方法を提供することにある。

この発明が解決しようとするさらに他の技術的課題は、少なくとも二つのグループに分割されたページバッファを含むフラッシュメモリ装置において、その分割された少なくとも２グループのページバッファのデータ出力動作をインタリーブ方式で実行することにより、データの出力速度を増加させることができるフラッシュメモリ装置のデータ出力方法を提供することにある。

上記の技術的課題を達成するために、この発明によるフラッシュメモリ装置は、メモリセルアレイ、入力バッファ部、出力ドライバ部、第１ページバッファ部、第２ページバッファ部、第１データ入出力部及び第２データ入出力部を備えてなる。メモリセルアレイは、少なくとも二つのメモリバンクを含む。入力バッファ部は、チップイネーブル信号に応答して、外部装置から第１入力データまたは第２入力データを受信する。出力ドライバ部は、リードイネーブル制御信号に応答して第１内部出力データまたは第２内部出力データを受信し、第１出力データまたは第２出力データを外部装置に出力する。第１ページバッファ部は、少なくとも二つのメモリバンクのうちの一つに第１入力データを転送し、または少なくとも二つのメモリバンクのうちの一つから読み出された第１読出しデータをセンシングして、記憶する。第２ページバッファ部は、残りのメモリバンクに第２入力データを転送し、または残りのメモリバンクから読み出された第２読出しデータをセンシングして、記憶する。第１データ入出力部は、第１制御信号、第１カラム選択信号及びデータ入力イネーブル信号に応答して、入力バッファ部から受信される第１入力データを第１ページバッファ部に転送し、または第１ページバッファ部から第１読出しデータを受信し、第１内部出力データを出力ドライバ部に転送する。第２データ入出力部は、第２制御信号、第２カラム選択信号及びデータ入力イネーブル信号に応答して、入力バッファ部から受信される第２入力データを第２ページバッファ部に転送し、または第２ページバッファ部から第２読出しデータを受信し、第２内部出力データを出力ドライバ部に転送する。望ましくは、第１データ入出力部と第２データ入出力部は、所定の時間の間隔をおいて互いに交互に動作する。

上記の他の技術的課題を達成するために、この発明によるフラッシュメモリ装置のデータ入力方法は、フラッシュメモリ装置のデータ入力動作において、メモリセルアレイに含まれる少なくとも二つのメモリバンクにそれぞれ対応する少なくとも二つのページバッファ部のうちの一つに第１データ入出力部を通して第１入力データを入力する第１データ入力段階と、第１データ入力段階に対して所定の時間間隔をおいて、少なくとも二つのページバッファ部のうち、残りの一つに第２データ入出力部を通して第２入力データを入力する第２データ入力段階と、少なくとも二つのメモリバンクにそれぞれ含まれる複数のページのうちの一つにプログラムされる第１入力データ及び第２入力データが少なくとも二つのページバッファ部に全て入力されるまで、第１データ入力段階及び第２データ入力段階を互いに交互に反復する段階とを含んでなる。

上記のさらに他の技術的課題を達成するために、この発明によるフラッシュメモリ装置のデータ出力方法は、フラッシュメモリ装置のデータ出力動作において、メモリセルアレイに含まれる少なくとも二つのメモリバンクにそれぞれ対応する少なくとも二つのページバッファ部のうちの一つにより少なくとも二つのメモリバンクのうちの一つから読み出された第１読出しデータを第１データ入出力部を通して第１出力データとして外部装置に出力する第１データ出力段階と、第１データ出力段階に対して所定の時間間隔をおいて、少なくとも二つのページバッファ部のうち、残りの一つにより少なくとも二つのメモリバンクのうち、残りの一つから読み出された第２読出しデータを第２データ入出力部を通して第２出力データとして外部装置に出力する第２データ出力段階と、少なくとも二つのメモリバンクにそれぞれ含まれる複数のページのうちの一つから読み出された第１読出しデータ及び第２読出しデータが第１出力データ及び第２出力データとして外部装置に全て出力されるまで、第１データ出力段階及び第２データ出力段階を互いに交互に反復する段階とを含んでなる。

この発明によるフラッシュメモリ装置及びそのデータ入出力方法によれば、分割された少なくとも２グループのページバッファのデータ入出力動作をインタリーブ(interleave)方式で実行することにより、データの入出力速度を増加させることができる。

以下、添付した図面を参照して、この発明の望ましい実施例を説明する。しかし、この発明は、以下で開示される実施例により限定されるものでなく、互いに異なる多様な形態で具現されることができ、以下の実施例は、この発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

図１は、この発明の一実施例によるフラッシュメモリ装置の概略的なブロック図である。図１を参照すると、フラッシュメモリ装置１００は、入力バッファ部１０２、アドレスバッファ１０３、制御信号発生器１０４、データ入出力部１０５、１０６、メモリセルアレイ１０７、ページバッファ部１０８、１０９、出力データラッチ部１１０、出力ドライバ部１１１、バンクアドレス発生器１１２、Ｙデコーダ１１３、コマンドバッファ１１４、制御ロジック回路１１５、高電圧発生器１１６及びＸデコーダ１１７を備えている。入力バッファ部１０２は、チップ(chip)イネーブル信号ＣＥｂに応答して、外部装置（図示せず）から入出力パッド(pad)１０１を通して入力データＦＩＤ１〜ＦＩＤＪまたはＳＩＤ１〜ＳＩＤＪ（Ｊは整数）、またはコマンド信号ＣＭＤ、または外部アドレス信号ＡＸ［２７：０］を受信する。なお、ここで、「ＡＸ［２７：０］」なる表記は、「２７番ビットから０番ビットまでを含んでいる信号ＡＸ」を表す（同様な表記は、同様に解釈されたい）。また、入力バッファ部１０２は、コマンド信号ＣＭＤをコマンドバッファ１１４に、入力データＦＩＤ１〜ＦＩＤＪをデータ入出力部１０５に、入力データＳＩＤ１〜ＳＩＤＪをデータ入出力部１０６にそれぞれ出力する。また、入力バッファ部１０２は、外部アドレス信号ＡＸ［２７：０］をアドレスバッファ１０３に出力する。アドレスバッファ１０３は、アドレスクロック信号ＡＣＬＫに応答して、外部アドレス信号ＡＸ［２７：０］を受信する。アドレスバッファ１０３は、外部アドレス信号ＡＸ［２７：１２］をＸデコーダ１１７に、外部アドレス信号ＡＸ［１１：０］をバンクアドレス発生器１１２に、外部アドレス信号ＡＸ［２：０］を制御信号発生器１０４にそれぞれ出力する。

制御信号発生器１０４は、外部アドレス信号ＡＸ［２：０］、ライト(write)イネーブル信号ＷＥｂ及びデータ出力イネーブル信号ＤＯＥに基づいて上記データ入出力部１０５、１０６の動作を制御する制御信号を発生する。その制御信号は、ラッチクロック信号ＤＣＬＫ１、ＤＣＬＫ２、データ入力制御信号ＤＩＥＮ１、ＤＩＥＮ２及びデータ出力制御信号ＤＯＥＮ１、ＤＯＥＮ２を含む。図２を参照しながら、制御信号発生器１０４の構成及び具体的な動作をさらに説明すれば、次のとおりである。制御信号発生器１０４は、入力制御回路２１０、出力制御回路２２０及び選択制御回路２３０を含む。上記入力制御回路２１０は、ロジック回路２４０、２５０を含む。ロジック回路２４０は、インバータ２４１とＮＡＮＤゲート２４２，２４３を含む。インバータ２４１は、外部アドレス信号ＡＸ０を反転し、反転した外部アドレス信号ＡＸｂ０を出力する。ＮＡＮＤゲート２４２は、ライトイネーブル信号ＷＥｂと反転した外部アドレス信号ＡＸｂ０に応答して、ラッチクロック信号ＤＣＬＫ１を出力する。ＮＡＮＤゲート２４３は、ライトイネーブル信号ＷＥｂと外部アドレス信号ＡＸ０に応答して、ラッチクロック信号ＤＣＬＫ２を出力する。望ましくは、ライトイネーブル信号ＷＥｂと外部アドレス信号ＡＸ０がそれぞれトグル(toggle)するとき、ロジック回路２４０は、図１２で参照されるように、ラッチクロック信号ＤＣＬＫ１、ＤＣＬＫ２を交互にトグルさせる。ロジック回路２５０は、インバータ２５１とＮＡＮＤゲート２５２、２５３を含む。インバータ２５１は、外部アドレス信号ＡＸ０を反転し、反転した外部アドレス信号ＡＸｂ０を出力する。ＮＡＮＤゲート２５２は、ライトイネーブル信号ＷＥｂと外部アドレス信号ＡＸ０に応答して、データ入力制御信号ＤＩＥＮ１を出力する。ＮＡＮＤゲート２５３はライトイネーブル信号ＷＥｂと反転した外部アドレス信号ＡＸｂ０に応答して、データ入力制御信号ＤＩＥＮ２を出力する。望ましくは、ライトイネーブル信号ＷＥｂと外部アドレス信号ＡＸ０がそれぞれトグルするときに、ロジック回路２５０は、図１２で参照されるように、データ入力制御信号ＤＩＥＮ１、ＤＩＥＮ２を交互にトグルさせる。出力制御回路２２０は、インバータ２２１とＮＡＮＤゲート２２２、２２３を含む。インバータ２２１は、外部アドレス信号ＡＸ０を反転し、反転した外部アドレス信号ＡＸｂ０を出力する。ＮＡＮＤゲート２２２は、データ出力イネーブル信号ＤＯＥと反転した外部アドレス信号ＡＸｂ０に応答して、データ出力制御信号ＤＯＥＮ１を出力する。ＮＡＮＤゲート２２３は、データ出力イネーブル信号ＤＯＥと外部アドレス信号ＡＸ０に応答して、データ出力制御信号ＤＯＥＮ２を出力する。選択制御回路２３０は、ロジック回路２６０、２７０、２９０を含む。ロジック回路２６０は、ＮＯＲゲート２６１、２６２を含む。ＮＯＲゲート２６１は、データ入力制御信号ＤＩＥＮ１とデータ出力イネーブル信号ＤＯＥに応答して、選択制御信号ＰＢＩＯ１を出力する。ＮＯＲゲート２６２は、データ入力制御信号ＤＩＥＮ２とデータ出力イネーブル信号ＤＯＥに応答して、選択制御信号ＰＢＩＯ２を出力する。ロジック回路２７０は、インバータ２７１、２７２とＡＮＤゲート２７３〜２８０を含む。インバータ２７１は、外部アドレス信号ＡＸ１を反転し、反転した外部アドレス信号ＡＸｂ１を出力する。インバータ２７２は、外部アドレス信号ＡＸ２を反転し、反転した外部アドレス信号ＡＸｂ２を出力する。ＡＮＤゲート２７３は、反転した外部アドレス信号ＡＸｂ１、ＡＸｂ２に応答して、ロジック信号Ｌ１を出力する。ＡＮＤゲート２７４は、外部アドレス信号ＡＸ１と上記反転した外部アドレス信号ＡＸｂ２に応答して、ロジック信号Ｌ２を出力する。ＡＮＤゲート２７５は、反転した外部アドレス信号ＡＸｂ１と外部アドレス信号ＡＸ２に応答して、ロジック信号Ｌ３を出力する。ＡＮＤゲート２７６は、外部アドレス信号ＡＸ１、ＡＸ２に応答して、ロジック信号Ｌ４を出力する。ＡＮＤゲート２７７〜２８０は、選択制御信号ＰＢＩＯ１及びロジック信号Ｌ１〜Ｌ４にそれぞれ応答して、選択信号（または、ページバッファ選択信号）ＦＰＢＳＬ１〜ＦＰＢＳＬ４をそれぞれ出力する。例えば、上記ＡＮＤゲート７７は、上記ロジック信号Ｌ１及び選択制御信号ＰＢＩＯ１に応答して、選択信号ＦＰＢＳＬ１を出力する。ロジック回路２９０は、外部アドレス信号ＡＸ１、ＡＸ２及び選択制御信号ＰＢＩＯ２に応答し、選択信号（または、ページバッファ選択信号）ＳＰＢＳＬ１〜ＳＰＢＳＬ４を出力する。ロジック回路２９０は、インバータ２９１、２９２とＡＮＤゲート２９３〜３００を含む。インバータ２９１、２９２及びＡＮＤゲート２９３〜３００の具体的な動作は、インバータ２７１、２７２及びＡＮＤゲート２７３〜２８０と類似するので、これらについての詳細な動作説明は、省略する。

再び図１を参照すると、データ入出力部１０５は、入力データラッチ部１２１、入力データバッファ部１２２、入出力制御部１２３、カラム選択部１２４及び出力データバッファ部１２５を含む。入力データラッチ部１２１は、ラッチクロック信号ＤＣＬＫ１に応答して、入力バッファ部１０２から受信される入力データＦＩＤ１〜ＦＩＤＪ（Ｊは整数）をラッチする。入力データバッファ部１２２は、データ入力イネーブル信号ＤＩＥに応答して、入力データラッチ部１２１から受信される入力データＦＩＤ１〜ＦＩＤＪをデータラインＦＤＬ、すなわち、ＤＬ１〜ＤＬＪ（図８を参照）にそれぞれ出力する。入出力制御部１２３は、データ入力制御信号ＤＩＥＮ１に応答して、データラインＦＤＬを通して受信される入力データＦＩＤ１〜ＦＩＤＪをデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪ（図８を参照）にそれぞれ出力する。また、入出力制御部１２３は、データ出力イネーブル信号ＤＯＥに応答して、データ入出力ノードＮＩＯ１〜ＮＩＯＪ，ＮＩＯＢ１〜ＮＩＯＢＪを通して受信される読出しデータＲＦＯＤ１〜ＲＦＯＤＪをデータラインＦＤＬにそれぞれ出力する。カラム選択部１２４は、カラム選択信号ＦＳＣＬ、すなわち、ＹＡ１〜ＹＡＴ、ＹＢ１〜ＹＢＵ（図８を参照）に応答して、ページバッファ部１０８に含まれる複数のページバッファＰＢｓのうちの一部を選択し、データ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪにそれぞれ連結する。出力データバッファ部１２５は、データ出力制御信号ＤＯＥＮ１に応答して、データラインＦＤＬを通して入出力制御部１２３から読出しデータＲＦＯＤ１〜ＲＦＯＤＪを受信し、内部出力データＮＦＯＤ１〜ＮＦＯＤＪを出力する。

データ入出力部１０６は、入力データラッチ部１３１、入力データバッファ部１３２、入出力制御部１３３、カラム選択部１３４及び出力データバッファ部１３５を含む。入力データラッチ部１３１は、ラッチクロック信号ＤＣＬＫ２に応答して、入力バッファ部１０２から受信される入力データＳＩＤ１〜ＳＩＤＪをラッチする。入力データバッファ部１３２は、データ入力イネーブル信号ＤＩＥに応答して、入力データラッチ部１３１から受信される入力データＳＩＤ１〜ＳＩＤＪをデータラインＳＤＬ、すなわち、ＤＬ１〜ＤＬＪにそれぞれ出力する。入出力制御部１３３は、データ入力制御信号ＤＩＥＮ２に応答して、データラインＳＤＬを通して受信される記力データＳＩＤ１〜ＳＩＤＪをデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪにそれぞれ出力する。また、入出力制御部１３３は、データ出力イネーブル信号ＤＯＥに応答して、データ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪを通して受信される読出しデータＲＳＯＤ１〜ＲＳＯＤＪをデータラインＳＤＬにそれぞれ出力する。カラム選択部１３４は、カラム選択信号ＳＣＳＬ、ＹＡ１〜ＹＡＪ、ＹＢ１〜ＹＢＪに応答して、ページバッファ部１０９に含まれる複数のページバッファＰＢのうちの一部を選択し、データ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪにそれぞれ連結する。出力データバッファ部１３５は、データ出力制御信号ＤＯＥＮ２に応答して、データラインＳＤＬを通して入出力制御部１３３から読出しデータＲＳＯＤ１〜ＲＳＯＤＪを受信し、内部出力データＮＳＯＤ１〜ＮＳＯＤＪを出力する。

メモリセルアレイ１０７は、メモリバンクＭＢ１、ＭＢ２を含む。メモリバンクＭＢ１、ＭＢ２のそれぞれは、複数のメモリセル（図示せず）を含む。ページバッファ部１０８は、メモリバンクＭＢ１に入力データＦＩＤ１〜ＦＩＤＪを転送する。また、ページバッファ部１０８は、メモリバンクＭＢ１から読み出された読出しデータＲＦＯＤ１〜ＲＦＯＤＪをセンシングし、記憶する。ページバッファ部１０９は、メモリバンクＭＢ２に入力データＳＩＤ１〜ＳＩＤＪを転送する。また、ページバッファ部１０９は、メモリバンクＭＢ２から読み出された読出しデータＲＳＯＤ１〜ＲＳＯＤＪをセンシングし、記憶する。出力データラッチ部１１０は、リードイネーブル信号ＲＥｂに応答して、出力データバッファ部１２５または１３５から受信される内部出力データＮＦＯＤ１〜ＮＦＯＤＪまたはＮＳＯＤ１〜ＮＳＯＤＪをラッチする。出力ドライバ部１１１は、リードイネーブル制御信号ＲＥＮに応答して、内部出力データＮＦＯＤ１〜ＮＦＯＤＪまたはＮＳＯＤ１〜ＮＳＯＤＪを受信し、出力データＦＯＤ１〜ＦＯＤＪまたはＳＯＤ１〜ＳＯＤＪを入出力パッド１０１を通して外部装置へ出力する。望ましくは、出力ドライバ部１１１は、リードイネーブル制御信号ＲＥＮがロジックローとなるとき、出力データＦＯＤ１〜ＦＯＤＪまたはＳＯＤ１〜ＳＯＤＪを外部装置に出力する。

バンクアドレス発生器１１２は、外部アドレス信号ＡＸ［１１：０］、データ入力イネーブル信号ＤＩＥ及びデータ出力イネーブル信号ＤＯＥに基づいてバンクアドレス信号ＦＡＸ［１１：１］、ＳＡＸ［１１：１］を発生する。Ｙデコーダ１１３は、バンクアドレス信号ＦＡＸ［１１：１］、ＳＡＸ［１１：１］をデコードし、そのデコード結果に応じてカラム選択信号ＦＣＳＬ、ＳＣＳＬを発生する。コマンドバッファ１１４は、コマンドクロック信号ＣＣＬＫに応答して、入力バッファ部１０２からコマンド信号ＣＭＤを受信し、制御ロジック回路１１５に出力する。制御ロジック回路１１５は、外部制御信号に応答して、コマンドバッファ１１４からコマンド信号ＣＭＤを受信する。制御ロジック回路１１５は、コマンド信号ＣＭＤに応答して、プログラム命令（ＰＧＭ）、リード命令（ＲＥＡＤ）及び消去命令（ＥＲＳ）のいずれか一つを出力する。外部制御信号は、チップイネーブル信号ＣＥｂ、リードイネーブル信号ＲＥｂ、ライトイネーブル信号ＷＥｂ、アドレスラッチイネーブル信号ＡＬＥ及びコマンドラッチイネーブル信号ＣＬＥを含む。高電圧発生器１１６は、プログラム命令ＰＧＭ、リード命令ＲＥＡＤ及び消去命令ＥＲＳのいずれか一つに応答して、プログラム動作、リード動作及び消去動作のうちの一つに対応するバイアス電圧ＨＶを発生する。Ｘデコーダ１１７は、アドレスバッファ１０３から受信される外部アドレス信号ＡＸ［２７：１２］をデコードし、そのデコード結果に応じてメモリセルアレイ１０７のメモリバンクＭＢ１、ＭＢ２にそれぞれ含まれる複数のメモリセルブロック（図示せず）のうちの一つまたは複数のページ（図示せず）のうちの一つを選択する。例えば、プログラム命令ＰＧＭまたは読出し命令ＲＥＡＤに応答して、Ｘデコーダ１１７がメモリセルアレイ１０７に含まれる複数のページのうちの一つを選択する。また、消去命令ＥＲＳに応答して、Ｘデコーダ１１７がメモリセルアレイ１０７に含まれる複数のメモリセルブロックのうちの一つを選択する。ここで、複数のメモリセルブロックのそれぞれは、複数のページを含む。

図３は、図１に示された入力データラッチ部１２１を詳細に示す図面である。図３を参照すると、入力データラッチ部１２１は、複数の入力ラッチＦＤ１〜ＦＤＪを含む。入力ラッチＦＤ１〜ＦＤＪは、ラッチクロック信号ＤＣＬＫ１にそれぞれ応答して、入力データＦＩＤ１〜ＦＩＤＪをそれぞれラッチし、そのラッチされた入力データＦＩＤ１〜ＦＩＤＪをそれぞれ出力する。例えば、入力ラッチＦＤ１は、ラッチクロック信号ＤＣＬＫ１に応答して、入力データＦＩＤ１をラッチする。入力データラッチ部１３１は、複数の入力ラッチＳＤ１〜ＳＤＪを含む。複数の入力ラッチＳＤ１〜ＳＤＪは、ラッチクロック信号ＤＣＬＫ２にそれぞれ応答して、入力データＳＩＤ１〜ＳＩＤＪをそれぞれラッチし、そのラッチされた入力データＳＩＤ１〜ＳＩＤＪをそれぞれ出力する。例えば、入力ラッチＳＤ１は、入力クロック信号ＤＣＬＫ２に応答して、入力データＳＩＤ１をラッチする。望ましくは、入力ラッチＦＤ１〜ＦＤＪ、ＳＤ１〜ＳＤＪのそれぞれは、Ｄフリップフロップで具現され得る。

図４は、図１に示された出力データバッファ部１２５、１３５及び出力データラッチ部１１０を詳細に示す図面である。図４を参照すると、出力データバッファ部１２５は、出力バッファＦＢ１〜ＦＢＪを含む。出力バッファＦＢ１〜ＦＢＪは、データ出力制御信号ＤＯＥＮ１に応答して、読出しデータＲＦＯＤ１〜ＲＦＯＤＪをそれぞれ受信し、内部出力データＮＦＯＤ１〜ＮＦＯＤＪをそれぞれ出力する。出力バッファＦＢ１〜ＦＢＪの構成及び具体的な動作は、互いに類似するので、出力バッファＦＢ１の構成及び動作を中心に説明すれば、次のとおりである。出力バッファＦＢ１は、インバータ１４１、１４２を含む。インバータ１４１は、データ出力制御信号ＤＯＥＮ１を反転し、反転したデータ出力制御信号ＤＯＥＮ１Ｂを出力する。インバータ１４２は、ＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２を含む。ＰＭＯＳトランジスタＰ１のソースは、内部電圧ＶＤＤに連結され、そのゲートには反転したデータ出力制御信号ＤＯＥＮ１ｂが入力される。ＰＭＯＳトランジスタＰ２のソースは、ＰＭＯＳトランジスタＰ１のドレインに連結され、そのドレインは、ノード（ＮＯＵＴ）に連結され、そのゲートには、読出しデータＲＦＯＤ１が入力される。ＮＭＯＳトランジスタＮ１のドレインは、ノードＮＯＵＴに連結され、そのゲートには、読出しデータ（ＲＦＯＤ１）が入力される。ＮＭＯＳトランジスタＮ２のドレインは、ＮＭＯＳトランジスタＮ１のソースに連結され、そのソースは、グラウンド電圧ＶＳＳに連結され、そのゲートには、データ出力制御信号ＤＯＥＮ１が入力される。望ましくは、データ出力制御信号ＤＯＥＮ１がイネーブルされるとき、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２がターンオンされる。結局、データ出力制御信号ＤＯＥＮ１がイネーブルされるとき、インバータ１４２が読出しデータＲＦＯＤ１を反転し、その反転した信号を内部出力データＮＦＯＤ１としてノードＮＯＵＴに出力する。出力データバッファ部１３５は、出力バッファＳＢ１〜ＳＢＪを含む。出力バッファＳＢ１〜ＳＢＪは、データ出力制御信号ＤＯＥＮ２に応答して、読出しデータＲＳＯＤ１〜ＲＳＯＤＪをそれぞれ受信し、内部出力データＮＳＯＤ１〜ＮＳＯＤＪをそれぞれ出力する。出力バッファＳＢ１〜ＳＢＪの構成及び具体的な動作は上述の出力バッファＦＢ１と類似するので、これらについての詳細な説明は、省略する。出力データラッチ部１１０は、複数の出力ラッチＤＦ１〜ＤＦＪを含む。出力ラッチＤＦ１〜ＤＦＪは、リードイネーブル信号ＲＥｂにそれぞれ応答して、出力バッファＦＢ１〜ＦＢＪまたはＳＢ１〜ＳＢＪからそれぞれ受信される内部出力データＮＦＯＤ１〜ＮＦＯＤＪまたはＮＳＯＤ１〜ＮＳＯＤＪをそれぞれラッチする。望ましくは、出力ラッチＤＦ１〜ＤＦＪのそれぞれは、Ｄフリップフロップで具現され得る。

図５は、図１に示されたバンクアドレス発生器１１２を詳細に示す図面である。図５を参照すると、バンクアドレス発生器１１２は、アドレスカウンタ３１０、加算部３２０及び減算部３３０を含む。アドレスカウンタ３１０は、外部アドレス信号ＡＸ［１１：０］を受信するとき、外部アドレス信号ＡＸ［１１：０］から次第に増加する内部アドレス信号Ａ［１１：０］を発生する。言い換えれば、外部アドレス信号ＡＸ［１１：０］は、上記アドレスカウンタ３１０に開始アドレス信号として入力される。加算部３２０は、ＡＮＤゲート３２１と加算器３２２を含む。ＡＮＤゲート３２１は、データ入力イネーブル信号ＤＩＥに応答して、内部アドレス信号Ａ［０］を加算器３２２に出力するか、またはロジックローの出力信号を出力する。さらに詳しくは、データ入力イネーブル信号ＤＩＥがイネーブルされる時、ＡＮＤゲート３２１が内部アドレス信号Ａ［０］を加算器３２２に出力する。また、データ入力イネーブル信号ＤＩＥがディセーブルされるとき、ＡＮＤゲート３２１が加算器３２２にロジックローの出力信号を出力する。加算器３２２は、内部アドレス信号Ａ［０］と内部アドレス信号Ａ［１１：１］を受信すれば、内部アドレス信号Ａ［１１：１］のロジック値に上記内部アドレス信号Ａ［０］のロジック値を加算し、その加算結果をバンクアドレス信号ＦＡＸ［１１：１］として出力する。また、加算器３２２は、ＡＮＤゲート３２１がロジックローの出力信号を出力するとき、内部アドレス信号Ａ［１１：１］を受信すれば、内部アドレス信号Ａ［１１：１］をバンクアドレス信号ＦＡＸ［１１：１］として出力する。

減算部３３０は、インバータ３３１、ＡＮＤゲート３３２及び減算器３３３を含む。インバータ３３１は、内部アドレス信号Ａ［０］を反転し、反転した内部アドレス信号Ａｂ［０］を出力する。ＡＮＤゲート３３２は、データ出力イネーブル信号ＤＯＥに応答して、反転した内部アドレス信号Ａｂ［０］を減算器３３３に出力するか、またはロジックローの出力信号を出力する。さらに詳しくは、データ出力イネーブル信号ＤＯＥがイネーブルされるとき、ＡＮＤゲート３３１が反転した内部アドレス信号Ａｂ［０］を減算器３３３に出力する。また、データ出力イネーブル信号ＤＯＥがディセーブルされるとき、ＡＮＤゲート３３１がロジックローの出力信号を出力する。減算器３３３は、反転した内部アドレス信号Ａｂ［０］及び内部アドレス信号Ａ［１１：１］を受信すれば、内部アドレス信号Ａ［１１：１］のロジック値から反転した内部アドレス信号Ａｂ［０］のロジック値を減算し、その減算結果をバンクアドレス信号ＳＡＸ［１１：１］として出力する。また、減算器３３３は、ＡＮＤゲート３３１がロジックローの出力信号を出力するとき、内部アドレス信号Ａ［１１：１］を受信すれば、内部アドレス信号Ａ［１１：１］をバンクアドレス信号ＳＡＸ［１１：１］として出力する。結果的に、データ入力イネーブル信号ＤＩＥがイネーブルされるとき、図６に示されているとおり、加算器３２２が内部アドレス信号Ａ［１１：１］と上記内部アドレス信号Ａ［０］の加算結果をバンクアドレス信号ＦＡＸ［１１：１］）として出力する。また、データ入力イネーブル信号ＤＩＥがイネーブルされるとき、図６に示されているとおり、減算器３３３が内部アドレス信号Ａ［１１：１］をバンクアドレス信号ＳＡＸ［１１：１］として出力する。一方、データ出力イネーブル信号ＤＯＥがイネーブルされるとき、図７に示されているとおり、加算器３２２が内部アドレス信号Ａ［１１：１］をバンクアドレス信号ＦＡＸ［１１：１］として出力する。また、データ出力イネーブル信号ＤＯＥがイネーブルされるとき、図７に示されているとおり、減算器３３３が内部アドレス信号Ａ［１１：１］と上記反転した内部アドレス信号Ａｂ［０］の減算結果をバンクアドレス信号ＳＡＸ［１１：１］）として出力する。

図８は、図１に示されたページバッファ部１０８、１０９、カラム選択部１２４及び入出力制御部１２３、１３３を詳細に示す図面である。ページバッファ部１０８、１０９の構成及び具体的な動作は、互いに類似しており、カラム選択部１２４，１３４の構成及び具体的な動作も互いに類似しており、入出力制御部１２３，１３３の構成及び具体的な動作も互いに類似するので、図８を参照して、ページバッファ部１０８、カラム選択部１２４及び入出力制御部１２３を中心に説明する。ページバッファ部１０８は、複数のページバッファＰＢ及び複数のバッファ選択回路ＰＢＳを含む。複数のページバッファＰＢは、それぞれメモリバンクＭＢ１に含まれるメモリセル図示せずに連結された複数のビットラインＢＬにそれぞれ連結される。複数のページバッファＰＢのそれぞれは、入力データＦＩＤ１〜ＦＩＤＪのうちの一つ、または上記読出しデータＲＦＯＤ１〜ＲＦＯＤＪのうちの一つを記憶する。複数のバッファ選択回路ＰＢＳは、複数のページバッファＰＢにそれぞれ一つずつ対応するように配置され、ページバッファ選択信号ＦＰＢＳＬ１〜ＦＰＢＳＬ４にそれぞれ応答して、複数のページバッファＰＢをカラム選択部１２４にそれぞれ連結するか、または分離する。望ましくは、ページバッファ選択信号ＦＰＢＳＬ１〜ＦＰＢＳＬ４のうちの一つがイネーブルされるとき、残りが全てディセーブルされる。図８では、４つのページバッファ選択信号ＦＰＢＳＬ１〜ＦＰＢＳＬ４のみが示されたが、ページバッファ選択信号の数は、必要に応じて増加または減少することができる。複数のバッファ選択回路ＰＢＳのそれぞれは、ＮＭＯＳトランジスタＮ１１、Ｎ１２として具現されることができる。カラム選択部１２４は、複数のＮＭＯＳトランジスタＮ３１、Ｎ３２〜Ｎ８１、Ｎ８２を含む。ＮＭＯＳトランジスタＮ３１、Ｎ３２〜Ｎ８１、Ｎ８２は、カラム選択信号ＦＣＳＬ、すなわち、ＹＡ１〜ＹＡＴ及びＹＢ１〜ＹＢＵ（Ｔ、Ｕは整数）にそれぞれ応答して、ターンオンまたはオフされる。例えば、ＮＭＯＳトランジスタＮ３１、Ｎ３２は、カラム選択信号ＹＡ１に応答してターンオンまたはオフされ、ターンオンされるとき、バッファ選択回路ＰＢＳのうちの一部をＮＭＯＳトランジスタＮ５１、Ｎ５２の一方の端子にそれぞれ連結する。また、ＮＭＯＳトランジスタＮ４１、Ｎ４２は、カラム選択信号ＹＡＴに応答して、ターンオンまたはオフされ、ターンオンされるとき、バッファ選択回路ＰＢＳのうちの他の一部をＮＭＯＳトランジスタＮ５１、Ｎ５２の一方の端子にそれぞれ連結する。ＮＭＯＳトランジスタＮ６１、Ｎ６２、Ｎ７１、Ｎ７２もＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ７１、Ｎ７２と同様に動作する。ＮＭＯＳトランジスタＮ５１、Ｎ５２は、カラム選択信号ＹＢ１に応答して、ターンオンまたはオフされ、ターンオンされるとき、自己と連結されたページバッファＰＢをデータ入出力ノードＮＩＯＢ１、ＮＩＯ１にそれぞれ連結する。ＮＭＯＳトランジスタＮ８１、Ｎ８２は、カラム選択信号ＹＢＵに応答して、ターンオンまたはオフされ、ターンオンされるとき、自己と連結されたページバッファＰＢをデータ入出力ノードＮＩＯＢ１、ＮＩＯ１にそれぞれ連結する。ページバッファ選択信号ＦＰＢＳＬ１〜ＦＰＢＳＬ４のうちの一つがイネーブルされるとき、カラム選択信号ＹＡ１〜ＹＡＴのうちの一つと、カラム選択信号ＹＢ１〜ＹＢＵのうちの一つがそれぞれイネーブルされるので、データ入出力ノードＮＩＯＢ１、ＮＩＯ１には、一つのページバッファＰＢが連結される。

入出力制御部１２３は、データ入力バッファＤＢ１〜ＤＢＪ及びセンスアンプＳＡ１〜ＳＡＪを含む。データ入力バッファＤＢ１〜ＤＢＪ及びセンスアンプＳＡ１〜ＳＡＪは、データラインＤＬ１〜ＤＬＪとデータ入出力ノードＮＩＯＢ１〜ＮＩＯＢＪ、ＮＩＯ１〜ＮＩＯＪとの間にそれぞれ連結される。例えば、データ入力バッファＤＢ１及びセンスアンプＳＡ１は、データラインＤＬ１とデータ入出力ノードＮＩＯＢ１、ＮＩＯ１との間に連結される。データ入力バッファＤＢ１は、データ入力制御信号ＤＩＥＮ１に応答して、データラインＤＬ１を通して受信される入力データ（例えば、ＦＩＤ１）をデータ入出力ノードＮＩＯＢ１、ＮＩＯ１に出力する。このとき、データ入力バッファＤＢ１は、データ入出力ノードＮＩＯＢ１、ＮＩＯ１に入力データＦＩＤ１と入力データＦＩＤ１の相補データ(complementary data)（逆極性データ）ＦＩＤ１ｂを出力する。データ入力バッファＤＢ２〜ＤＢＪも上記データ入力制御信号ＤＩＥＮ１に応答して、データ入力バッファＤＢ１と同様に動作する。センスアンプＳＡ１は、データ出力イネーブル信号ＤＯＥＮに応答して、データ入出力ノードＮＩＯＢ１、ＮＩＯ１を通して受信される読出しデータ（例えば、ＲＦＯＤ１）と読出しデータＲＦＯＤ１の相補データＲＦＯＤ１ｂをセンシング及び増幅し、データラインＤＬ１に出力する。センスアンプＳＡ２〜ＳＡＪもデータ出力イネーブル信号ＤＯＥＮに応答して、センスアンプＳＡ１と同様に動作する。

図９は、図８に示されたページバッファＰＢ及びページバッファ選択回路ＰＢＳの詳細な回路図である。図９を参照すると、ページバッファＰＢは、プリチャージ回路３４０、レジスタ回路３５０、プログラム制御回路３６０及びビットライン選択回路３７０を含む。プリチャージ回路３４０は、ＰＭＯＳトランジスタとして具現されることができ、プリチャージ制御信号ＰＲＥＣＨｂに応答してセンシングノードＳＯを内部電圧ＶＣＣレベルでプリチャージする。レジスタ回路３５０は、センシング回路３５１とラッチ回路３５２を含む。センシング回路３５１は、ＮＭＯＳトランジスタ３５３、３５４を含み、ラッチ回路３５２は、インバータ３５５、３５６を含む。センシング回路３５１は、ラッチ信号ＬＣＨに応答してセンシングノードＳＯの電圧レベルをセンシングし、センシングデータ（図示せず）を第１ノードＱ１に出力する。ラッチ回路３５２は、読み出し動作時に、第１ノードＱ１から受信されるセンシングデータをラッチしてその反転したセンシングデータを第２ノードＱ２に出力する。また、プログラム動作時には、ラッチ回路３５２は、第１ノードＱ１及び第２ノードＱ２を通してそれぞれ受信される互いに相補の入力データ（例えば、ＦＩＤ１ｂ、ＦＩＤ１）をラッチする。プログラム制御回路３６０は、ＮＭＯＳトランジスタとして具現されることができ、プログラム制御信号ＰＧＭに応答して、ラッチ回路３５２に記憶された入力データＦＩＤ１をセンシングノードＳＯに出力する。ビットライン選択回路３７０は、ＮＭＯＳトランジスタとして具現されることができ、ビットライン選択信号ＢＳＬに応答して、ビットラインＢＬをセンシングノードＳＯに連結する。第１ノードＱ１及び第２ノードＱ２には、ページバッファ選択回路ＰＢＳのＮＭＯＳトランジスタＮ１１、Ｎ１２がそれぞれ連結されている。

図１０は、図１に示された出力ドライバ部１１１を詳細に示す図面である。図１０を参照すると、出力ドライバ部１１１は、リードイネーブル制御信号ＲＥＮに応答してそれぞれ動作する複数の出力ドライバＤＲ１〜ＤＲＪを含む。出力ドライバＤＲ１〜ＤＲＪの構成及び具体的な動作は互いに類似するので、出力ドライバＤＲ１を中心に説明すれば、次のとおりである。出力ドライバＤＲ１は、出力ロジック回路４１０、レベルシフタ(level shifter)４２０、４３０及び出力回路４４０を含む。出力ロジック回路４１０は、インバータ４１１、ＮＯＲゲート４１２及びＮＡＮＤゲート４１３を含む。インバータ４１１は、リードイネーブル制御信号ＲＥＮを反転し、反転したリードイネーブル制御信号ＲＥＮＢを出力する。ここで、上記リードイネーブル制御信号ＲＥＮは、図１１に示されているとおり、リードイネーブル信号ＲＥｂの立上りエッジが時間Ｔだけ遅れた信号である。結局、出力データラッチ部１１０がリードイネーブル信号ＲＥｂにより内部出力データＮＦＯＤ１またはＮＳＯＤ１を出力した後、設定された遅延時間以降、リードイネーブル制御信号ＲＥＮにより出力ドライバＤＲ１が動作することにより、出力データラッチ部１１０のデータホールドタイム(data hold time)が保障される。

ＮＯＲゲート４１２は、リードイネーブル制御信号ＲＥＮと内部出力データＮＦＯＤ１またはＮＳＯＤ１に応答して、ロジック信号ＬＤ１を出力する。ＮＡＮＤゲート４１３は、反転したリードイネーブル制御信号ＲＥＮＢと内部出力データＮＦＯＤ１またはＮＳＯＤ１に応答して、ロジック信号ＬＤ２を出力する。望ましくは、ロジック信号ＬＤ１、ＬＤ２のうちの一方がロジックハイであるとき、他方はロジックローとなる。レベルシフタ４２０、４３０は、外部電圧ＥＸＶＣＣを動作電源として用いる。レベルシフタ４２０は、ロジック信号ＬＤ１がロジックハイであるとき、ロジック信号ＬＤ１の電圧を外部電圧ＥＸＶＣＣレベルに変更し、出力信号ＳＬＤ１を出力する。レベルシフタ４３０は、ロジック信号ＬＤ２がロジックハイであるとき、ロジック信号ＬＤ２の電圧を外部電圧ＥＸＶＣＣレベルに変更し、出力信号ＳＬＤ２を出力する。出力回路４４０は、ＰＭＯＳトランジスタ４４１及びＮＭＯＳトランジスタ４４２を含む。ＰＭＯＳトランジスタ４４１は、出力信号ＳＬＤ１に応答して、ターンオンまたはターンオフされ、ターンオンされたときに出力ノードＯＵＴに外部電圧ＥＸＶＣＣを供給する。ＮＭＯＳトランジスタ４４２は、出力信号ＳＬＤ２に応答して、ターンオンまたはターンオフされ、ターンオンされとときに、出力ノードＯＵＴをグラウンド電圧ＶＳＳでディスチャージする。結果的に、出力回路４４０は、出力信号ＳＬＤ１、ＳＬＤ２に応答して、出力ノードＯＵＴにロジックローまたはロジックハイの出力データＦＯＤ１またはＳＯＤ１を出力する。

次に、図１２を参照しながら、フラッシュメモリ装置１００のデータ入力動作過程を説明する。図１２は、図１に示されたフラッシュメモリ装置１００のデータ入力動作に関連する信号の動作タイミング波形図である。図１２を参照すると、まず、チップイネーブル信号ＣＥｂが、フラッシュメモリ装置１００がデータ入力動作を実行する間、ロジックローで維持される。一方、入力バッファ部１０２には、コマンド信号ＣＭＤ、外部アドレス信号ＡＸ［２７：０］及び入力データＦＩＤ１〜ＦＩＤＪ、ＳＩＤ１〜ＳＩＤＪが順次入力される。入力バッファ部１０２は、チップイネーブル信号ＣＥｂに応答して、ページプログラムセットアップコード(page program setup code)「８０ｈ」を含むコマンド信号ＣＭＤを受信し、コマンドバッファ１１４に出力する。コマンドラッチイネーブル信号ＣＬＥがロジックハイとなり、ライトイネーブル信号ＷＥｂがロジックローとなるとき、コマンドクロック信号ＣＣＬＫがトグルする。コマンドバッファ１１４は、コマンドクロック信号ＣＣＬＫに応答して、コマンド信号ＣＭＤを受信して制御ロジック回路１１５に出力する。制御ロジック回路１１５は、コマンド信号ＣＭＤに応答して、プログラム命令ＰＧＭを発生する。一方、制御ロジック回路１１５は、確認コード(confirm code)「１０ｈ」を含むコマンド信号ＣＭＤを受信すると、レディー／ビジーバー信号Ｒ／Ｂｂ（図示せず）を所定時間の間ディセーブルし、外部装置がレディー／ビジーバー信号Ｒ／Ｂｂを受信してフラッシュメモリ装置１００がプログラム動作状態であることを認識するようにする。高電圧発生器１１６は、プログラム命令ＰＧＭに応答して、プログラム動作に対応するバイアス電圧ＨＶを発生し、バイアス電圧ＨＶをＸデコーダ１１７に出力する。また、入力バッファ部１０２は、外部アドレス信号ＡＸ［２７：０］を受信し、アドレスバッファ１０３に出力する。アドレスラッチイネーブル信号ＡＬＥがロジックハイとなり、ライトイネーブル信号ＷＥｂがロジックローとなるとき、アドレスクロック信号ＡＣＬＫがトグルする。アドレスバッファ１０３は、アドレスクロック信号ＡＣＬＫに応答して、外部アドレス信号ＡＸ［２７：０］（図１２において「ＡＤＤ」に対応）を受信し、外部アドレス信号ＡＸ［２７：１２］をＸデコーダ１１７に、外部アドレス信号ＡＸ［１１：０］をバンクアドレス発生器１１２に、外部アドレス信号ＡＸ［２：０］を制御信号発生器１０４に、それぞれ出力する。Ｘデコーダ１１７は、外部アドレス信号ＡＸ［２７：１２］をデコードし、そのデコード結果に応じてメモリバンクＭＢ１、ＭＢ２にそれぞれ含まれる複数のページのうちの一つをそれぞれ選択する。制御信号発生器１０４は、外部アドレス信号ＡＸ［０］とライトイネーブル信号ＷＥｂに応答して、ラッチクロック信号ＤＣＬＫ１、ＤＣＬＫ２を交互にトグルさせ、データ入力制御信号ＤＩＥＮ１、ＤＩＥＮ２を交互にトグルさせる。望ましくは、外部アドレス信号ＡＸ［０］がロジックハイであり、ライトイネーブル信号ＷＥｂがロジックローであるとき、制御信号発生器１０４がラッチクロック信号ＤＣＬＫ２とデータ入力制御信号ＤＩＥＮ１をイネーブルにする。また、外部アドレス信号ＡＸ［０］がロジックローであり、ライトイネーブル信号ＷＥｂがロジックローであるとき、制御信号発生器１０４がラッチクロック信号ＤＣＬＫ１とデータ入力制御信号ＤＩＥＮ２をイネーブルにする。フラッシュメモリ装置１００のデータ入力過程の間、データ出力イネーブル信号ＤＯＥがディセーブルにされるため、制御信号発生器１０４は、データ出力制御信号ＤＯＥＮ１、ＤＯＥＮ２を全てロジックハイに出力する。その結果、データ出力制御信号ＤＯＥＮ１、ＤＯＥＮ２に応答して、入出力制御部１２３、１３３のセンスアンプＳＡ１〜ＳＡＪが全てディセーブルされる。制御信号発生器１０４は、データ出力イネーブル信号ＤＯＥ、データ入力制御信号ＤＩＥＮ１、ＤＩＥＮ２及び外部アドレス信号ＡＸ［２：０］に応答して、ページバッファ選択信号ＦＰＢＳＬ１〜ＦＰＢＳＬ４、ＳＰＢＳＬ１〜ＳＰＢＳＬ４を発生する。バンクアドレス発生器１１２は、外部アドレス信号ＡＸ［１１：０］に基づいて次第に増加する内部アドレス信号Ａ［１１：０］を発生させる。バンクアドレス発生器１１２は、データ入力イネーブル信号ＤＩＥ、データ出力イネーブル信号ＤＯＥ及び内部アドレス信号Ａ［１１：０］に基づいて、バンクアドレス信号ＦＡＸ［１１：１］、ＳＡＸ［１１：１］を発生する。Ｙデコーダ１１３は、バンクアドレス信号ＦＡＸ［１１：１］、ＳＡＸ［１１：１］をそれぞれデコードし、そのデコード結果に応じて、カラム選択信号ＦＣＳＬ、，ＳＣＳＬを発生する。

一方、ラッチクロック信号ＤＣＬＫ１がイネーブルされるとき（すなわち、ラッチクロック信号ＤＣＬＫ１の一番目の立上りエッジにおいて）、入力バッファ部１０２は、入力データＦＩＤ１〜ＦＩＤＪを入力データラッチ部１２１に出力する。入力データラッチ部１２１は、ラッチクロック信号ＤＣＬＫ１に応答して、入力データＦＩＤ１〜ＦＩＤＪをラッチし、入力データバッファ部１２２に出力する。図１２では、図面の簡略化のために、最初に入力データラッチ部１２１に入力される入力データＦＩＤ１〜ＦＩＤＪが「Ｄ０」で示され、２番目に入力データラッチ部１２１に入力される入力データＦＩＤ１〜ＦＩＤＪが「Ｄ２」で示されている。また、ラッチクロック信号ＤＣＬＫ２がイネーブルされるとき、入力バッファ部１０２は、入力データＳＩＤ１〜ＳＩＤＪを入力データラッチ部１３１に出力する。入力データラッチ部１３１は、ラッチクロック信号ＤＬＣＫ２に応答して、入力データＳＩＤ１〜ＳＩＤＪをラッチし、入力データバッファ部１２２に出力する。図１２では、図面の簡略化のために、最初に上記入力データラッチ部１３１に入力される入力データＳＩＤ１〜ＳＩＤＪが「Ｄ１」で、２番目に入力データラッチ部１３１に入力される入力データＳＩＤ１〜ＳＩＤＪが「Ｄ３」で示されている。入力データラッチ部１３１が入力データＳＩＤ１〜ＳＩＤＪをラッチしている間、入力データバッファ部１２２は、入力データラッチ部１２１から受信される入力データＦＩＤ１〜ＦＩＤＪをデータラインＦＤＬを通して、入出力制御部１２３のデータ入力バッファＤＢ１〜ＤＢＪにそれぞれ出力する。入出力制御部１２３のデータ入力バッファＤＢ１〜ＤＢＪは、データ入力制御信号ＤＩＥＮ１に応答して、入力データＦＩＤ１〜ＦＩＤＪとその相補データを入出力制御部１２３のデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪにそれぞれ出力する。

ページバッファ選択信号ＦＰＢＳＬ１〜ＦＰＢＳＬ４に応答して、ページバッファ部１０８に含まれる複数のバッファ選択回路ＰＢＳのうちの一部がページバッファ部１０８に含まれる複数のページバッファＰＢのうちの一部をカラム選択部１２４に連結する。カラム選択部１２４は、カラム選択信号ＦＣＳＬ（ＹＡ１〜ＹＡＴ、ＹＢ１〜ＹＢＵ）に応答して、データ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪをページバッファ部１０８に含まれる複数のページバッファＰＢのうちの一部に連結する。その結果、複数のページバッファＰＢのうちの一部に入力データＦＩＤ１〜ＦＩＤＪが入力される。

その後、ラッチクロック信号ＤＣＬＫ１の２番目の立上りエッジにおいて、入力データラッチ部１２１が入力バッファ部１０２から受信される入力データＦＩＤ１〜ＦＩＤＪをラッチし、入力データバッファ部１２２に出力する。入力データラッチ部１２１が入力データＦＩＤ１〜ＦＩＤＪをラッチしている間、入力データバッファ部１３２は、入力データラッチ部１３１から受信される入力データＳＩＤ１〜ＳＩＤＪをデータラインＳＤＬを通して、入出力制御部１３３のデータ入力バッファＤＢ１〜ＤＢＪにそれぞれ出力する。入出力制御部１３３のデータ入力バッファＤＢ１〜ＤＢＪは、データ入力制御信号ＤＩＥＮ２に応答して、入力データＳＩＤ１〜ＳＩＤＪとその相補データを入出力制御部１３３のデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪにそれぞれ出力する。ページバッファ選択信号ＳＰＢＳＬ１〜ＳＰＢＳＬ４に応答して、ページバッファ部１０９に含まれる複数のバッファ選択回路ＰＢＳのうちの一部がページバッファ部１０９に含まれる複数のページバッファＰＢのうちの一部をカラム選択部１３４に連結する。

カラム選択部１３４は、カラム選択信号ＳＣＳＬ（ＹＡ１〜ＹＡＴ、ＹＢ１〜ＹＢＵ）に応答して、データ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪをページバッファ部１０９に含まれる複数のページバッファＰＢのうちの一部に連結する。その結果、複数のページバッファＰＢのうちの一部に入力データＳＩＤ１〜ＳＩＤＪが入力される。その後、上述した動作が繰り返され、ページバッファ部１０８とページバッファ部１０９に交互に入力データが入力される。上述したとおり、フラッシュメモリ装置１００のデータ入力動作過程は、インタリーブ(interleave)方式であり、すなわち、メモリバンクＭＢ１、ＭＢ２にそれぞれ対応するページバッファ部１０８、１０９に交互に入力データが入力されるので、フラッシュメモリ装置１００のデータ入力速度が増加する。

次に、図１３を参照しながら、フラッシュメモリ装置１００のデータ出力動作過程を説明する。図１３は、図１に示されたフラッシュメモリ装置１００のデータ出力動作に関連する信号の動作タイミング波形図である。フラッシュメモリ装置１００のデータ出力動作過程は、いくつかの差異を除いては、図１２を参照しながら上述したフラッシュメモリ装置１００のデータ入力動作過程と類似する。まず、フラッシュメモリ装置１００のデータ出力過程の間は、データ入力イネーブル信号ＤＩＥがディセーブルになる。したがって、入力データバッファ部１２２、１３２がデータ入力イネーブル信号ＤＩＥに応答して、ディセーブルされる。一方、フラッシュメモリ装置１００がデータ出力動作を実行する間は、チップイネーブル信号ＣＥｂがロジックローで維持される。入力バッファ部１０２には、コマンド信号ＣＭＤ、外部アドレス信号ＡＸ［２７：０］が順次入力される。入力バッファ部１０２は、チップイネーブル信号ＣＥｂに応答して、リードセットアップコード「００ｈ」を含むコマンド信号ＣＭＤを受信し、コマンドバッファ１１４に出力する。コマンドラッチイネーブル信号ＣＬＥがロジックハイとなり、ライトイネーブル信号ＷＥｂがロジックローとなるとき、コマンドクロック信号ＣＣＬＫがトグルする。コマンドバッファ１１４がコマンドクロック信号ＣＣＬＫに応答して、コマンド信号ＣＭＤを受信して制御ロジック回路１１５に出力する。制御ロジック回路１１５は、コマンド信号ＣＭＤに応答して、リード命令ＲＥＡＤを発生する。一方、上記制御ロジック回路１１５は、確認コード「３０ｈ」を含むコマンド信号ＣＭＤを受信すれば、レディー／ビジーバー信号Ｒ／Ｂｂを所定時間の間ディセーブルにし、外部装置が記レディー／ビジーバー信号Ｒ／Ｂｂを受信し、フラッシュメモリ装置１００がリード動作状態であることを認識するようにする。高電圧発生器１１６は、リード命令ＲＥＡＤに応答して、リード動作に対応するバイアス電圧ＨＶを発生し、バイアス電圧ＨＶをＸデコーダ１１７に出力する。また、入力バッファ部１０２は、外部アドレス信号ＡＸ［２７：０］を受信し、アドレスバッファ１０３に出力する。アドレスラッチイネーブル信号ＡＬＥがロジックハイとなり、ライトイネーブル信号ＷＥｂがロジックローとなるとき、アドレスクロック信号ＡＣＬＫがトグルする。アドレスバッファ１０３は、アドレスクロック信号ＡＣＬＫに応答して、外部アドレス信号ＡＸ［２７：０］（図１３において「ＡＤＤ」に対応）を受信し、外部アドレス信号ＡＸ［２７：１２］をＸデコーダ１１７に、外部アドレス信号ＡＸ［１１：０］をバンクアドレス発生器１１２に、外部アドレス信号ＡＸ［２：０］を制御信号発生器１０４に、それぞれ出力する。Ｘデコーダ１１７は、外部アドレス信号ＡＸ［２７：１２］をデコードし、そのデコード結果に応じてメモリバンクＭＢ１、ＭＢ２にそれぞれ含まれる複数のページのうちの一つをそれぞれ選択する。制御信号発生器１０４は、外部アドレス信号ＡＸ［０］とデータ出力イネーブル信号ＤＯＥに応答して、データ出力制御信号ＤＯＥＮ１、ＤＯＥＮ２を交互にトグルさせる。望ましくは、外部アドレス信号ＡＸ［０］がロジックハイであり、データ出力イネーブル信号ＤＯＥがロジックハイであるときに、制御信号発生器１０４がデータ出力制御信号ＤＯＥＮ２をイネーブルにし、データ出力制御信号ＤＯＥＮ１をディセーブルにする。また、外部アドレス信号ＡＸ［０］がロジックローであり、データ出力イネーブル信号ＤＯＥがロジックハイであるとき、制御信号発生器１０４がデータ出力制御信号ＤＯＥＮ１をイネーブルにし、データ出力制御信号ＤＯＥＮ２をディセーブルにする。制御信号発生器１０４は、データ出力イネーブル信号ＤＯＥ、データ入力制御信号ＤＩＥＮ１、ＤＩＥＮ２及び外部アドレス信号ＡＸ［２：０］に応答して、ページバッファ選択信号ＦＰＢＳＬ１〜ＦＰＢＳＬ４、ＳＰＢＳＬ１〜ＳＰＢＳＬ４を発生する。ページバッファ選択信号ＦＰＢＳＬ１〜ＦＰＢＳＬ４に応答して、ページバッファ部１０８に含まれる複数のバッファ選択回路ＰＢＳのうちの一部がページバッファ部１０８に含まれる複数のページバッファＰＢのうちの一部をカラム選択部１２４に連結する。また、ページバッファ選択信号ＳＰＢＳＬ１〜ＳＰＢＳＬ４に応答して、ページバッファ部１０９に含まれる複数のバッファ選択回路ＰＢＳのうちの一部が、ページバッファ部１０９に含まれる複数のページバッファＰＢのうちの一部をカラム選択部１３４に連結する。バンクアドレス発生器１１２は、外部アドレス信号ＡＸ［１１：０］に基づいてバンクアドレス信号ＦＡＸ［１１：１］、ＳＡＸ［１１：１］を発生する。Ｙデコーダ１１３は、バンクアドレス信号ＦＡＸ［１１：１］、ＳＡＸ［１１：１］をそれぞれデコードし、そのデコード結果に応じてカラム選択信号ＦＣＳＬ、ＳＣＳＬを発生する。カラム選択部１２４は、カラム選択信号ＦＣＳＬ（ＹＡ１〜ＹＡＴ、ＹＢ１〜ＹＢＵ）に応答して、入出力制御部１２３のデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪをページバッファ部１０８に含まれる複数のページバッファＰＢのうちの一部に連結する。その結果、複数のページバッファＰＢのうちの一部によりセンシングされた読出しデータＲＦＯＤ１〜ＲＦＯＤＪとその相補データ（図示せず）がデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪに伝達される。データ出力イネーブル信号ＤＯＥに応答して、入出力制御部１２３がデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪから受信される読出しデータＲＦＯＤ１〜ＲＦＯＤＪをデータラインＦＤＬ（ＤＬ１〜ＤＬＪ）にそれぞれ出力する。データ出力制御信号ＤＯＥＮ１がイネーブルになるとき、出力データバッファ部１２５がデータラインＦＤＬ（ＤＬ１〜ＤＬＪ）を通して受信される読出しデータＲＦＯＤ１〜ＲＦＯＤＪに応答して、内部出力データＮＦＯＤ１〜ＲＦＯＤＪを出力する。

一方、カラム選択部１３４は、カラム選択信号ＳＣＳＬ（ＹＡ１〜ＹＡＴ、ＹＢ１〜ＹＢＵ）に応答して、入出力制御部１３３のデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪを上記ページバッファ部１０９に含まれる複数のページバッファＰＢのうちの一部に連結する。その結果、複数のページバッファＰＢのうちの一部によりセンシングされた読出しデータＲＳＯＤ１〜ＲＳＯＤＪとその相補データ（図示せず）がデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪに伝達される。データ出力イネーブル信号ＤＯＥに応答して、入出力制御部１３３がデータ入出力ノードＮＩＯ１〜ＮＩＯＪ、ＮＩＯＢ１〜ＮＩＯＢＪから受信される読出しデータＲＳＯＤ１〜ＲＳＯＤＪをデータラインＳＤＬ（ＤＬ１〜ＤＬＪ）にそれぞれ出力する。データ出力制御信号ＤＯＥＮ２がイネーブルになる時、出力データバッファ部１３５がデータラインＳＤＬ（ＤＬ１〜ＤＬＪ）を通して受信される読出しデータＲＳＯＤ１〜ＲＳＯＤＪに応答して、内部出力データＮＳＯＤ１〜ＲＳＯＤＪを出力する。データ出力制御信号ＤＯＥＮ１、ＤＯＥＮ２が交互にイネーブルになる時、リードイネーブル信号ＲＥｂが連続的にトグルする。出力データラッチ部１１０は、リードイネーブル信号ＲＥｂの１番目の立上りエッジにおいて内部出力データＮＦＯＤ１〜ＲＦＯＤＪをラッチし、リードイネーブル信号ＲＥｂの１番目の立下りエッジ(falling edge)において内部出力データＮＦＯＤ１〜ＲＦＯＤＪを出力ドライバ部１１１に出力する。また、出力データラッチ部１１０は、リードイネーブル信号ＲＥｂの２番目の立上りエッジにおいて内部出力データＮＳＯＤ１〜ＲＳＯＤＪをラッチし、リードイネーブル信号ＲＥｂの２番目の立下りエッジにおいて内部出力データＮＳＯＤ１〜ＲＳＯＤＪを出力ドライバ部１１１に出力する。リードイネーブル制御信号ＲＥＮに応答して、出力ドライバ部１１１が出力データラッチ部１１０から内部出力データＮＦＯＤ１〜ＲＦＯＤＪと内部出力データＮＳＯＤ１〜ＲＳＯＤＪを交互に受信し、出力データＦＯＤ１〜ＦＯＤＪと出力データＳＯＤ１〜ＳＯＤＪを交互に出力する。リードイネーブル制御信号ＲＥＮは、リードイネーブル信号ＲＥｂの立上りエッジが所定時間Ｔ（図１１を参考）だけ遅れた信号である。上述したように、フラッシュメモリ装置１００のデータ出力動作過程は、インタリーブ方式であり、すなわち、メモリバンクＭＢ１、ＭＢ２にそれぞれ対応するページバッファ部１０８、１０９からの読出しデータが出力データバッファ部１２５、１３５により交互に出力されるので、フラッシュメモリ装置１００のデータ出力速度が増加する。

以上の説明において、この発明の技術的思想が望ましい実施例について具体的に記述されたが、上述の実施例は、その説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、この発明は、この発明の技術分野の通常の専門家であれば、この発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができよう。

この発明の一実施例によるフラッシュメモリ装置の概略的なブロック図である。 図１に示された制御信号発生器を詳細に示す回路図である。 図１に示された入力データラッチ部を詳細に示す回路図である。 図１に示された出力データバッファ部と出力データラッチ部を詳細に示す回路図である。 図１に示されたバンクアドレス発生器を詳細に示す回路図である。 図５に示されたバンクアドレス発生器の動作に関連する信号の動作タイミング波形図である。 図５に示されたバンクアドレス発生器の動作に関連する信号の動作タイミン波形グ図である。 図１に示されたページバッファ部、カラム選択部及び入出力制御部を詳細に示す回路図である。 図８に示されたページバッファとバッファ選択回路の詳細な回路図である。 図１に示された出力ドライバ部を詳細に示す回路図である。 図１０に示された出力ドライバにそれぞれ入力される出力制御信号とライトイネーブル信号の動作タイミング波形図である。 図１に示されたフラッシュメモリ装置のデータ入力動作に関連する信号の動作タイミング波形図である。 図１に示されたフラッシュメモリ装置のデータ出力動作に関連する信号の動作タイミング波形図である。

符号の説明

１００…フラッシュメモリ装置
１０２…入力バッファ部
１０３…アドレスバッファ
１０４…制御信号発生器
１０５、１０６…データ入出力部
１０７…メモリセルアレイ
１０８、１０９…ページバッファ部
１１０…出力データラッチ部
１１１…出力ドライバ部
１１２…バンクアドレス発生器
１１３…Ｙデコーダ
１１４…コマンドバッファ
１１５…制御ロジック回路
１１６…高電圧発生器
１１７…Ｘデコーダ
１２１、１３１…入力データラッチ部
１２２、１３２…入力データバッファ部
１２３、１３３…入出力制御部
１２４、１３４…カラム選択部
１２５、１３５…出力データバッファ部

Claims (26)

1. フラッシュメモリ装置において、
   少なくとも二つのメモリバンクを含むメモリセルアレイと、
   チップイネーブル信号に応答して、外部装置から第１入力データまたは第２入力データを受信する入力バッファ部と、
   リードイネーブル制御信号に応答して、第１内部出力データまたは第２内部出力データを受信し、第１出力データまたは第２出力データを上記外部装置に出力する出力ドライバ部と、
   上記少なくとも二つのメモリバンクのうちの一つに上記第１入力データを転送し、または上記少なくとも二つのメモリバンクのうちの一つから読み出された第１読出しデータをセンシングし、記憶する第１ページバッファ部と、
   残りのメモリバンクに上記第２入力データを転送し、または上記残りのメモリバンクから読み出された第２読出しデータをセンシングし、記憶する第２ページバッファ部と、
   第１制御信号、第１カラム選択信号及びデータ入力イネーブル信号に応答して、上記入力バッファ部から受信される上記第１入力データを上記第１ページバッファ部に転送し、または上記第１ページバッファ部から上記第１読出しデータを受信し、上記第１内部出力データを上記出力ドライバ部に転送する第１データ入出力部と、
   第２制御信号、第２カラム選択信号及びデータ入力イネーブル信号に応答して、上記入力バッファ部から受信される上記第２入力データを上記第２ページバッファ部に転送し、または上記第２ページバッファ部から上記第２読出しデータを受信し、上記第２内部出力データを上記出力ドライバ部に転送する第２データ入出力部とを備えてなり、
   上記第１データ入出力部と上記第２データ入出力部は、所定の時間間隔をおいて互いに交互に動作するよう構成してなるフラッシュメモリ装置。
2. 請求項１に記載のフラッシュメモリ装置において、
   上記入力バッファ部は、上記チップイネーブル信号に応答して、上記外部装置からコマンド信号及び外部アドレス信号をさらに受信し、上記外部アドレス信号は、第１外部アドレス信号と第２外部アドレス信号を含む
   ことを特徴とするフラッシュメモリ装置。
3. 請求項２に記載のフラッシュメモリ装置であって、さらに、
   上記第１外部アドレス信号のうちの一部、ライトイネーブル信号及びデータ出力イネーブル信号に基づいて、上記第１制御信号及び第２制御信号を発生する制御信号発生器を備えてなる
   ことを特徴とするフラッシュメモリ装置。
4. 請求項３に記載のフラッシュメモリ装置であって、さらに、
   コマンドクロック信号に応答して、上記入力バッファ部から上記コマンド信号を受信するコマンドバッファと、
   アドレスクロック信号に応答して、上記第１外部アドレス信号及び第２外部アドレス信号を受信し、上記第１外部アドレス信号のうちの一部を上記制御信号発生器に出力するアドレスバッファとを備えてなる
   ことを特徴とするフラッシュメモリ装置。
5. 請求項３に記載のフラッシュメモリ装置において、
   上記第１制御信号は、第１ラッチクロック信号、第１データ入力制御信号及び第１データ出力制御信号を含み、
   上記第２制御信号は、第２ラッチクロック信号、第２データ入力制御信号及び第２データ出力制御信号を含み、
   上記第１外部アドレス信号のうちの一部は、第１〜第３アドレス信号を含み、
   上記制御信号発生器は、
   上記第１アドレス信号及び上記ライトイネーブル信号に応答して、上記第１ラッチクロック信号及び第２ラッチクロック信号並びに上記第１データ入力制御信号及び第２データ入力制御信号を発生する入力制御回路と、
   上記第１アドレス信号及び上記データ出力イネーブル信号に応答して、上記第１データ出力制御信号及び第２データ出力制御信号を発生する出力制御回路とを含む
   ことを特徴とするフラッシュメモリ装置。
6. 請求項５に記載のフラッシュメモリ装置において、
   上記入力制御回路は、
   上記第１アドレス信号及び上記ライトイネーブル信号に応答して、上記第１ラッチクロック信号及び第２ラッチクロック信号を発生する第１ロジック回路と、
   上記第１アドレス信号及び上記ライトイネーブル信号に応答して、上記第１データ入力制御信号及び第２データ入力制御信号を発生する第２ロジック回路とを含む
   ことを特徴とするフラッシュメモリ装置。
7. 請求項６に記載のフラッシュメモリ装置において、
   上記第１ロジック回路は、
   上記第１アドレス信号を反転し、反転した第１アドレス信号を出力する第１インバータと、
   上記反転した第１アドレス信号及び上記ライトイネーブル信号に応答して、上記第１ラッチクロック信号を出力する第１ＮＡＮＤゲートと、
   上記第１アドレス信号及び上記ライトイネーブル信号に応答して、上記第２ラッチクロック信号を出力する第２ＮＡＮＤゲートとを含み、
   上記第２ロジック回路は、
   上記第１アドレス信号を反転し、反転した第１アドレス信号を出力する第２インバータと、
   上記第１アドレス信号及び上記ライトイネーブル信号に応答して、上記第１データ入力制御信号を出力する第３ＮＡＮＤゲートと、
   上記反転した第１アドレス信号及び上記ライトイネーブル信号に応答して、上記第２データ入力制御信号を出力する第４ＮＡＮＤゲートとを含む
   ことを特徴とするフラッシュメモリ装置。
8. 請求項５に記載のフラッシュメモリ装置において、
   上記出力制御回路は、
   上記第１アドレス信号を反転し、反転した第１アドレス信号を出力するインバータと、
   上記データ出力イネーブル信号及び上記反転した第１アドレス信号に応答して、上記第１データ出力制御信号を出力する第１ＮＡＮＤゲートと、
   上記データ出力イネーブル信号及び上記第１アドレス信号に応答して、上記第２データ出力制御信号を出力する第２ＮＡＮＤゲートとを含む
   ことを特徴とするフラッシュメモリ装置。
9. 請求項５に記載のフラッシュメモリ装置において、
   上記制御信号発生器は、さらに、上記第２アドレス信号、第３アドレス信号及び上記データ出力イネーブル信号に応答して、第１ページバッファ選択信号及び第２ページバッファ選択信号を発生する選択制御回路を含む
   ことを特徴とするフラッシュメモリ装置。
10. 請求項９に記載のフラッシュメモリ装置において、
    上記選択制御回路は、
    上記第１データ入力制御信号、第２データ入力制御信号及び上記データ出力イネーブル信号に応答して、第１選択制御信号及び第２選択制御信号を出力する第１ロジック回路と、
    上記第１選択制御信号、上記第２アドレス信号及び第３アドレス信号に応答して、上記第１ページバッファ選択信号を発生する第２ロジック回路と、
    上記第２選択制御信号、上記第２アドレス信号及び第３アドレス信号に応答して、上記第２ページバッファ選択信号を発生する第３ロジック回路とを含む
    ことを特徴とするフラッシュメモリ装置。
11. 請求項１０に記載のフラッシュメモリ装置において、
    上記第１ロジック回路は、
    上記第１データ入力制御信号及び上記データ出力イネーブル信号に応答して、上記第１選択制御信号を出力する第１ＮＯＲゲートと、
    上記第２データ入力制御信号及び上記データ出力イネーブル信号に応答して、上記第２選択制御信号を出力する第２ＮＯＲゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
12. 請求項１０に記載のフラッシュメモリ装置において、
    上記第１ページバッファ選択信号は、第１〜第４選択信号を含み、
    上記第２ロジック回路は、
    上記第２アドレス信号を反転し、反転した第２アドレス信号を出力する第１インバータと、
    上記第３アドレス信号を反転し、反転した第３アドレス信号を出力する第２インバータと、
    上記反転した第２アドレス信号及び第３アドレス信号に応答して、第１ロジック信号を出力する第１ＡＮＤゲートと、
    上記第２アドレス信号及び上記反転した第３アドレス信号に応答して、第２ロジック信号を出力する第２ＡＮＤゲートと、
    上記反転した第２アドレス信号及び上記第３アドレス信号に応答して、第３ロジック信号を出力する第３ＡＮＤゲートと、
    上記第２アドレス信号及び第３アドレス信号に応答して、第４ロジック信号を出力する第４ＡＮＤゲートと、
    上記第２選択制御信号及び上記第１〜第４ロジック信号にそれぞれ応答して、上記第１〜第４選択信号をそれぞれ出力する第５〜第８ＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
13. 請求項１０に記載のフラッシュメモリ装置において、
    上記第２ページバッファ選択信号は、第１〜第４選択信号を含み、
    上記第３ロジック回路は、
    上記第２アドレス信号を反転し、反転した第２アドレス信号を出力する第１インバータと、
    上記第３アドレス信号を反転し、反転した第３アドレス信号を出力する第２インバータと、
    上記反転した第２アドレス信号及び第３アドレス信号に応答して、第１ロジック信号を出力する第１ＡＮＤゲートと、
    上記第２アドレス信号及び上記反転した第３アドレス信号に応答して、第２ロジック信号を出力する第２ＡＮＤゲートと、
    上記反転した第２アドレス信号及び上記第３アドレス信号に応答して、第３ロジック信号を出力する第３ＡＮＤゲートと、
    上記第２アドレス信号及び第３アドレス信号に応答して、第４ロジック信号を出力する第４ＡＮＤゲートと、
    上記第２選択制御信号及び上記第１〜第４ロジック信号にそれぞれ応答して、上記第１〜第４選択信号をそれぞれ出力する第５〜第８ＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
14. 請求項５に記載のフラッシュメモリ装置において、
    上記第１データ入出力部は、
    上記第１ラッチクロック信号に応答して、上記入力バッファ部から受信される上記第１入力データをラッチする第１入力データラッチ部と、
    上記データ入力イネーブル信号に応答して、上記第１入力データラッチ部から受信される上記第１入力データを第１データラインにそれぞれ出力する第１入力データバッファ部と、
    上記第１データ入力制御信号に応答して、上記第１データラインを通して受信される上記第１入力データを第１データ入出力ノードにそれぞれ出力し、上記データ出力イネーブル信号に応答して、上記第１データ入出力ノードを通して受信される上記第１読出しデータを上記第１データラインにそれぞれ出力する第１入出力制御部と、
    上記第１カラム選択信号に応答して、上記第１ページバッファ部に含まれる複数の第１ページバッファのうちの一部を選択し、上記第１データ入出力ノードにそれぞれ連結する第１カラム選択部と、
    上記第１データ出力制御信号に応答して、上記第１データラインを通して上記第１入出力制御部から上記第１読出しデータを受信し、上記第１内部出力データを出力する第１出力データバッファ部とを含む
    ことを特徴とするフラッシュメモリ装置。
15. 請求項１４に記載のフラッシュメモリ装置において、
    上記第２データ入出力部は、
    上記第２ラッチクロック信号に応答して、上記入力バッファ部から受信される上記第２入力データをラッチする第２入力データラッチ部と、
    上記データ入力イネーブル信号に応答して、上記第２入力データラッチ部から受信される上記第２入力データを第２データラインにそれぞれ出力する第２入力データバッファ部と、
    上記第２データ入力制御信号に応答して、上記第２データラインを通して受信される上記第２入力データを第２データ入出力ノードにそれぞれ出力し、上記データ出力イネーブル信号に応答して、上記第２データ入出力ノードを通して受信される上記第２読出しデータを上記第２データラインにそれぞれ出力する第２入出力制御部と、
    上記第２カラム選択信号に応答して、上記第２ページバッファ部に含まれる複数の第２ページバッファのうちの一部を選択し、上記第２データ入出力ノードにそれぞれ連結する第２カラム選択部と、
    上記第２データ出力制御信号に応答して、上記第２データラインを通して上記第２入出力制御部から上記第２読出しデータを受信し、上記第２内部出力データを出力する第２出力データバッファ部とを含む
    ことを特徴とするフラッシュメモリ装置。
16. 請求項１５に記載のフラッシュメモリ装置であって、さらに、
    リードイネーブル信号に応答して、上記第１出力データバッファ部または第２出力データバッファ部から受信される上記第１内部出力データまたは第２内部出力データをラッチし、ラッチされた上記第１内部出力データまたは第２内部出力データを上記出力ドライバ部に出力する出力データラッチ部を備えてなる
    ことを特徴とするフラッシュメモリ装置。
17. 請求項１５に記載のフラッシュメモリ装置において、
    上記第１入力データラッチ部は、上記第１ラッチクロック信号にそれぞれ応答して、上記第１入力データをそれぞれラッチし、そのラッチされた上記第１入力データをそれぞれ出力する複数の第１入力ラッチを含み、
    上記第２入力データラッチ部は、上記第２ラッチクロック信号にそれぞれ応答して、上記第２入力データをそれぞれラッチし、そのラッチされた上記第２入力データをそれぞれ出力する複数の第２入力ラッチを含む
    ことを特徴とするフラッシュメモリ装置。
18. 請求項１７に記載のフラッシュメモリ装置において、
    上記複数の第１入力ラッチ及び第２入力ラッチのそれぞれは、Ｄフリップフロップを含む
    ことを特徴とするフラッシュメモリ装置。
19. 請求項１６に記載のフラッシュメモリ装置において、
    上記第１出力データバッファ部は、上記第１データ出力制御信号に応答して、上記第１読出しデータをそれぞれ受信し、上記第１内部出力データをそれぞれ出力する第１出力バッファを含み、
    上記第２出力データバッファ部は、上記第２データ出力制御信号に応答して、上記第２読出しデータをそれぞれ受信し、上記第２内部出力データをそれぞれ出力する第２出力バッファを含み、
    上記出力データラッチ部は、上記リードイネーブル信号にそれぞれ応答して、上記第１出力バッファまたは上記第２出力バッファからそれぞれ受信される上記第１内部出力データまたは第２内部出力データをそれぞれラッチする複数の出力ラッチを含む
    ことを特徴とするフラッシュメモリ装置。
20. 請求項２に記載のフラッシュメモリ装置であって、さらに、
    上記第２外部アドレス信号、上記データ入力イネーブル信号及び上記データ出力イネーブル信号に基づいてバンクアドレス信号を発生するバンクアドレス発生器と、
    上記バンクアドレス信号をデコードし、そのデコード結果に応じて上記第１カラム選択信号と上記第２カラム選択信号を発生するＹデコーダを備えてなる
    ことを特徴とするフラッシュメモリ装置。
21. 請求項２０に記載のフラッシュメモリ装置において、
    上記バンクアドレス信号は、第１バンクアドレス信号及び第２バンクアドレス信号を含み、
    上記バンクアドレス発生器は、
    上記第２外部アドレス信号を受信するとき、上記第２外部アドレス信号から次第に増加する内部アドレス信号を発生するアドレスカウンタと、
    上記データ入力イネーブル信号に応答して、上記内部アドレス信号のうちの一つのロジック値と残りの内部アドレス信号のロジック値を加算し、その加算結果を上記第１バンクアドレス信号として出力する加算部と、
    上記データ出力イネーブル信号に応答して、上記内部アドレス信号のうちの一つのロジック値と残りの内部アドレス信号のロジック値を減算し、その減算結果を上記第２バンクアドレス信号として出力する減算部とを含む
    ことを特徴とするフラッシュメモリ装置。
22. 請求項２１に記載のフラッシュメモリ装置において、
    上記Ｙデコーダは、フラッシュメモリ装置のデータ入力動作時に、上記第１バンクアドレス信号をデコードし、そのデコード結果に応じて上記第１カラム選択信号及び第２カラム選択信号を出力し、上記フラッシュメモリ装置のデータ出力動作時に、上記第２バンクアドレス信号をデコードし、そのデコード結果に応じて上記第１カラム選択信号及び第２カラム選択信号を出力する
    ことを特徴とするフラッシュメモリ装置。
23. 請求項９に記載のフラッシュメモリ装置において、
    上記第１ページバッファ部は、
    上記少なくとも二つのメモリバンクのうちの一つに含まれる第１メモリセルに連結された複数の第１ビットラインにそれぞれ連結され、それぞれが、上記第１入力データのうちの一つまたは上記第１読み出しデータのうちの一つを記憶する複数の第１ページバッファと、
    上記複数の第１ページバッファにそれぞれ一つずつ対応するように配置され、上記第１ページバッファ選択信号にそれぞれ応答して、上記複数の第１ページバッファを上記第１カラム選択部にそれぞれ連結するかまたは分離する複数の第１バッファ選択回路とを含み、
    上記第２ページバッファ部は、
    上記残りのメモリバンクに含まれる第２メモリセルに連結された複数の第２ビットラインにそれぞれ連結され、それぞれが、上記第２入力データのうちの一つまたは上記第２読出しデータのうちの一つを記憶する複数の第２ページバッファと、
    上記複数の第２ページバッファにそれぞれ一つずつ対応するように配置され、上記第２ページバッファ選択信号にそれぞれ応答して、上記複数の第２ページバッファを上記第２カラム選択部に連結するかまたは分離する複数の第２バッファ選択回路とを含む
    ことを特徴とするフラッシュメモリ装置。
24. 請求項１６に記載のフラッシュメモリ装置において、
    上記リードイネーブル制御信号は、上記リードイネーブル信号が所定の遅延時間だけ遅れた信号であり、
    上記出力ドライバ部は、上記リードイネーブル制御信号に応答して、上記第１内部出力データまたは第２内部出力データをそれぞれ受信し、上記第１出力データまたは第２出力データを上記外部装置にそれぞれ出力する複数の出力ドライバを含む
    ことを特徴とするフラッシュメモリ装置。
25. フラッシュメモリ装置のデータ入力方法であって、
    メモリセルアレイに含まれる少なくとも二つのメモリバンクにそれぞれ対応する少なくとも二つのページバッファ部のうちの一つに第１データ入出力部を通して第１入力データを入力する第１データ入力段階と、
    上記第１データ入力段階と所定の時間の間隔をおいて、上記少なくとも二つのページバッファ部のうち、残りの一つに第２データ入出力部を通して第２入力データを入力する第２データ入力段階と、
    上記少なくとも二つのメモリバンクにそれぞれ含まれる複数のページのうちの一つにプログラムされる上記第１入力データ及び第２入力データが上記少なくとも二つのページバッファ部に全て入力されるまで、上記第１データ入力段階と上記第２データ入力段階を互いに交互に反復する段階と
    を含んでなるフラッシュメモリ装置のデータ入力方法。
26. フラッシュメモリ装置のデータ出力方法であって、
    メモリセルアレイに含まれる少なくとも二つのメモリバンクにそれぞれ対応する少なくとも二つのページバッファ部のうちの一つにより上記少なくとも二つのメモリバンクのうちの一つから読み出された第１読出しデータを第１データ入出力部を通して第１出力データとして外部装置に出力する第１データ出力段階と、
    上記第１データ出力段階と所定の時間の間隔をおいて、上記少なくとも二つのページバッファ部のうち、残りの一つにより上記少なくとも二つのメモリバンクのうち、残りの一つから読み出された第２読出しデータを第２データ入出力部を通して第２出力データとして上記外部装置に出力する第２データ出力段階と、
    上記少なくとも二つのメモリバンクにそれぞれ含まれる複数のページのうちの一つから読み出された上記第１読出しデータ及び第２読出しデータが上記第１出力データ及び第２出力データとして上記外部装置に全て出力されるまで、上記第１データ出力段階と上記第２データ出力段階を互いに交互に反復する段階と
    を含んでなるフラッシュメモリ装置のデータ出力方法。

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