KR101507199B1 - 차동 증폭 회로 - Google Patents

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Abstract

(과제) 회로 규모가 작은 차동 증폭 회로를 제공한다.
(해결 수단) 차분 전압 (Vinp-Vinn) 이 소정 전압보다 높으면, PMOS 트랜지스터 (4) 가 온된다. 이 때, 전류원 (12) 은 전류원 (11) 에 병렬 접속되고, 전류원 (12) 은 차동 증폭 회로 (10) 에 구동 전류를 공급한다. 요컨대, 전류원 (11) 뿐만 아니라 전류원 (11∼12) 이, 차동 증폭 회로 (10) 에 합계 전류 (I11+I12) 를 구동 전류로서 공급한다. 따라서, 출력 전압 (Vout) 의 스루레이트는 커진다. 또, 출력 전압 (Vout) 의 스루레이트 제어를 위해, 2 개의 PMOS 트랜지스터 및 전류원 (12) 이 필요해질 뿐이므로, 차동 증폭 회로 (10) 의 회로 규모가 작다.

Description

차동 증폭 회로{DIFFERENTIAL AMPLIFYING CIRCUIT}
본 발명은, 차동 증폭 회로에 관한 것으로, 보다 상세하게는 고스루레이트의 차동 증폭 회로에 관한 것이다.
종래의 차동 증폭 회로에 대해 설명한다. 도 3 은, 종래의 차동 증폭 회로를 나타내는 회로도이다.
스루레이트 제어 회로 (91) 는, 도시하지는 않지만 2 개의 차동쌍과 커런트 미러 회로로 구성되고, 입력 전압 (Vinp) 및 입력 전압 (Vinn) 을 감시한다. 스루레이트 제어 회로 (91) 는, 입력 전압 (Vinp) 과 입력 전압 (Vinn) 의 차분 전압이 0.5 볼트 미만에서는 출력 전류를 흐르게 하지 않고, 0.5 볼트 이상이 되면 서서히 전류를 흐르게 하기 시작한다. 그리고, 입력 전압 (Vinp) 과 입력 전압 (Vinn) 의 차분 전압이 0.9 볼트 이상에서 일정한 전류를 흐르게 한다. 따라서, 차동 증폭 회로는, 입력 전압차가 큰 경우에는 스루레이트 제어 회로 (91) 와 전류원 (92) 의 양방으로부터 공급되는 전류로 구동되어, 출력 전압 (Vout) 의 스루레이트가 커진다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 평06-112737호
그러나, 종래의 기술에서는, 복잡한 회로 구성의 스루레이트 제어 회로 (91) 가 존재하므로, 그 만큼, 차동 증폭 회로의 회로 규모가 커진다.
본 발명은, 상기 과제를 감안하여 이루어지고, 회로 규모가 작은 고스루레이트의 차동 증폭 회로를 제공한다.
본 발명의 차동 증폭 회로는, 상기 과제를 해결하기 위해, 제 1 전원 단자에 형성되고, 제 1 및 제 2 단자를 구비하는 커런트 미러 회로와, 제 1 노드와 제 2 전원 단자 사이에 형성되는 제 1 전류원과, 게이트는 제 2 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 커런트 미러 회로의 제 1 단자에 접속되는 제 1 의 제 2 도전형 트랜지스터와, 게이트는 제 1 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 커런트 미러 회로의 제 2 단자에 접속되는 제 2 의 제 2 도전형 트랜지스터와, 제 2 전류원과, 게이트는 상기 제 2 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 제 2 전류원을 통하여 제 2 전원 단자에 접속되는 제 1 의 제 1 도전형 트랜지스터와, 게이트는 상기 제 1 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 제 2 전류원을 통하여 제 2 전원 단자에 접속되는 제 2 의 제 1 도전형 트랜지스터를 구비하는 것을 특징으로 하는 차동 증폭 회로를 제공한다.
본 발명의 차동 증폭 회로에 의하면, 출력 전압의 스루레이트 제어를 위해, 2 개의 MOS 트랜지스터와 1 개의 전류원을 형성한 것 뿐이므로, 회로 규모가 작고 고스루레이트의 차동 증폭 회로를 제공할 수 있다.
도 1 은 본 실시형태의 차동 증폭 회로를 나타내는 회로도이다.
도 2 는 볼티지 팔로워를 나타내는 회로도이다.
도 3 은 종래의 차동 증폭 회로를 나타내는 회로도이다.
이하, 본 발명의 차동 증폭 회로의 실시형태를, 도면을 참조하여 설명한다.
먼저, 차동 증폭 회로의 구성에 대해 설명한다. 도 1 은, 차동 증폭 회로를 나타내는 회로도이다.
차동 증폭 회로 (10) 는, PMOS 트랜지스터 (1∼5), NMOS 트랜지스터 (6∼7), 전류원 (11∼13), 및 용량 (14) 을 구비한다. 또, 차동 증폭 회로 (10) 는, 비반전 입력 단자, 반전 입력 단자, 및 출력 단자를 구비한다. PMOS 트랜지스터 (1) 와 PMOS 트랜지스터 (2) 는, 커런트 미러 회로를 구성한다. 이 커런트 미러 회로는, PMOS 트랜지스터 (1) 의 게이트와 드레인의 접속점을 제 1 단자로 하고, PMOS 트랜지스터 (2) 의 드레인을 제 2 단자로 한다.
PMOS 트랜지스터 (1) 의 게이트는, 드레인과 PMOS 트랜지스터 (2) 의 게이트와 NMOS 트랜지스터 (6) 의 드레인에 접속되고, 소스는, 전원 단자에 접속된다. PMOS 트랜지스터 (2) 의 소스는, 전원 단자에 접속되고, 드레인은, 전압 (V2) 의 노드에 접속된다.
NMOS 트랜지스터 (6) 의 게이트는, 차동 증폭 회로 (10) 의 반전 입력 단자 (입력 전압 (Vinn) 의 노드) 에 접속되고, 소스는, 전압 (V1) 의 노드에 접속된다. PMOS 트랜지스터 (4) 의 게이트는, 차동 증폭 회로 (10) 의 반전 입력 단자에 접속되고, 소스는, 전압 (V1) 의 노드에 접속되고, 드레인은, 전류원 (12) 을 통하여 접지 단자에 접속된다. NMOS 트랜지스터 (7) 의 게이트는, 차동 증폭 회로 (10) 의 비반전 입력 단자 (입력 전압 (Vinp) 의 노드) 에 접속되고, 소스는, 전압 (V1) 의 노드에 접속되고, 드레인은, 전압 (V2) 의 노드에 접속된다. PMOS 트랜지스터 (5) 의 게이트는, 차동 증폭 회로 (10) 의 비반전 입력 단자에 접속되고, 소스는, 전압 (V1) 의 노드에 접속되고, 드레인은, 전류원 (12) 을 통하여 접지 단자에 접속된다. 전류원 (11) 은, 전압 (V1) 의 노드와 접지 단자 사이에 형성된다.
PMOS 트랜지스터 (3) 의 게이트는, 전압 (V2) 의 노드에 접속되고, 소스는, 전원 단자에 접속되고, 드레인은, 차동 증폭 회로 (10) 의 출력 단자 (출력 전압 (Vout) 의 노드) 에 접속된다. 용량 (14) 은, 전압 (V2) 의 노드와 차동 증폭 회로 (10) 의 출력 단자 사이에 형성된다. 전류원 (13) 은, 차동 증폭 회로 (10) 의 출력 단자와 접지 단자 사이에 형성된다.
다음으로, 차동 증폭 회로 (10) 의 동작에 대해 설명한다.
입력 전압 (Vinp) 과 입력 전압 (Vinn) 에 전압차가 발생하면, NMOS 트랜지스터 (7) 의 드레인 전류 (I7) 와 NMOS 트랜지스터 (6) 의 드레인 전류 (I6) 에 차이가 발생한다. 드레인 전류 (I6) 와 드레인 전류 (I7) 의 차분 전류가 PMOS 트랜지스터 (3) 의 게이트 용량 및 용량 (14) 을 충방전함으로써, 노드 (N2) 의 전압 (V2) 은 변동한다. 그리고, 전압 (V2) 에 의해 PMOS 트랜지스터 (3) 의 게이트가 제어되고, 출력 단자의 전압 (Vout) 이 제어된다.
예를 들어, 입력 전압 (Vinp) 이 입력 전압 (Vinn) 보다 높아지면, NMOS 트랜지스터 (7) 의 드레인 전류 (I7) 가 많아지고, NMOS 트랜지스터 (6) 의 드레인 전류 (I6) 가 적어진다. 노드 (N2) 는, 커런트 미러 회로에 의해 드레인 전류 (I6) 가 흘러 들어오고, 드레인 전류 (I7) 가 흘러 나간다. 드레인 전류 (I6) 와 드레인 전류 (I7) 의 차분 전류가 PMOS 트랜지스터 (3) 의 게이트 용량 및 용량 (14) 을 방전함으로써, 노드 (N2) 의 전압 (V2) 은 낮아진다. 따라서, PMOS 트랜지스터 (3) 의 온 저항은 저하되므로, 출력 전압 (Vout) 은 높아진다.
여기서, NMOS 트랜지스터 (7) 의 게이트·소스간 전압을 Vgs7, NMOS 트랜지스터 (6) 의 게이트·소스간 전압을 Vgs6, PMOS 트랜지스터 (4) 및 PMOS 트랜지스터 (5) 의 임계값 전압을 Vtp 로 한다. 노드 (N1) 의 전압 (V1) 은 하기의 식 (1) 에 의해 산출된다.
V1=Vinp-Vgs7 …(1)
그리고, 식 (2) 가 성립되면, PMOS 트랜지스터 (5) 는 온된다.
V1-Vinp>｜Vtp｜ …(2)
이 식 (2) 는 식 (3) 으로 변형될 수 있다.
-Vgs7>｜Vtp｜ …(3)
또, 식 (4) 가 성립되면, PMOS 트랜지스터 (4) 는 온된다.
V1-Vinn>｜Vtp｜ …(4)
이 식 (4) 는 식 (5) 로 변형될 수 있다.
(Vinp-Vinn)>｜Vtp｜+Vgs7 …(5)
차동 증폭 회로 (10) 는, 입력 전압 (Vinp) 과 입력 전압 (Vinn) 의 차분 전압에 기초하여, 전류원 (11) 의 전류 (I11) 만으로 구동하는 제 1 동작 상태와, 전류원 (11) 및 전류원 (12) 의 합계 전류 (I11+I12) 로 구동하는 제 2 동작 상태를 갖는다.
이하에, 입력 전압 (Vinp) 이 입력 전압 (Vinn) 보다 높아졌을 때를 예로, 제 1 동작 상태와 제 2 동작 상태의 동작을 설명한다.
먼저, 제 1 동작 상태에서는, 입력 전압 (Vinp) 이 입력 전압 (Vinn) 보다 높지만, 이들 전압의 차분 전압 (Vinp-Vinn) 은 식 (5) 가 성립될 만큼 높지 않다. 따라서, PMOS 트랜지스터 (4) 는 오프되어 있다.
NMOS 트랜지스터 (7) 는 온되어 있으므로, NMOS 트랜지스터 (7) 의 게이트·소스간 전압 (Vgs7) 은 정 (正) 의 값이고, 식 (3) 은 성립되지 않는다. 따라서, PMOS 트랜지스터 (5) 는 오프된다.
따라서, 입력 전압 (Vinp) 과 입력 전압 (Vinn) 의 차분 전압 (Vinp-Vinn) 이 소정 전압 (｜Vtp｜+Vgs7) 보다 낮으면, PMOS 트랜지스터 (5) 도 PMOS 트랜지스터 (4) 도 오프된다. 이 때, 전류원 (12) 은 전류원 (11) 에 병렬 접속되지 않고, 전류원 (12) 은 차동 증폭 회로 (10) 에 구동 전류를 공급하지 않는다. 요컨대, 전류원 (11) 만이, 차동 증폭 회로 (10) 에 전류 (I11) 를 구동 전류로서 공급한다. 이 구동 전류 (I11) 에 기초하여, 드레인 전류 (I6) 와 드레인 전류 (I7) 의 차분 전류가 PMOS 트랜지스터 (3) 의 게이트 용량 및 용량 (14) 을 충방전함으로써, 전압 (V2) 및 출력 전압 (Vout) 은 변화된다.
다음으로, 제 2 동작 상태에서는, 입력 전압 (Vinp) 이 입력 전압 (Vinn) 보다 높아지고, 이들 전압의 차분 전압 (Vinp-Vinn) 은 식 (5) 가 성립될 만큼 높다. 따라서, PMOS 트랜지스터 (4) 는 온된다.
NMOS 트랜지스터 (7) 는 온되어 있으므로, NMOS 트랜지스터 (7) 의 게이트·소스간 전압 (Vgs7) 은 정의 값이고, 식 (3) 은 성립되지 않는다. 따라서, PMOS 트랜지스터 (5) 는 오프된다.
따라서, 입력 전압 (Vinp) 과 입력 전압 (Vinn) 의 차분 전압 (Vinp-Vinn) 이 소정 전압 (｜Vtp｜+Vgs7) 보다 높으면, PMOS 트랜지스터 (4) 가 온된다. 이 때, 전류원 (12) 은 전류원 (11) 에 병렬 접속되고, 전류원 (12) 은 차동 증폭 회로 (10) 에 구동 전류를 공급한다. 요컨대, 전류원 (11) 뿐만 아니라 전류원 (11∼12) 이, 차동 증폭 회로 (10) 에 합계 전류 (I11+I12) 를 구동 전류로서 공급한다. 이 구동 전류 (I11+I12) 에 기초하여, 드레인 전류 (I6) 와 드레인 전류 (I7) 의 차분 전류가 PMOS 트랜지스터 (3) 의 게이트 용량 및 용량 (14) 을 충방전함으로써, 전압 (V2) 및 출력 전압 (Vout) 은 변화된다. 여기서, 차동 증폭 회로 (10) 의 구동 전류가 전류 (I11) 로부터 전류 (I11+I12) 로 증가되므로, 그 만큼, 전압 (V2) 및 출력 전압 (Vout) 의 스루레이트는 커진다.
또한, 입력 전압 (Vinp) 이 입력 전압 (Vinn) 보다 높아지는 경우에 대해 설명했지만, 입력 전압 (Vinn) 이 입력 전압 (Vinp) 보다 높아지는 경우에 대해서도 동일하다.
이와 같이 하면, 입력 전압 (Vinp) 과 입력 전압 (Vinn) 의 차분 전압 (Vinp-Vinn) 이 소정 전압 (｜Vtp｜+Vgs7) 보다 높으면, PMOS 트랜지스터 (4) 가 온된다. 이 때, 전류원 (12) 은 전류원 (11) 에 병렬 접속되고, 전류원 (12) 은 차동 증폭 회로 (10) 에 구동 전류를 공급한다. 요컨대, 전류원 (11) 뿐만 아니라 전류원 (11∼12) 이, 차동 증폭 회로 (10) 에 합계 전류 (I11+I12) 를 구동 전류로서 공급한다. 따라서, 출력 전압 (Vout) 의 스루레이트는 커진다. 또한, 차분 전압 (Vinn-Vinp) 이 소정 전압 (｜Vtp｜+Vgs6) 보다 높은 경우도 동일하다.
또, 출력 전압 (Vout) 의 스루레이트 제어를 위해, 2 개의 PMOS 트랜지스터 및 전류원 (12) 이 필요해질 뿐이므로, 차동 증폭 회로 (10) 의 회로 규모가 작다.
또한, 도 2 에 나타내는 바와 같이, 볼티지 팔로워는, 이 차동 증폭 회로 (10) 를 사용함으로써, 작은 회로 규모로 출력 전압 (Vout) 의 스루레이트를 크게 할 수 있다.
또, 차동 증폭 회로는, 도 1 에서는, MOS 트랜지스터로 구성되어 있는데, 도시되지 않지만, 바이폴라 트랜지스터로 적절히 구성되어도 된다. 이 때, MOS 트랜지스터의 게이트와 소스와 드레인은, 바이폴라 트랜지스터의 베이스와 이미터와 컬렉터에 각각 대응한다.
또, 도 1 에서는, 전원 단자측에 커런트 미러 회로가 형성되고, 접지 단자측에 입력단 및 전류원이 형성되어 있는데, 도시되지 않지만, 접지 단자측에 커런트 미러 회로가 형성되고, 전원 단자측에 입력단 및 전류원이 형성되어도 된다.
또한, PMOS 트랜지스터 (4∼5) 의 임계값 전압은, PMOS 트랜지스터 (1∼2) 의 임계값 전압과 동일해도 되고 상이해도 된다. 예를 들어, PMOS 트랜지스터 (4∼5) 의 임계값 전압이 PMOS 트랜지스터 (1∼2) 의 임계값 전압보다 낮으면, 그 만큼, PMOS 트랜지스터 (4) 또는 PMOS 트랜지스터 (5) 가 온되는 타이밍이 빨라진다. 요컨대, 전류원 (11) 과 전류원 (12) 이 병렬 접속되고, 차동 증폭 회로 (10) 의 구동 전류가 전류 (I11) 로부터 합계 전류 (I11+I12) 가 되는 타이밍이 빨라진다.
또, 전류원 (11) 에 대해, 도 1 에서는, 전류원 (12), 및 전류원 (11) 의 출력 단자 (전압 (V1) 의 노드) 와 전류원 (12) 의 출력 단자 사이의 PMOS 트랜지스터 (4∼5) 가 형성되어 있다. 이 경우, 차동 증폭 회로 (10) 는, 전류원 (11) 과 전류원 (12) 에 의한 2 단계의 동작 상태를 갖는다. 그러나, 도시되지 않지만, 추가의 전류원, 및 전류원 (11) 의 출력 단자와 그 추가의 전류원의 출력 단자 사이의 추가의 2 개의 PMOS 트랜지스터가 새롭게 형성되어도 된다. 이 추가의 2 개의 PMOS 트랜지스터의 임계값 전압은, PMOS 트랜지스터 (4∼5) 의 임계값 전압과 상이하다. 이 경우, 차동 증폭 회로 (10) 는, 전류원 (11) 과 전류원 (12) 과 추가의 전류원에 의한 3 단계의 동작 상태를 갖는다.
1∼5 : PMOS 트랜지스터
6∼7 : NMOS 트랜지스터
10 : 차동 증폭 회로
11∼13 : 전류원
14 : 용량

Claims (4)

  1. 제 1 전원 단자에 형성되고, 제 1 단자와 제 2 단자를 구비하는 커런트 미러 회로와,
    제 1 노드와 제 2 전원 단자 사이에 형성되는 제 1 전류원과,
    게이트는 제 2 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 커런트 미러 회로의 제 1 단자에 접속되는 제 1 의 제 2 도전형 트랜지스터와,
    게이트는 제 1 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 커런트 미러 회로의 제 2 단자에 접속되는 제 2 의 제 2 도전형 트랜지스터와,
    제 2 전류원과,
    게이트는 상기 제 2 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 제 2 전류원을 통하여 제 2 전원 단자에 접속되는 제 1 의 제 1 도전형 트랜지스터와,
    게이트는 상기 제 1 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 제 2 전류원을 통하여 제 2 전원 단자에 접속되는 제 2 의 제 1 도전형 트랜지스터를 구비하는 것을 특징으로 하는 차동 증폭 회로.
  2. 제 1 항에 있어서,
    제 3 전류원과,
    상기 제 1 및 제 2 의 제 1 도전형 트랜지스터의 임계값 전압과 상이한 임계값 전압을 갖고, 게이트는 상기 제 2 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 제 3 전류원을 통하여 제 2 전원 단자에 접속되는 제 3 의 제 1 도전형 트랜지스터와,
    상기 제 1 및 제 2 의 제 1 도전형 트랜지스터의 임계값 전압과 상이한 임계값 전압을 갖고, 게이트는 상기 제 1 입력 단자에 접속되고, 소스는 상기 제 1 노드에 접속되고, 드레인은 상기 제 3 전류원을 통하여 제 2 전원 단자에 접속되는 제 4 의 제 1 도전형 트랜지스터를 추가로 구비하는 것을 특징으로 하는 차동 증폭 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 커런트 미러 회로는,
    소스는 제 1 전원 단자에 접속되고, 드레인은 상기 커런트 미러 회로의 제 1 단자에 접속되는 제 5 의 제 1 도전형 트랜지스터와,
    게이트는 상기 제 5 의 제 1 도전형 트랜지스터의 게이트 및 드레인과 상기 커런트 미러 회로의 제 1 단자에 접속되고, 소스는 제 1 전원 단자에 접속되고, 드레인은 상기 커런트 미러 회로의 제 2 단자에 접속되는 제 6 의 제 1 도전형 트랜지스터를 구비하는 것을 특징으로 하는 차동 증폭 회로.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 의 제 1 도전형 트랜지스터의 임계값 전압은, 상기 제 5 및 제 6 의 제 1 도전형 트랜지스터의 임계값 전압과 상이한 것을 특징으로 하는 차동 증폭 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224355B2 (en) 2017-07-28 2019-03-05 SK Hynix Inc. Comparator for low-banding noise and CMOS image sensor including the same
US11330214B2 (en) 2019-02-28 2022-05-10 SK Hynix Inc. Comparator and image sensing device including the same
US11611336B2 (en) 2018-11-15 2023-03-21 SK Hynix Inc. Comparator for low-banding noise and CMOS image sensor including the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013085080A (ja) * 2011-10-07 2013-05-09 Renesas Electronics Corp 出力回路及びデータドライバ及び表示装置
EP2725709B1 (fr) * 2012-10-26 2015-06-17 EM Microelectronic-Marin SA Circuit électronique pour la commande automatique du gain à double pente d'un amplificateur
CN104579206B (zh) * 2014-07-30 2017-08-08 上海华虹宏力半导体制造有限公司 差分放大电路及运算放大器
JP6436821B2 (ja) * 2015-03-19 2018-12-12 エイブリック株式会社 電流検出回路
CN104901683B (zh) * 2015-04-28 2017-10-20 灿芯半导体(上海)有限公司 信号接收电路
JP6036961B2 (ja) * 2015-10-29 2016-11-30 トヨタ自動車株式会社 差動増幅器
CN109510612B (zh) * 2018-11-12 2022-12-27 长沙理工大学 基于wilson电流源的低功耗低延迟电流比较器及电路模块
CN112019171A (zh) * 2019-05-31 2020-12-01 华邦电子股份有限公司 差动放大器
DE102019120354B3 (de) * 2019-07-04 2020-10-29 Elmos Semiconductor Se Eingangsstufe eines HV-Verstärkers zur Ansteuerung von Datenleitungen

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100253431A1 (en) 2009-04-03 2010-10-07 Elpida Memory, Inc. Non-inverting amplifier circuit, semiconductor integrated circuit, and phase compensation method of non-inverting amplifier circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03292007A (ja) * 1990-04-10 1991-12-24 Nec Corp 演算増幅回路
JPH0495408A (ja) * 1990-08-10 1992-03-27 Seiko Epson Corp 半導体装置
JP2812103B2 (ja) 1992-09-28 1998-10-22 日本電気株式会社 スルーレート増大回路
JP2639350B2 (ja) * 1994-08-12 1997-08-13 日本電気株式会社 演算増幅器
JP2927729B2 (ja) * 1995-05-11 1999-07-28 松下電器産業株式会社 演算増幅装置
JP3082690B2 (ja) * 1996-12-25 2000-08-28 日本電気株式会社 演算増幅回路
US6426672B1 (en) * 1997-08-28 2002-07-30 General Electric Company Means of selecting low noise performance or low power dissipation in the analog front end of a custom integrated circuit
US6762646B1 (en) * 2002-10-02 2004-07-13 National Semiconductor Corporation Modified folded cascode amplifier
JP4412027B2 (ja) * 2004-03-29 2010-02-10 日本電気株式会社 増幅回路及び表示装置
KR100753151B1 (ko) * 2005-04-22 2007-08-30 삼성전자주식회사 출력 버퍼용 연산 증폭기 및 이를 이용한 신호 처리 회로
US7443237B1 (en) * 2006-06-02 2008-10-28 Linear Technology Corporation Folded cascode amplifier having improved slew performance
US7741911B2 (en) * 2007-10-24 2010-06-22 Industrial Technology Research Institute Circuit and method for dynamic current compensation
JP4954924B2 (ja) * 2008-03-11 2012-06-20 ルネサスエレクトロニクス株式会社 差動増幅器及びそれを用いた表示装置の駆動回路
JP2010278733A (ja) * 2009-05-28 2010-12-09 Alps Electric Co Ltd 演算増幅回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100253431A1 (en) 2009-04-03 2010-10-07 Elpida Memory, Inc. Non-inverting amplifier circuit, semiconductor integrated circuit, and phase compensation method of non-inverting amplifier circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224355B2 (en) 2017-07-28 2019-03-05 SK Hynix Inc. Comparator for low-banding noise and CMOS image sensor including the same
US11611336B2 (en) 2018-11-15 2023-03-21 SK Hynix Inc. Comparator for low-banding noise and CMOS image sensor including the same
US11330214B2 (en) 2019-02-28 2022-05-10 SK Hynix Inc. Comparator and image sensing device including the same

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