KR101362474B1

KR101362474B1 - Cmos 서브밴드갭 기준발생기

Info

Publication number: KR101362474B1
Application number: KR1020130022704A
Authority: KR
Inventors: 양병도; 심재현
Original assignee: 충북대학교 산학협력단
Priority date: 2013-03-04
Filing date: 2013-03-04
Publication date: 2014-02-14

Abstract

본 발명은 CMOS 서브밴드갭 기준발생기에 관한 것으로서, 전류를 공급하는 제1, 2, 3 PMOS 트랜지스터(M₁, M₂, M₃)와, 약전이(weak inversion)상태의 제1, 2 NMOS 트랜지스터(M₄, M₅)와, 출력전압 및 보정을 위한 제1, 2, 3, 4 저항(R₁, R₂, R₃, R₄)과, 입력전압(V_{IN_N}, V_{IN_P})을 비교하는 비교기(1)와, 비교기(1)의 출력값에 대응하여 전류량(I₁, I₂, I₃)을 제어하는 차지펌프(2)와, 비교기(1)와 차지펌프(2)에 사용되는 제어 신호를 생성하는 제어기(3)를 포함한다. 본 발명에 따르면, 기존 회로에 포함된 증폭기를 비교기, 차지펌프, 제어기 회로로 대체하여 낮은 공급전압에서도 동작이 가능하므로, 배터리로 동작하는 휴대용 장치들의 사용시간을 증가시킬 수 있다.

Description

CMOS 서브밴드갭 기준발생기{CMOS SUBBANDGAP REFERENCE}

본 발명은 밴드갭 기준발생기에 관한 것으로, 더욱 상세하게는 아날로그의 핵심 블록인 밴드갭 기준발생기에 포함되는 증폭기를 비교기, 차지펌프, 제어기 회로로 대체하여 공급전압을 낮추는 CMOS 서브밴드갭 기준발생기에 관한 것이다.

최근 반도체 공정기술이 미세화 되고, 배터리로 동작하는 휴대용 장치들이 늘어나면서 공급전압을 낮추는 것이 VLSI 설계의 중요한 고려사항으로 대두되고 있다. 이런 상황들을 반영하여 아날로그의 핵심 블록인 밴드갭(bandgap) 기준발생기의 공급전압을 낮추는 연구가 활발히 이루어지고 있다.

그러나, 밴드갭 기준발생기를 구성하는 BJT(bipolar junction transistor) 및 증폭기의 사용으로 인하여 공급전압을 낮추는 데에는 한계가 있다.

최근 BJT를 약전이영역의 MOS 트랜지스터로 대체하여 공급전압을 낮출 수는 있었으나, 여전히 증폭기의 사용으로 인하여 공급전압을 낮추는 데에 한계가 있다.

그러면 여기서 기존의 밴드갭 기준발생기에 대해 설명하기로 한다.

도 1은 기존의 CMOS 서브밴드갭 기준발생기의 회로도이다.

도 1을 참조하면, CMOS 서브밴드갭 기준발생기는, 전류를 공급하는 3개의 PMOS 트랜지스터(M₁, M₂, M₃)와, BJT(bipolar junction transistor)를 대체한 약전이(weak inversion)상태의 2개의 NMOS 트랜지스터(M₄, M₅)와, 출력전압 및 보정을 위한 4개의 저항(R₁, R₂, R₃, R₄)과, 2개의 입력전압(V_{IN_N}, V_{IN_P})의 차를 증폭하여 전류량을 조절하는 증폭기(AMP)로 구성되어 있다.

이와 같이 구성된 CMOS 서브밴드갭 기준발생기에 있어, 증폭기(AMP)의 출력(V_G)이 전류를 공급하는 3개의 PMOS 트랜지스터(M₁, M₂, M₃)의 게이트(gate)로 연결되어 있으므로, 증폭기(AMP)의 입력전압(V_{IN_N}, V_{IN_P})의 차이에 따라 전류량(I₁, I₂, I₃)을 제어할 수 있게 된다. 이 때, 제어된 전류량(I₁, I₂, I₃)의 값은 모두 동일하므로 증폭기(AMP)의 입력이 동일한 전압을 갖게 된다.

증폭기(AMP)의 동일한 차동 입력전압은 2개의 노드로 분리된다. 하나의 노드는 약전이상태의 NMOS 트랜지스터(M₄)와, 약전이상태의 NMOS 트랜지스터(M₅)와, NMOS 트랜지스터(M₅)에 직렬연결된 저항(R₃)으로 구성되고, 또 다른 하나의 노드는 동일한 값을 갖는 저항(R₁, R₂)으로 구성된다. 약전이상태의 NMOS 트랜지스터(M₄, M₅)의 게이트-소스 전압차는 트랜지스터의 크기의 비로 표현된다.

즉, 동일한 채널 길이로 구성된 트랜지스터는 너비의 비로 구현할 수 있다. 이를 (식1)로 정의할 수 있다.

--- (식1)

(식1)에서의 N이 2개의 NMOS 트랜지스터(M₄, M₅) 크기의 비이다. 2개의 노드전압과 노드에 연결된 저항값(R₁, R₂)이 동일하므로 PMOS 트랜지스터(M₁, M₂, M₃)에서 흐르는 전류량은 (식2)로 정의할 수 있다.

--- (식2)

3개의 PMOS 트랜지스터(M₁, M₂, M₃)에서 흐르는 전류량(I₁, I₂, I₃)은 모두 동일하므로 서브밴드갭 기준전압기의 출력전압은 식(3)으로 정의할 수 있다.

--- (식3)

(식3)에서와 같이, 열화(thermal) 전압(U_T)은 온도에 따라서 양의 계수 특성을 지니고, 게이트-소스 전압은 온도에 따라서 음의 계수 특성을 지니게 되므로 저항 R₃/R₂의 값을 조절하면 온도에 무관한 출력전압을 생성할 수 있다. 또한, 출력전압의 크기는 저항 R₄의 값을 조절하여 변경할 수 있다.

이와 같이, BJT를 약전이영역의 MOS 트랜지스터(M₄, M₅)로 대체한 CMOS 서브밴드갭 기준발생기가 연구되어 공급전압을 낮추는데 성공하였지만, 증폭기의 사용으로 인하여 여전히 공급전압을 낮추는 데에 한계를 갖는다.

대한민국 공개특허공보 제10-2010-0026839호(공개일 2010.03.10.)

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 밴드갭 기준발생기 회로에 포함되는 증폭기를 비교기, 차지펌프, 제어기 회로로 대체하여 낮은 공급전압에서도 동작할 수 있도록 하는 CMOS 서브밴드갭 기준발생기를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 CMOS 서브밴드갭 기준발생기는, 게이트에 제1 노드가 연결되어 있고, 소스에 전원단자가 연결되어 있고, 드레인에 제2, 3, 4 노드가 각각 연결되어 있는 제1, 2, 3 PMOS 트랜지스터; 상기 제2 노드에 게이트와 드레인이 공통으로 연결되어 있고, 소스는 접지되어 있는 제1 NMOS 트랜지스터; 상기 제2 노드와 접지 사이에 연결되어 있는 제1 저항; 상기 제3 노드와 접지 사이에 연결되어 있는 제2 저항; 상기 제3 노드와 제5 노드 사이에 연결되어 있는 제3 저항; 상기 제5 노드에 게이트와 드레인이 공통으로 연결되어 있고, 소스는 접지되어 있는 제2 NMOS 트랜지스터; 상기 제4 노드와 접지 사이에 연결되어 있는 제4 저항; 반전 및 비반전 입력단자가 상기 제2, 3 노드 각각에 연결되어 있는 비교기; 상기 비교기의 출력단자와 상기 제1 노드 사이에 연결되어 있는 차지펌프; 및 상기 비교기 및 상기 차지펌프로 제어 신호를 전송하는 제어기를 포함하는 것을 특징으로 한다.

상기 비교기는, 차동의 아날로그 입력을 비교하는 입력단과, 상기 비교에 의해 동작하는 신호를 증폭하는 증폭단과, 증폭된 신호를 디지털 신호로 변환하는 래치(latch)단을 포함한다.

상기 래치단은 정궤환(positive feedback) 동작을 통해서 작게 증폭된 신호를 '0' 또는 '1'의 디지털 출력으로 변환하다.

상기 차지펌프는, 상기 제어기로부터 CS신호를 입력받는 트랜스미션 게이트 스위치; 상기 제1 노드에 드레인이 연결되어 있고, 소스가 접지되어 있고, 게이트에 Start_up신호가 입력되는 제3 NMOS 트랜지스터; 상기 트랜스미션 게이트 스위치로부터 생성된 CSb신호와 상기 비교기로부터 출력된 CMP_out신호가 연산되는 XOR 회로; 상기 XOR 회로와 상기 트랜스미션 게이트 스위치 사이에 연결된 캐패시터(C_C); 및 상기 캐패시터(C_C)와 상기 트랜스미션 게이트 스위치 사이에 드레인이 연결되어 있고, 소스는 접지되어 있고, 게이트에 PC신호가 입력되는 제4 NMOS 트랜지스터를 포함한다.

상기 제1 저항과 상기 제2 저항은 동일한 저항값을 갖는다.

상기 제2 저항과 상기 제3 저항의 비를 조절하여 온도에 무관한 출력전압을 생성한다.

상기 제4 저항의 저항값을 조절하여 출력전압을 조절한다.

상술한 바와 같이, 본 발명에 의한 CMOS 서브밴드갭 기준발생기에 따르면, 증폭기를 비교기, 차지펌프, 제어기 회로로 대체하여 낮은 공급전압에서도 동작이 가능하므로, 배터리로 동작하는 휴대용 장치들의 사용시간을 증가시킬 수 있다.

도 1은 기존의 CMOS 서브밴드갭 기준발생기의 회로도이다.
도 2는 본 발명의 일실시예에 의한 CMOS 서브밴드갭 기준발생기 회로도이다.
도 3은 본 발명의 일실시예에 의한 비교기의 회로도이다.
도 4는 본 발명의 일실시예에 의한 차지펌프의 회로도이다.

이하, 본 발명의 CMOS 서브밴드갭 기준발생기에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 2는 본 발명의 일실시예에 의한 CMOS 서브밴드갭 기준발생기 회로도이다.

도 2를 참조하면, 본 발명의 CMOS 서브밴드갭 기준발생기는, 전류를 공급하는 제1, 2, 3 PMOS 트랜지스터(M₁, M₂, M₃)와, 약전이(weak inversion)상태의 제1, 2 NMOS 트랜지스터(M₄, M₅)와, 출력전압 및 보정을 위한 제1, 2, 3, 4 저항(R₁, R₂, R₃, R₄)과, 입력전압(V_{IN_N}, V_{IN_P})을 비교하는 비교기(1)와, 비교기(1)의 출력값에 대응하여 전류량(I₁, I₂, I₃)을 제어하는 차지펌프(2)와, 비교기(1)와 차지펌프(2)에 사용되는 제어 신호를 생성하는 제어기(3)를 포함한다.

구체적으로, 제1, 2, 3 PMOS 트랜지스터(M₁, M₂, M₃)는 전류 미러(Current Mirror)의 형태로 이루어지며, 제1, 2, 3 PMOS 트랜지스터(M₁, M₂, M₃)의 게이트(Gate) 및 차지펌프(2)는 제1 노드(N₁)에 연결되어 있고, 소스(Source)는 전원단자(V_DD)에 공통으로 연결되어 있으며, 드레인(Drain)은 제2, 3, 4 노드(N₂, N₃, N₄)에 각각 연결되어 있다. 제1 노드(N₁)에는 일단이 접지된 커패시터(C_G)가 연결되어 있다.

비교기(1)의 반전 입력 단자(-) 및 비반전 입력 단자(+)는 제2, 3 노드(N₂, N₃)에 각각 연결되며, 출력 단자(CMP_out)는 차지펌프(2)에 연결되어 있다.

제1 저항(R₁)은 제2 노드(N₂)와 접지 사이에 연결되어 있고, 제2 저항(R₂)은 제3 노드(N₃)와 접지 사이에 연결되어 있고, 제3 저항(R₃)은 제2 노드(N₂)와 제5 노드(N₅) 사이에 연결되어 있고, 제4 저항(R₄)은 제4 노드(N₄)와 접지 사이에 연결되어 있다. 제4 노드(N₄)에는 출력 단자(Vout)가 연결된다.

제1 NMOS 트랜지스터(M₄)의 게이트와 드레인은 제2 노드(N₂)에 공통으로 연결되어 있으며, 소스는 접지에 연결되어 있다. 제2 NMOS 트랜지스터(M₅)의 게이트와 드레인은 제5 노드(N₅)에 공통으로 연결되어 있으며, 소스는 접지에 연결되어 있다.

제어기(3)는 비교기(1)로의 제어 신호(SAE), 차지펌프(2)로의 제어 신호(PC, CS)를 전달하도록 연결되어 있다.

이와 같이 구성된 본 발명의 CMOS 서브밴드갭 기준발생기는, 공급전압을 낮추는데 문제가 되는 증폭기를 비교기(1), 차지펌프(2), 제어기(3)로 대체함으로써, 낮은 기준전압을 제공할 수 있는 것에 가장 큰 특징이 있다.

본 발명의 CMOS 서브밴드갭 기준발생기의 동작에 있어, 도 1과 동일한 동작이 이루어지는 과정은 설명을 생략하기로 한다.

비교기(1)는 2개의 입력(V_{IN_N}, V_{IN_P})차를 감지하여 차지펌프(2)를 제어한다. 이에 차지펌프(2)는 비교기(1)의 출력 결과에 대응하여 전류량(I₁, I₂, I₃)을 조절하는 제1, 2, 3 PMOS 트랜지스터(M₁, M₂, M₃)의 게이트 전압(V_G)을 증가시키거나 감소시킨다. 제어기(3)는 비교기(1)와 차지펌프(2)에 사용되는 제어 신호를 생성한다. 기존의 CMOS 서브밴드갭 기준발생기의 회로와 동일하게 약전이상태의 제1, 2 NMOS 트랜지스터(M₄, M₅) 크기의 비율과 저항값을 조절하여 온도에 무관한 출력전압 생성이 가능하다. 또한 증폭기를 사용하지 않으므로 공급전압의 한계를 낮출 수 있다.

도 3은 본 발명의 일실시예에 의한 비교기의 회로도이다.

도 3을 참조하면, 본 발명에 적용되는 비교기(1)는 동적 비교기로서, 이 비교기(1)는 클럭 신호가 발생할 때마다 차동 입력 신호(V_{IN_P}, V_{IN_N})를 비교하여 디지털 신호('0', '1')를 출력한다. 비교기 회로 예에서 SAE 신호는 클럭 신호를 나타낸다. 비교기(1)는 차동의 아날로그 입력을 비교하는 입력단과 출력을 디지털 신호로 변환시키는 래치(latch)단으로 구성되며, 출력이 디지털 신호이므로 증폭기에 비해서 낮은 공급전압에서 동작이 가능하다. CMOS 서브밴드갭 기준발생기에서의 비교기(1)는 2개 노드의 전압을 같게 하기 위해서 차동 입력 신호를 비교한 후 차지펌프(2)에서 동일한 전류량을 생성토록 하여 증폭기의 동작을 대체한다.

비교기(1)의 동작에 대해 구체적으로 설명하면 다음과 같다.

동적 비교기(1)는 클럭이 '1'일 때 두 개의 입력을 비교하여 디지털 신호를 출력하는 회로이다. 입력신호를 받는 두 개의 NMOS 트랜지스터(M₆, M₇)와 기준전류원인 NMOS 트랜지스터(M₈)로 입력단(4)이 구성되고, 클럭 신호(SAE)가 발생할 때만 전류를 흐르게 하는 NMOS 트랜지스터(M₈)가 켜지게 되어 클럭 신호가 '1'일 때만 차동 입력을 비교하는 동작을 수행하게 된다. 입력단(4)을 제외한 출력단은 신호를 증폭하는 증폭단(5)과 증폭된 신호를 디지털 신호로 변형하는 래치단(6)으로 구성되어 있다. 클럭 신호가 '0'일 때 SAE로 연결된 PMOS 트랜지스터가 켜지게 되고, 출력단인 V₁과 V₂가 모두 '1'이 된다. 클럭 신호가 '1'일 때 입력신호를 받는 NMOS 트랜지스터(M₆) 및 NMOS 트랜지스터(M₇) 동작 유무에 따라서 비교기(1)의 출력이 결정되게 된다. V_{IN_P}가 V_{IN_N}보다 크다고 가정하면 NMOS 트랜지스터(M₆)는 동작하게 되고, NMOS 트랜지스터(M₇)는 동작하지 않게 된다. NMOS 트랜지스터(M₆)가 동작함에 따라서 NMOS 트랜지스터(M₆)로만 전류가 흐르게 되므로 NMOS 트랜지스터(M₆)에 연결된 노드의 전압이 작아지게 된다. 그러므로 두 쌍의 PMOS와 NMOS의 직렬연결로 이루어진 차동 래치단(6)이 동작하게 되는데, NMOS 트랜지스터(M₆)의 노드 전압이 작아짐에 따라서 오른쪽에 PMOS가 동작하게 되고, NMOS는 동작하지 않게 된다. 반대로 NMOS 트랜지스터(M₇)는 동작하지 않아 전류의 흐름이 없다. 그러므로 NMOS 트랜지스터(M₇)에 연결된 노드의 전압은 높게 유지되게 되고, 차동 래치단(6)의 왼쪽에 NMOS는 동작하게 되고, PMOS는 동작하지 않게 된다. 차동 래치단(6)의 반대 방향 동작으로 인하여 V₂은 높게 유지되고, V₁은 낮게 유지된다.

증폭기는 아날로그 블록으로 증폭기에 사용되는 기준 전류원, 입력단, 출력단의 트랜지스터가 포화영역(saturation region)에서 동작하여야 한다. 그러므로 포화영역에서 동작하는 트랜지스터의 수만큼 최소 전원전압을 보장하여야 하며, 이러한 회로상의 구조로 인하여 전원전압을 낮추는데 한계를 갖는다.

하지만 비교기(1)는 클럭을 사용하고, 래치단(6)으로 구성되어 지기 때문에 전원 전압을 낮추는데 용이하다. 클럭이 '0'일 때 클럭이 연결된 PMOS가 동작하게 되고, 입력단(4)의 NMOS 트랜지스터의 드레인 전압과 출력단의 전압이 항상 전원전압에 가깝게 유지된다. 그러므로 입력단(4)의 트랜지스터는 게이트 전압이 문턱전압보다 높게 되면 포화영역에서 동작하게 된다. 출력단의 래치는 정궤환(positive feedback) 동작을 통해서 작게 증폭된 신호를 '0' 또는 '1'의 디지털 출력으로 변환시킨다. 예를 들어, 입력 전압이 작아서 입력 트랜지스터가 선형영역에서 동작하더라도 래치단(6)에서 작은 신호의 차이를 디지털 신호로 변환 시키므로 입력 트랜지스터의 동작이 자유로워진다. 즉, 입력단(4) 및 출력단의 트랜지스터의 포화영역의 문제를 클럭의 사용으로 해결하고, 증폭율의 한계를 래치의 정궤환 동작으로 해결하여 전원전압의 한계를 낮춘다.

도 1에 도식화 된 기존의 CMOS 서브밴드갭 기준발생기는 증폭기에 사용되는 전원전압의 한계로 인하여 전체 회로의 전원전압을 낮추는데 문제점이 발생한다. 기준발생기에 사용되는 전원전압의 한계를 낮추기 위해서 증폭기보다 전원전압 제한에 자유로운 비교기(1)를 사용하여 전원전압 문제를 해결하였다. 비교기(1)를 도 2와 같이 CMOS 서브밴드갭 기준발생기로 구현하기 위해서 클럭을 생성하는 제어기(3), 비교기(1)의 디지털 출력을 전류량을 조절하는 게이트 전압으로 변환하는 차지펌프(2)를 사용하여 구성하였다.

도 4는 본 발명의 일실시예에 의한 차지펌프의 회로도이다.

도 4를 참조하면, 비교기(1)에 인가된 차동 입력은 디지털 신호(CMP_out)를 출력한다. 출력된 디지털 신호(CMP_out)는 차지펌프(2)의 입력으로 인가되어 전류를 공급하는 제1, 2, 3 PMOS 트랜지스터(M₁, M₂, M₃)의 게이트 전압(V_G)을 조절한다. 차지펌프(2)에는 PC, CS, start_up의 3가지 클럭 신호를 사용한다. PC와 CS는 서로 반대의 극성을 가지는 클럭 신호이다. start_up 신호는 동작 초기 일정한 주기 동안만 '1'의 값을 가지게 되어 연결된 NMOS 트랜지스터(M₉)를 동작시키며, 게이트의 전압(V_G)을 순간적으로 낮춘다. 그러므로 제1, 2, 3 PMOS 트랜지스터(M₁, M₂, M₃)를 통한 전류의 공급량이 크게 증가하게 되어 최종 출력전압(Vout)이 빠르게 안정화 될 수 있도록 한다. CSb 신호와 비교기(1)의 출력신호(CMP_out)가 XOR 로직으로 인가되고, 출력 전압(V_DRV)은 '0'혹은 '1'의 디지털 신호값을 갖는다. 예를 들어, 비교기(1)의 출력이 '1'이라고 하면 V_DRV는 CSb 신호와 반대의 극성을 가지는 클럭 신호를 생성하게 되며, 이 신호는 CS 신호와 동일한 신호이다. PC 신호는 CS 신호와 반대의 극성을 가지는 신호이며, PC 신호가 발생할 때마다 연결된 NMOS 트랜지스터(M₁₀)를 동작 시켜 V_CAP값을 '0'으로 풀다운 역할을 수행한다. V_DRV값이 '1'일 때, PC는 '0'의 값을 가지게 되고, 이 때 V_CAP은 '1'의 값을 갖게 된다. 동시에 CS와 CSb로 연결된 트랜스미션 게이트 스위치(7)는 켜지게 되고, V_CAP에서 V_G방향으로 전류가 흐르게 되므로 V_G의 값을 증가 시켜 제1, 2, 3 PMOS 트랜지스터(M₁, M₂, M₃)에 의해 공급되는 전류량을 줄인다. 반대로 비교기(1)의 출력이 '0'이면 CSb가 V_DRV과 동일한 신호이며, V_DRV는 PC와 같은 신호가 된다. PC가 '0'일 때 V_DRV이'0'이므로 V_CAP 또한 '0'이게 되고, 트랜스미션 게이트 스위치(7)에 의해서 V_G에서 V_CAP 방향으로 전류가 흘러들어 V_G의 값을 낮추게 된다. PC가 '1'일 때 V_CAP에 있던 전압은 모두 풀다운 되어 방전된다.

SAE 신호는 비교기(1)에 사용되는 클럭 신호이며, 동적 비교기(1)는 클럭 신호가 생성 될 때마다 동작을 수행한다. 여기서 사용되는 클럭 신호들은 PC, CS, SAE 세 개의 클럭 신호이며, 제어기(3)는 CMOS 서브밴드갭 기준발생기에 사용되는 클럭을 생성한다. 제어기(3)는 플립플롭과 디지털 로직 회로들을 이용하여 클럭을 생성한다.

이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시 될 수 있다.

1 : 비교기
2 : 차지펌프
3 : 제어기

Claims

게이트에 제1 노드가 연결되어 있고, 소스에 전원단자가 연결되어 있고, 드레인에 제2, 3, 4 노드가 각각 연결되어 있는 제1, 2, 3 PMOS 트랜지스터;
상기 제2 노드에 게이트와 드레인이 공통으로 연결되어 있고, 소스는 접지되어 있는 제1 NMOS 트랜지스터;
상기 제2 노드와 접지 사이에 연결되어 있는 제1 저항;
상기 제3 노드와 접지 사이에 연결되어 있는 제2 저항;
상기 제3 노드와 제5 노드 사이에 연결되어 있는 제3 저항;
상기 제5 노드에 게이트와 드레인이 공통으로 연결되어 있고, 소스는 접지되어 있는 제2 NMOS 트랜지스터;
상기 제4 노드와 접지 사이에 연결되어 있는 제4 저항;
반전 및 비반전 입력단자가 상기 제2, 3 노드 각각에 연결되어 있는 비교기;
상기 비교기의 출력단자와 상기 제1 노드 사이에 연결되어 있는 차지펌프; 및
상기 비교기 및 상기 차지펌프로 제어 신호를 전송하는 제어기를 포함하는 CMOS 서브밴드갭 기준발생기.
제1항에 있어서,
상기 비교기는,
차동의 아날로그 입력을 비교하는 입력단;
상기 비교에 의해 동작하는 신호를 증폭하는 증폭단; 및
증폭된 신호를 디지털 신호로 변환하는 래치(latch)단을 포함하는 CMOS 서브밴드갭 기준발생기.
제2항에 있어서,
상기 래치단은 정궤환(positive feedback) 동작을 통해서 작게 증폭된 신호를 '0' 또는 '1'의 디지털 출력으로 변환하는 CMOS 서브밴드갭 기준발생기.
제1항에 있어서,
상기 차지펌프는,
상기 제어기로부터 CS신호를 입력받는 트랜스미션 게이트 스위치;
상기 제1 노드에 드레인이 연결되어 있고, 소스가 접지되어 있고, 게이트에 Start_up신호가 입력되는 제3 NMOS 트랜지스터;
상기 트랜스미션 게이트 스위치로부터 생성된 CSb신호와 상기 비교기로부터 출력된 CMP_out신호가 연산되는 XOR 회로;
상기 XOR 회로와 상기 트랜스미션 게이트 스위치 사이에 연결된 캐패시터(C_C); 및
상기 캐패시터(C_C)와 상기 트랜스미션 게이트 스위치 사이에 드레인이 연결되어 있고, 소스는 접지되어 있고, 상기 제어기로부터의 PC신호가 게이트에 입력되는 제4 NMOS 트랜지스터를 포함하는 CMOS 서브밴드갭 기준발생기.
제1항에 있어서,
상기 제1 저항과 상기 제2 저항은 동일한 저항값을 갖는 CMOS 서브밴드갭 기준발생기.
제1항에 있어서,
상기 제2 저항과 상기 제3 저항의 비를 조절하여 온도에 무관한 출력전압을 생성하는 CMOS 서브밴드갭 기준발생기.
제1항에 있어서,
상기 제4 저항의 저항값을 조절하여 출력전압을 조절하는 CMOS 서브밴드갭 기준발생기.