KR20130024556A - 전력 증폭 시스템 - Google Patents

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KR20130024556A
KR20130024556A KR1020110088075A KR20110088075A KR20130024556A KR 20130024556 A KR20130024556 A KR 20130024556A KR 1020110088075 A KR1020110088075 A KR 1020110088075A KR 20110088075 A KR20110088075 A KR 20110088075A KR 20130024556 A KR20130024556 A KR 20130024556A
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하상훈
이이
김윤석
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삼성전기주식회사
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Abstract

본 발명은 전력 증폭기, 미리 설정된 제 1 기준 전압에 상응하는 구동 전압(Vd) 및 구동 전류(Id)를 발생하는 제 1 레귤레이터, 인가되는 제어 전압에 상응하여 상기 제 1 레귤레이터의 구동 전류(Id)를 제어하는 전류 제어부, 상기 제 1 레귤레이터와 상기 전류 제어부 사이에 연결된 제 1 저항 및 상기 제 1 레귤레이터와 상기 전력 증폭기 사이에 연결된 제 2 저항, 상기 구동 전류(Id)에 상응하는 전류 및 전압을 검출하고 상기 검출된 전압에 따라 상기 전력 증폭기의 바이어스 전류를 제어하는 바이어스 제어부 및 미리 설정된 제 2 기준 전압에 상응하는 전원 전압을 발생하는 제 2 레귤레이터를 포함하는 전력 증폭 시스템으로 인가되는 입력 전압이 증가하여도 전력 증폭기로 공급되는 전류를 일정하게 조절하여 전력 증폭기의 특성을 개선할 수 있다.

Description

전력 증폭 시스템{Power amplifier system}
본 발명은 전력 증폭 시스템에 관한 것으로, 보다 상세하게는 전력 증폭기에 안정적으로 전류를 공급할 수 있는 전력 증폭 시스템에 관한 것이다.
일반적으로 이동 통신 단말기와 같은 무선 통신 시스템에서 무선으로 신호를 송수신하기 위해 전력 증폭기가 사용된다. 여기서, 전력 증폭기란 미세한 신호를 일그러짐이 적고 효율적으로 큰 신호로 증폭하여 안테나를 통해 부하에 공급하는 장치를 말한다.
이러한 전력 증폭기는 특수 반도체인 GaAs 공정에서 범용적인 씨모스(CMOS) 공정으로 설계한 씨모스 전력 증폭기를 포함하는데, 상기와 같은 씨모스 전력 증폭기는 대량 생산이 가능하므로 원가가 저렴해지고 기능이 다양한 장점이 있다.
한편, 전력 증폭기의 동작을 안정적으로 제어하기 위해서 전력 증폭기의 전원 조절기가 개발되었으며, 전원 조절기를 이용하여 전력 증폭기에 보다 안정적인 전원을 공급하기 위한 기술이 연구 및 개발되고 있다.
종래 전원 조절기를 이용하는 전력 증폭 시스템은 기준 전압에 상응하는 일정 전압을 전력 증폭기에 제공하는 전압 제어기, 입력되는 제어 전압에 따라 구동 전류를 조절하는 전류 제어기 및 구동 전압과 구동 전류를 이용하여 전력 증폭기로 인가되는 바이어스 전류를 제어하는 바이어스 제어기를 포함하며, 입력되는 제어 전압에 따라 바이어스 전류를 적절하게 조절하여 전력 증폭기로 안정적인 전류를 공급한다.
그러나, 인가되는 입력 전압의 변동에 따라 전력 증폭기로 인가되는 바이어스 전류도 변동하게 되는데, 전력 증폭기로 인가되는 바이어스 전류의 크기가 일정 범위를 벗어나면 바이어스 제어기에서는 바이어스 전류를 적절하게 제어하지 못하고, 이로 인해, 전력 증폭기의 특성이 열화되는 문제점이 발생하였다.
이와 같은 문제를 해결하기 위하여, 본 발명의 목적은 인가되는 입력 전압이 증가하여도 전력 증폭기로 공급되는 전류를 적절하게 조절하여 전력 증폭기의 특성을 개선할 수 있는 전력 증폭 시스템을 제공함에 있다.
이를 위해 본 발명에 따른 전력 증폭 시스템은 전력 증폭기; 미리 설정된 제 1 기준 전압에 상응하는 구동 전압 및 구동 전류를 발생하는 제 1 레귤레이터; 인가되는 제어 전압에 상응하는 제어 전류가 흐르도록 제어하는 전류 제어부; 상기 구동 전류에 상응하는 전류 및 전압을 검출하고 상기 검출된 전압에 따라 상기 전력 증폭기의 바이어스 전류를 제어하는 바이어스 제어부; 및 미리 설정된 제 2 기준 전압에 상응하는 전원 전압을 발생하는 제 2 레귤레이터;를 포함할 수 있다.
또한, 상기 제 1 레귤레이터와 상기 전류 제어부 사이에 연결된 제 1 저항과 상기 제 1 레귤레이터와 상기 전력 증폭기 사이에 연결된 제 2 저항;을 더 포함할 수 있다.
또한, 상기 제 1 레귤레이터는 전원단에 연결되는 소스, 게이트 및 상기 전력 증폭기의 전원 노드에 연결되는 드레인으로 구성된 제 1 트랜지스터; 및 상기 제 1 기준 전압을 입력받는 제 1 입력단과 상기 제 1 트랜지스터의 드레인에 제 3 저항을 통해 연결되고, 제 4 저항을 통해 접지에 연결된 제 2 입력단, 그리고 상기 제 1 트랜지스터(M1)의 게이트에 연결되는 출력단을 갖는 제 1 에러 증폭기;를 포함할 수 있다.
또한, 상기 전류 제어부는, 상기 제 1 레귤레이터에 연결되는 소스, 게이트 및 드레인으로 구성된 제 2 트랜지스터; 상기 제 2 트랜지스터의 드레인과 접지 사이에 연결되는 제 5 저항; 및 상기 제어 전압을 입력받는 제 1 입력단과 상기 제 2 트랜지스터의 드레인과 상기 제 2 트랜지스터에서 상기 제 5 저항으로 흐르는 전류에 대응하는 전압을 입력받는 제 2 입력단, 그리고 상기 제 2 트랜지스터의 게이트에 연결되는 출력단을 갖는 제 2 에러 증폭기;를 포함할 수 있다.
또한, 상기 바이어스 제어부는, 상기 제 1 레귤레이터에서 상기 전류 제어부로 흐르는 전류에 대응하는 전압을 입력받는 제 1 입력단과 상기 제 1 레귤레이터에서 상기 전력 증폭기로 흐르는 전류에 대응하는 전압을 입력받는 제 2 입력단 및 출력단을 갖는 제 3 에러 증폭기; 상기 제 3 에러 증폭기의 출력단과 연결되는 게이트와 전원단과 연결되는 드레인 및 소스로 구성되는 제 3 트랜지스터; 상기 제 3 트랜지스터의 소스와 연결되는 제 6 저항을 통해 상기 제 4 트랜지스터와 캐시코드 구조로 연결되는 제 4 트랜지스터;를 포함할 수 있다.
상술한 바와 같이 본 발명의 일실시예에 의한 전력 증폭 시스템에 따르면, 인가되는 입력 전압이 증가하여도 전력 증폭기로 공급되는 전류를 적절하게 조절하여 전력 증폭기의 특성을 개선할 수 있는 장점이 있다.
이로 인해, 전력 증폭 시스템의 효율을 증대시킬 수 있는 효과를 창출한다.
도 1은 본 발명에 따른 전력 증폭 시스템의 전체 블록도.
도 2 는 제 2 레귤레이터가 연결되지 않은 경우의 입력 전압(Vbat)에 따른 전원 전압(Vdd)과 노드(N3) 전압을 나타낸 그래프.
도 3은 제 2 레귤레이터가 연결된 경우의 입력 전압(Vbat)에 따른 전원 전압(Vdd)과 노드(N3) 전압을 나타낸 그래프.
도 4는 입력 전압(Vbat)에 따른 제 2 레귤레이터가 연결된 경우와 제 2 레귤레이터가 연결되지 않은 경우의 구동 전류(Id)의 변화를 나타낸 그래프.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용되는 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명에 따른 전력 증폭 시스템(100)의 전체 블록도이다.
도 1을 참조하면 본 발명에 따른 전력 증폭 시스템(100)은 증폭기를 포함할 수 있다.
상기 전력 증폭 시스템(100)은 미리 설정된 제 1 기준 전압에 상응하는 구동 전압(Vd) 및 구동 전류(Id)를 발생하는 제 1 레귤레이터(110)를 포함할 수 있다.
상기 전력 증폭 시스템(100)은 인가되는 제어 전압(Vramp)에 상응하는 제어 전류(Ic)가 흐르도록 제어하는 전류 제어부(120)를 포함할 수 있다.
상기 전력 증폭 시스템(100)은 상기 제 1 레귤레이터(110)와 상기 전류 제어부(120) 사이에 연결된 제 1 저항(R1) 및 상기 제 1 레귤레이터(110)와 상기 전력 증폭기(150) 사이에 연결된 제 2 저항(R2)을 포함할 수 있다.
상기 전력 증폭 시스템(100)은 상기 구동 전류(Id)에 상응하는 전류 및 전압을 검출하고 상기 검출된 전압에 따라 상기 전력 증폭기(150)의 바이어스 전류를 제어하는 바이어스 제어부(130)를 포함할 수 있다.
상기 전력 증폭 시스템(100)은 미리 설정된 제 2 기준 전압에 상응하는 전원 전압을 발생하는 제 2 레귤레이터를 포함할 수 있다.
도 1을 참조하면, 상기 제 1 레귤레이터(110)는 전원단에 연결되는 소스, 게이트 및 상기 전력 증폭기(150)의 전원 노드에 연결되는 드레인으로 구성된 제 1 트랜지스터(M1)를 포함할 수 있다.
또한, 상기 제 1 레귤레이터(110)는 상기 제 1 기준 전압을 입력받는 제 1 입력단과 상기 제 1 트랜지스터(M1)의 드레인에 제 3 저항(R3)을 통해 연결되고, 제 4 저항(R4)을 통해 접지에 연결된 제 2 입력단, 그리고 상기 제 1 트랜지스터(M1)의 게이트에 연결되는 출력단을 갖는 제 1 에러 증폭기(111)를 포함할 수 있다.
도 1을 참조하면, 상기 전류 제어부(120)는 상기 제 1 레귤레이터(110)에 연결되는 소스, 게이트 및 드레인으로 구성된 제 2 트랜지스터(M2)를 포함할 수 있다.
또한, 상기 전류 제어부(120)는 상기 제 2 트랜지스터(M2)의 드레인과 접지 사이에 연결되는 제 5 저항(R5)을 포함할 수 있다.
또한, 상기 전류 제어부(120)는 상기 제어 전압(Vramp)을 입력받는 제 1 입력단과 상기 제 2 트랜지스터(M2)의 드레인과 상기 제 2 트랜지스터(M2)에서 상기 제 5 저항(R5)으로 흐르는 전류에 대응하는 전압을 입력받는 제 2 입력단, 그리고 상기 제 2 트랜지스터(M2)의 게이트에 연결되는 출력단을 갖는 제 2 에러 증폭기(121)를 포함할 수 있다.
도 1을 참조하면, 상기 바이어스 제어부(130)는 상기 제 1 레귤레이터(110)에서 상기 전류 제어부(120)로 흐르는 전류에 대응하는 전압을 입력받는 제 1 입력단과 상기 제 1 레귤레이터(110)에서 상기 전력 증폭기(150)로 흐르는 전류에 대응하는 전압을 입력받는 제 2 입력단 및 출력단을 갖는 제 3 에러 증폭기(131)를 포함할 수 있다.
또한, 상기 바이어스 제어부(130)는 상기 제 3 에러 증폭기(131)의 출력단과 연결되는 게이트와 전원단과 연결되는 드레인 및 소스로 구성되는 제 3 트랜지스터(M3)를 포함할 수 있다.
또한, 상기 바이어스 제어부(130)는 상기 제 3 트랜지스터(M3)의 소스와 연결되는 제 6 저항(R6)을 통해 상기 제 4 트랜지스터(M4)와 캐시코드 구조로 연결되는 제 4 트랜지스터(M4)를 포함할 수 있다.
도 1을 참조하면, 상기 제 2 레귤레이터(140)는 전원단에 연결되는 소스, 게이트 및 상기 전류 제어부(120)에 연결되는 드레인으로 구성된 제 5 트랜지스터(M5)를 포함할 수 있다.
또한, 상기 제 2 레귤레이터(140)는 상기 제 2 기준 전압을 입력받는 제 1 입력단과 상기 제 5 트랜지스터(M5)의 드레인에 제 7 저항(R7)을 통해 연결되고, 제 8 저항(R8)을 통해 접지에 연결된 제 2 입력단, 그리고 상기 제 5 트랜지스터(M5)의 게이트에 연결되는 출력단을 갖는 제 4 에러 증폭기(141)를 포함할 수 있다.
이하, 본 발명에 따른 전력 증폭 시스템(100)의 작동 과정 및 효과를 첨부한 도면을 참조하여 설명하기로 한다.
상기 전력 증폭기(150)는 입력단(미도시)으로부터 인가받은 입력 신호를 증폭하여 출력단(미도시)을 통해 출력 신호를 출력한다. 이러한 상기 전력 증폭기(150)는 상기 구동 전압(Vd) 및 구동 전류(Id)에 의해 작동이 제어되고, 상기 구동 전압(Vd) 및 구동 전류(Id)는 하기와 같은 제어 동작에 통하여 이루어질 수 있다.
먼저, 상기 전력 증폭 시스템(100)의 제 1 레귤레이터(110)는 상기 제 1 트랜지스터(M1)의 소스 단자에 연결된 전원단으로부터 입력 전압(Vbat)을 공급받고, 미리 설정된 제 1 기준 전압(Vref1)에 상응하는 구동 전압(Vd) 및 구동 전류(Id)를 발생시킨다.
상기 제 1 에러 증폭기(111)는 미리 설정된 제 1 기준 전압(Vref1)과 상기 제 1 저항(R1)과 상기 제 2 저항(R2)에 의해 분압된 피드백 전압(Vfb1) 비교하고, 비교된 결과를 에러 값(Verr1)으로 제 1 트랜지스터(M1)의 게이트 단자로 출력한다.
이를 위해, 상기 제 1 에러 증폭기(111)는 미리 설정된 제 1 기준 전압(Vref1)이 공급되는 반전 단자(-), 상기 피드백 전압(Vfb1)이 공급되는 비반전 단자(+), 그리고 상기 제 1 트랜지스터(M1)의 게이트 단자에 접속되는 출력 단자를 포함하여 구성될 수 있다.
여기서, 상기 제 1 기준 전압(Vfef1)은 밴드 갭 기준 전압 발생부(Band Gap Reference generator:BGR)(미도시)로부터 발생될 수 있다. BGR은 온도, 공급 전압 및 공정 파라미터 등에 영향을 받지 않은 일정한 레벨의 상기 제 1 기준 전압(Vref1)을 발생한다. BGR의 구조 및 동작은 일반적인 사항이므로 여기서는 상세한 설명을 생략한다.
상기 제 1 트랜지스터(M1)는 에러 증폭기로부터 출력되는 에러 값(Verr1)에 응답하여, 입력 전압(Vbat)을 구동 전압(Vd)으로 패스한다. 이를 위해, 제 1 트랜지스터(M1)는 PMOS 트랜지스터로 구현될 수 있고, 상기 제 1 트랜지스터(M1)는 전원단에 연결되는 소스, 게이트 및 상기 제 2 저항(R2)을 통해 상기 전력 증폭기(150)의 전원 노드(N1)에 연결되는 드레인으로 구성될 수 있다. 여기서, 상기 제 1 트랜지스터(M1)의 형태는 PMOS 트랜지스터에 국한되지 않으며 다양한 형태의 트랜지스터들이 이용될 수 있다.
상기 제 1 레귤레이터(110)의 작동 과정을 보다 구체적으로 살펴보면, 상기 제 1 기준 전압(Vref1)이 상기 제 3 저항(R3) 및 제 4 저항(R4)에 의해 분압된 피드백 전압(Vfb1)보다 높으면 상기 제 1 에러 증폭기(111)의 출력 전압(Verr1)은 낮아지게 되고, 역으로 상기 제 1 기준 전압(Vref1)이 피드백 전압(Vfb1)보다 낮으면 상기 제 1 에러 증폭기(111)의 출력 전압(Verr1)은 높아지게 된다.
상기 제 1 에러 증폭기(111)의 출력 전압(Verr1)이 낮아지면, 상기 제 1 트랜지스터(M1)는 P-채널 MOS 트랜지스터일 경우, 게이트-소스간 전압이 커지게 되며, 온(ON)-저항이 작아지게 되어 구동 전압(Vd)을 상승시키도록 기동하고, 역으로, 상기 제 1 에러 증폭기(111)의 출력 전압(Verr1)이 높아지게 되면, 상기 제 1 트랜지스터(M1)의 온-저항을 높여서, 구동 전압(Vd)을 낮추도록 기동하여 일정한 값으로 유지되는 구동 전압(Vd)을 발생시킨다.
상기 전류 제어부(120)에 포함된 상기 제 5 저항(R5)은 노드(N2)와 접지(GND) 사이에 접속되어 상기 제 2 트랜지스터(M2)의 드레인 단자로부터 노드(N2)를 경유하여 접지(GND)로 흐르는 전류에 대응하는 전압이 노드(N2)에 검출되도록 한다.
또한, 상기 전류 제어부(120)에 포함된 상기 제 2 에러 증폭기(121)는 제어 전압(Vramp)과 상기 제 5 저항(R5)에 의해 노드(N2)에 걸리는 피드백 전압(Vfb2)을 이용하여 전류 제어신호(Verr2)를 생성한다. 이를 위해, 상기 제 2 에러 증폭기(121)는 제어 전압(Vramp)이 공급되는 비반전 단자(+), 노드(N2)에 검출된 피드백 전압(Vfb2)이 공급되는 반전 단자(-), 그리고 상기 제 2 트랜지스터(M2)의 게이트 단자에 접속되는 출력 단자를 포함하여 구성될 수 있다.
여기서, 제어 전압(Vramp)은 미리 설정된 전원 전압이 될 수 있고, 예를 들어, 전력 증폭 시스템(100)이 송신 시스템에 적용되는 경우, 제어 전압(Vramp)은 송신 전력에 상응하는 전압으로 설정될 수 있다.
이와 같이 구성된 상기 전류 제어부(120)는 제어 전압(Vramp)을 가지는 전압 플로워(Voltage Follower)로 동작하는 것으로, 제어 전압(Vramp)과 피드백 전압(Vfb2)의 전압 레벨에 따라 전류 제어신호(Verr2)를 생성하여 상기 제 5 트랜지스터(M5)의 게이트 단자로 출력하여 상기 제 5 트랜지스터(M5)를 제어함으로써 상기 제 1 저항(R1) 및 상기 제 2 트랜지스터(M2)를 경유하여 흐르는 제어 전류(Ic)를 제어할 수 있다.
상기 전류 제어부(120)에 의해 제어된 제어 전류(Ic)가 결정되면, 상기 제 1 레귤레이터(110)와 상기 전류 제어부(120) 사이에 연결된 제 1 저항(R1) 및 상기 제 1 레귤레이터(110)와 상기 전력 증폭기(150) 사이에 연결된 제 2 저항(R2)의 저항비에 의해 구동 전류(Id)가 결정된다.
여기서, 예를 들어, 상기 제 1 저항(R1)은 50Ω으로 설정되고, 상기 제 2 저항(R2)은 50mΩ으로 설정되어 1000:1의 저항비를 갖도록 구성될 수 있다. 이에 따라, 상기 제 2 저항(R2)을 경유하여 상기 전력 증폭기(150)로 흐르는 전류는 상기 전력 증폭기(150)에 제공되는 구동 전류(Id)로 이용될 수 있다.
상기 바이어스 제어부(130)에 포함된 상기 제 3 에러 증폭기(131)는 노드(N3)에 걸리는 전압을 검출하여 비반전 단자(+)를 통해 입력받고, 전원 노드(N1)에 걸리는 전압을 검출하여 반전 단자(-)를 통해 입력받는다.
이때, 상기 제 3 에러 증폭기(131)는 반전 단자와 비반전 단자를 통해 입력받은 두 전압의 차 전압을 상기 제 3 트랜지스터(M3)의 게이트 전압으로 제공한다. 그러면, 게이트 전압은 상기 제 3 트랜지스터(M3)로 인가되고, 상기 게이트 전압에 따라 상기 제 3 트랜지스터(M3)가 동작하여 상기 제 4 트랜지스터(M4)의 소스에서 드레인으로 흐르는 전류를 결정하고, 이에 따라 상기 전력 증폭기(150)에 흐르는 바이어스 전류를 제어함으로써 상기 제 3 에러 증폭기(131)의 반전 단자 및 비반전 단자를 통해 입력받은 두 전압이 같아지도록 작동할 수 있다.
상기 제 2 레귤레이터(140)에 포함된 제 5 트랜지스터(M5)의 소스 단자는 전원단에 연결되어 입력 전압(Vbat)을 공급받고, 미리 설정된 제 2 기준 전압(Vref2)에 상응하는 전원 전압(Vdd)를 발생시킨다. 여기서, 상기 전원 전압(Vdd)은 상기 전류 제어부(120)에 포함된 상기 제 2 트랜지스터(M2)의 구동에 필요한 전압이다.
상기 제 2 레귤레이터(140)에 포함된 상기 제 4 에러 증폭기(141)는 미리 설정된 제 2 기준 전압(VREF2)을 제 7 저항(R7) 및 제 8 저항(R8)에 의해 분압된 피드백 전압(Vfb2)과 비교하고, 비교된 결과를 에러 값(Verr3)으로 제 5 트랜지스터(M5)의 게이트 단자로 출력한다.
이를 위해, 상기 제 4 에러 증폭기(141)는 미리 설정된 제 2 기준 전압(Vref2)이 공급되는 반전 단자(-), 상기 피드백 전압(Vfb2)이 공급되는 비반전 단자(+), 그리고 상기 제 5 트랜지스터(M5)의 게이트 단자에 접속되는 출력 단자를 포함하여 구성될 수 있다.
여기서, 제 2 기준 전압(VREF2)는 밴드 갭 기준 전압 발생부(BGR:Band Gap Reference generator)(미도시)로부터 발생될 수 있다.
제 5 트랜지스터(M5)는 에러 증폭기로부터 출력되는 에러 값(Verr3)에 응답하여, 입력 전압(Vbat)을 상기 제 2 트랜지스터(M2)의 전원 전압(Vdd)으로 패스한다. 이를 위해, 제 5 트랜지스터(M5)는 PMOS 트랜지스터로 구현될 수 있고, 상기 제 5 트랜지스터(M5)는 전원단에 연결되는 소스, 게이트 및 상기 전류 제어부(120)에 연결되는 드레인으로 구성될 수 있다. 보다 구체적으로, 상기 제 5 트랜지스터(M5)의 드레인 단자는 상기 전류 제어부(120)에 포함된 상기 제 2 트랜지스터(M2)의 전원 단자(121a)에 연결될 수 있다. 상기 제 5 트랜지스터(M5)의 형태는 PMOS 트랜지스터에 국한되지 않으며 다양한 형태의 트랜지스터들이 이용될 수 있다.
상기 제 2 레귤레이터(140)의 작동 과정을 보다 구체적으로 살펴보면, 상기 제 2 기준 전압(Vref2)이 상기 제 7 저항(R7) 및 제 8 저항(R8)에 의해 분압된 피드백 전압(Vfb2)보다 높으면 상기 제 4 에러 증폭기(141)의 출력 전압(Verr3)은 낮아지게 되고, 역으로 상기 제 2 기준 전압(Vref2)이 피드백 전압(Vfb2)보다 낮으면 상기 제 4 에러 증폭기(141)의 출력 전압(Verr3)은 높아지게 된다.
상기 제 4 에러 증폭기(141)의 출력 전압(Verr3)이 낮아지면, 상기 제 5 트랜지스터(M5)가 P-채널 MOS 트랜지스터일 경우, 게이트-소스간 전압이 커지게 되며, 온(ON)-저항이 작아지게 되어 전원 전압(Vdd)을 상승시키도록 기동하고, 역으로, 상기 제 4 에러 증폭기(141)의 출력 전압(Verr3)이 높아지게 되면, 상기 제 5 트랜지스터(M5)의 온-저항을 높여서, 전원 전압(Vdd)을 낮추도록 기동하여 상기 전원 전압(Vdd)를 일정한 값으로 발생시킨다.
도 2 는 제 2 레귤레이터(140)가 연결되지 않은 경우의 입력 전압(Vbat)에 따른 전원 전압(Vdd)과 노드(N3) 전압을 나타낸 그래프이고, 도 3은 제 2 레귤레이터(140)가 연결된 경우의 입력 전압(Vbat)에 따른 전원 전압(Vdd)과 노드(N3) 전압을 나타낸 그래프이다.
도 2를 참조하면, 제 2 레귤레이터(140)가 연결되지 않은 경우 상기 제 2 트랜지스터(M2)를 구동하는 전원 전압(Vdd)은 입력 전압(Vbat)에 의해 제공되므로 입력 전압(Vbat)이 증가할수록 전원 전압(Vdd)도 이에 비례하여 증가함을 알 수 있다. 그러나, 노드(N3) 전압은 상기 제 1 레귤레이터(110)의 작동에 따라 입력 전압(Vbat)이 3.8V 이상으로 증가하더라도 3.6V로 일정하게 유지됨을 알 수 있다.
이에 따라, 도 2에 도시된 바와 같이 입력 전압(Vbat)이 3.8V 이상으로 증가하게 되면 이에 비례하여 전원 전압(Vdd)과 노드(N3) 전압의 편차가 증가하게 된다.
그러나, 도 3을 참조하면, 상기 제 2 레귤레이터(140)가 연결되어 있는 경우, 전원 전압(Vdd)은 제 2 레귤레이터(140)의 작동에 따라 입력 전압(Vbat)이 3.8V 이상으로 증가하더라도 3.6V로 일정하게 유지된다.
따라서, 상기 제 2 레귤레이터(140)가 연결되어 있지 않은 경우와 달리, 입력 전압(Vbat)이 3.8V 이상으로 증가하더라도 전원 전압(Vdd)과 노드(N3) 전압의 편차가 발생하지 않는다.
도 4는 입력 전압(Vbat)에 따른 제 2 레귤레이터(140)가 연결된 경우와 제 2 레귤레이터(140)가 연결되지 않은 경우의 구동 전류(Id)의 변화를 나타낸 그래프이다.
도 4를 참조하면, 입력 전압(Vbat)이 3.0V 일 때 구동 전류(Id)는 제 2 레귤레이터(140)가 연결된 경우와 제 2 레귤레이터(140)가 연결되지 않은 경우 모두 21.4mA를 나타낸다. 그러나, 입력 전압(Vbat)이 3.8V 이상으로 증가하면 상기 제 2 레귤레이터(140)가 없는 경우, 도 2에 나타난 바와 같이, 전원 전압(Vdd)과 노드(N3) 전압 사이의 편차에 의해 구동 전류(Id)가 점차 낮아져 입력 전압(Vbat)이 4.5V 일 때 구동 전류(Id)는 18.4mA를 나타낸다.
이에 반해, 상기 제 2 레귤레이터(140)가 연결된 경우, 도 3에 나타난 바와 같이, 전원 전압(Vdd)과 노드(N3) 전압 사이에 편차가 발생하지 않아 입력 전압(Vbat)이 3.8V 이상으로 증가하더라도 구동 전류(Id)가 일정하게 유지된다.
이와 같이, 상기 제 2 레귤레이터(140)의 작동에 따라 입력 전압(Vbat)의 변동에 관계없이 구동 전류(Id)를 일정하게 유지할 수 있어 상기 전력 증폭기(150)를 안정적으로 제어할 수 있어 전력 증폭기(150)의 특성을 개선할 수 있다.
본 명세서에 기재되는 실시예와 도면에 도시되는 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
100 : 전력 증폭 시스템
110 : 제 1 레귤레이터
120 : 전류 제어부
130 : 바이어스 제어부
140 : 제 2 레귤레이터
150 : 전력 증폭기

Claims (6)

  1. 전력 증폭기;
    미리 설정된 제 1 기준 전압에 상응하는 구동 전압 및 구동 전류를 발생하는 제 1 레귤레이터;
    인가되는 제어 전압에 상응하는 제어 전류가 흐르도록 제어하는 전류 제어부;
    상기 구동 전류에 상응하는 전류 및 전압을 검출하고 상기 검출된 전압에 따라 상기 전력 증폭기의 바이어스 전류를 제어하는 바이어스 제어부; 및
    미리 설정된 제 2 기준 전압에 상응하는 전원 전압을 발생하는 제 2 레귤레이터;
    를 포함하는
    전력 증폭 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 레귤레이터와 상기 전류 제어부 사이에 연결된 제 1 저항과 상기 제 1 레귤레이터와 상기 전력 증폭기 사이에 연결된 제 2 저항;
    을 더 포함하는
    전력 증폭 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 레귤레이터는,
    전원단에 연결되는 소스, 게이트 및 상기 전력 증폭기의 전원 노드에 연결되는 드레인으로 구성된 제 1 트랜지스터; 및
    상기 제 1 기준 전압을 입력받는 제 1 입력단과 상기 제 1 트랜지스터의 드레인에 제 3 저항을 통해 연결되고, 제 4 저항을 통해 접지에 연결된 제 2 입력단, 그리고 상기 제 1 트랜지스터(M1)의 게이트에 연결되는 출력단을 갖는 제 1 에러 증폭기;
    를 포함하는
    전력 증폭 시스템.
  4. 제 1 항에 있어서,
    상기 전류 제어부는,
    상기 제 1 레귤레이터에 연결되는 소스, 게이트 및 드레인으로 구성된 제 2 트랜지스터;
    상기 제 2 트랜지스터의 드레인과 접지 사이에 연결되는 제 5 저항; 및
    상기 제어 전압을 입력받는 제 1 입력단과 상기 제 2 트랜지스터의 드레인과 상기 제 2 트랜지스터에서 상기 제 5 저항으로 흐르는 전류에 대응하는 전압을 입력받는 제 2 입력단, 그리고 상기 제 2 트랜지스터의 게이트에 연결되는 출력단을 갖는 제 2 에러 증폭기;
    를 포함하는
    전력 증폭 시스템.
  5. 제 1 항에 있어서,
    상기 바이어스 제어부는,
    상기 제 1 레귤레이터에서 상기 전류 제어부로 흐르는 전류에 대응하는 전압을 입력받는 제 1 입력단과 상기 제 1 레귤레이터에서 상기 전력 증폭기로 흐르는 전류에 대응하는 전압을 입력받는 제 2 입력단 및 출력단을 갖는 제 3 에러 증폭기;
    상기 제 3 에러 증폭기의 출력단과 연결되는 게이트와 전원단과 연결되는 드레인 및 소스로 구성되는 제 3 트랜지스터;
    상기 제 3 트랜지스터의 소스와 연결되는 제 6 저항을 통해 상기 제 4 트랜지스터와 캐시코드 구조로 연결되는 제 4 트랜지스터;
    를 포함하는
    전력 증폭 시스템.
  6. 제 1 항에 있어서,
    상기 제 2 레귤레이터는,
    전원단에 연결되는 소스, 게이트 및 상기 전류 제어부에 연결되는 드레인으로 구성된 제 5 트랜지스터; 및
    상기 제 2 기준 전압을 입력받는 제 1 입력단과 상기 제 5 트랜지스터의 드레인에 제 7 저항을 통해 연결되고, 제 8 저항을 통해 접지에 연결된 제 2 입력단, 그리고 상기 제 5 트랜지스터의 게이트에 연결되는 출력단을 갖는 제 4 에러 증폭기;
    를 포함하는
    전력 증폭 시스템.
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