JP2008259420A - 半導体基板用のチャージポンプ - Google Patents

Abstract

【課題】ＣＭＯＳ集積回路の基板（サブストレート）に負のバイアスを与えるチャージポンプを提供する。
【解決手段】低電圧電流源は可変周波数発振器に給電する低電圧信号を生成する。低電圧信号は基板のバイアスが負になるまでは僅かに高い電圧である。発振器は、チャージポンプを必要としない時には低電力消費のために低周波数で動作し、チャージポンピングが実際に必要であるか、またはを最も必要とするらしい時には高周波数で動作する。発振器は、チャージポンプシステムの総合動作を制御するタイミング信号発生器を制御してタイミング信号を生成させる。コンパレータは、基板電圧を正の値に変換する電圧変換回路の出力と参照電圧とを比較し、基板電圧が所望レベルより正であればポンプ作動信号をポンプ信号発生器へ送り、チャージポンプを動作させるのに必要な信号を生成させる。
【選択図】図２

Description

本発明は電子回路に関し、より詳しく述べれば相補形金属酸化膜半導体（ＣＭＯＳ）内に負の基板（サブストレート）バイアスを発生するためのチャージポンプに関する。

ＭＯＳトランジスタは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような電子回路に広く使用されている。ＮＭＯＳトランジスタでは、Ｎ型ソース領域が、Ｐ型チャネル領域によってＮ型ドレイン領域から分離されている。これら３つの全ての領域はＰ型半導体基板内に形成されている。ソース領域とドレイン領域との間のチャネル領域内に集まる電子は、チャネル領域上に配置されているゲート電極に正電圧を印加することによって、ドレイン領域からソース領域へ流れることができる。ＰＭＯＳトランジスタは、これらの領域の導電型が反転していること、及びソース領域からドレイン領域へ電流が流れることができるようにするためには負のゲート電圧を必要とすることを除いて、同一の構造を有している。

ＮＭＯＳトランジスタは、ＮＭＯＳ（または、ＣＭＯＳ回路内のＮＭＯＳトランジスタ）のＰ型基板を回路接地に対して負に駆動する、換言すれば負の基板バイアスが存在すると、より良好に動作することが分かっている。このような負の基板バイアスは、回路の総合的な性能にとって多くの長所を提供する。より詳しく述べれば、負の基板バイアスは、ＮＭＯＳトランジスタのソース・ドレイン容量を減少させ、ラッチアップの可能性を低下させ、ノードが接地以下に駆動された時のＰＮダイオード注入を減少させ、実効ボディ効果を減少させるが、これらは全てＣＭＯＳ回路には望ましいものである。
負の基板バイアスを作るために、典型的には、チャージポンプ回路が使用される。しかしながら、一旦負の基板バイアスが達成されても、それは恒久的に持続するものではない。例えば、比較的高いドレイン・ソース電圧でＮＭＯＳトランジスタが導通すると、ソース領域からドレイン領域へ走行する電子の若干が十分なエネルギでチャネル領域内の原子と衝突し、電子／正孔対を形成させる。生成された電子は正のゲート電圧によってチャネルの表面に引きつけられ、一方電子は正のドレイン電圧によってドレインに引きつけられるので、電子はソースからドレインへの電子の通常の流れに単純に追加される。これに対して、正に帯電した正孔は正に帯電したゲートによって反撥され、チャネル領域から遠去けられて基板内へ進む。過剰正孔によって発生した基板電流が基板をより正に帯電させるので、負の基板バイアスに反作用するようになる。ＤＲＡＭにおいては、メモリが読み出されるか、または書き込まれる時に、多くのトランジスタがオン及びオフにスイッチするので、かなりな量の基板電流が生成される。基板電流のこの成分は、回路全体の逆バイアスされた全Ｐ−Ｎダイオードのバックグラウンド（即ち、スタンバイ）漏洩電流より大きい大きさになり得る。従って、チャージポンプは、スタンバイ中の低基板電流、及び高活動状態中の高基板電流を除去して負の基板バイアスを維持しなければならない。

図１は、正の電源電圧（Ｖ_CC）とキャパシタンスＣ１の第１の端子６との間に結合されている第１のスイッチ４を含むチャージポンプ２の概念図である。第２のスイッチ８が、接地電位（Ｖ_SS）とキャパシタンスＣ１の第２の端子１０との間に結合されている。第３のスイッチ１２が（Ｖ_SS）とキャパシタンスＣ１の端子６との間に結合され、第４のスイッチ１４が基板（電圧（Ｖ_BB）によって表されている）とキャパシタンスＣ１の端子１０との間に結合されている。動作を説明すると、スイッチ４及び８が共に閉じる（導電状態になる）と、キャパシタンスＣ１は（Ｖ_CC）と（Ｖ_SS）との差に等しい電圧まで充電される。図１では（Ｖ_CC）＝５ボルト、（Ｖ_SS）＝０ボルトであるから、キャパシタンスＣ１は、ノード６がノード１０よりも５ボルト正に充電される。次いで、スイッチ４及び８が開き、スイッチ１２及び１４が共に閉じる。これによりキャパシタンスＣ１の正端子６が接地電位に結合されるので、キャパシタンスＣ１の負端子１０はスイッチ１４を通してＶ_BBを負の５ボルトに駆動しようとする。次いで、スイッチ１２及び１４が開き、このシーケンス自体が繰り返される。典型的には発振器（図示してない）がこの繰り返しスイッチングシーケンスを制御し、検出器（図示してない）が基板電圧を監視してポンピング動作を制御し、基板を適切な負の電圧レベルに維持する。

以下の詳述するように、公知のチャージポンプは、かなりな量の電力を消費し（さらなるポンピングが要求されない場合であっても、１ミリワットまたはそれ以上である場合が多い）、それらが動作する際に正の基板電流を追加するためにそれら自体に悪影響を及ぼすことが多く、そして一般的には動作は非効率的である。

本発明は、極めて僅かな電力しか消費しない（例示の実施例では、付加的なポンピングを必要としない場合には、約50マイクロワットまたはそれ以下)チャージポンプを目指している。本発明によるチャージポンプは、それが動作する際に基板電流を追加することがなく、公知のチャージポンプよりも効率的に動作する。本発明の一実施例においては、集積回路上の低電圧レギュレータが可変周波数発振器に給電するための集積回路上の低電圧源となり、発振器のノードは接地と、例えば約1.5ボルトの安定化低電圧源との間で振動する。低電圧レギュレータは、ある負の基板バイアスが達成され、発振器の動作を適切に始動させるようになるまで、僅かに高い電圧を供給する。低電圧源は、公知の発振器に比して、この発振器の電力消費を劇的に減少させる。発振器は、チャージポンプが必要ではない場合（即ち、基板電圧が所望の負バイアス電圧レベルにあるか、またはそれ以下であり、回路がスタンバイ状態にある場合）には低電力消費のために低周波数で動作し、チャージポンプが必要であるか、または必要であるらしい場合には遙かに高い周波数で動作する。例えば、基板電圧が所望の負のバイアス電圧レベルよりも正である場合にはチャージポンプが必要であろうし、また集積回路が典型的に高基板電流を生成するモードで動作している場合にはチャージポンプが必要であり得る。可変周波数発振器は、チャージポンプの総合動作を制御するために使用されるタイミング信号を生成するタイミング信号発生器を制御する。

電圧変換回路は、負の基板電圧を正の電圧信号（例えば、０乃至＋５ボルト）に変換する。これにより、動作に際して（基板電流を追加することなく）普通のコンパレータを使用して（変換された）基板電圧を正の参照電圧と比較することが可能になる。基板が所望のレベルよりも正であると、コンパレータはポンプ作動信号を生成してポンプ信号発生器へ供給し、チャージポンプをターンオンさせる。
一実施例では、チャージポンプ自体は図１のスイッチ１４のスイッチング機能を遂行させるためにＮＭＯＳトランジスタを使用している。このＮＭＯＳトランジスタは、導通している時にしきい値電圧が失われないように、またスイッチ１２によってキャパシタＣ１のノード６が「低」に駆動される時に基板内にＰ−Ｎダイオード注入が生じないように構成されている。同様に、他の全てのスイッチ４、８、及び１４は、しきい値電圧降下を呈さない。例示実施例においては、本発明の１段ポンプは、＋5.0ボルトの電源で動作させた時（レギュレータは動作不能にされている）に、基板を−4.9ボルトまでポンプすることができる。

本発明のチャージポンプ回路の本質及び長所は、以下の添付図面に基づく説明からより明白になるであろう。

概要
図２は、本発明による基板チャージポンピングシステム２０の実施例のブロック線図である。低電圧発生器２４は、バス３２を通して低めにした電位源（電力節約のため）を供給し、可変（例えば、２周波数）周波数発振器２８及びタイミング信号発生器３４に給電する。可変周波数発振器２８は、バス３６を通して高または低周波数の振動信号をタイミング信号発生器３４に供給する。高周波数は高速ポンピング用であり、低周波数は低めの電力用である。それに応答してタイミング信号発生器３４は、回路の残余の部分の動作を制御するタイミング信号を供給する。即ち、発生器３４は、バス４８を通して論理電圧レベル変換器４０、コンパレータ５６、及び基板電圧変換器４４へタイミング信号を供給する。

論理電圧レベル変換器４０は、発振器２８及びタイミング信号発生器３４が発生した例えば０乃至＋1.5ボルトの低電圧信号を、例えば０乃至＋５ボルトの高めの電圧信号に変換する。高めの電圧信号はバス５０を通してコンパレータ５６に供給される。基板電圧変換器４４は、基板電圧を接地より下のレベルから接地より上のレベルに変換し、バス５８を通してコンパレータ５６に供給する。コンパレータ５６は、バス５８上の変換された電圧とバス６０上の参照電圧とを比較し、必要な時にバス６８を通してポンプ作動信号をポンプ信号発生器６４に供給する。コンパレータ５６は、SPUMP信号ライン７０及びNSPUMP信号ライン７２上に相補的なSPUMP/NSPUMP（低速ポンプ／非低速ポンプ＝低周波数／非低周波数）信号をも発生して発振器２８へ供給する。SPUMP及びNSPUMP信号は、発振器の周波数を制御するために使用される。ポンプ信号発生器６４はバス７６上に、チャージポンプ８０の動作を制御するためのタイミング信号を生成する。チャージポンプ８０は、ダイオード接続されたトランジスタ内に望ましくないしきい値降下を呈さない特別な回路を使用する。

発振器
図３は、２（デュアル）周波数自走発振器２８の特定実施例のブロック線図である。発振器２８は、インバータの形状の奇数の発振器段８４Ａ−Ｅからなる。各発振器段の出力端子は次の発振器段の入力端子に接続され、発振器段８４Ｅの出力端子は発振器段８４Ａの入力端子に接続されてリング発振器を形成している。リング発振器は、リング内の各ノードが論理「１」及び論理「０」を交互するにつれて、自走発振信号を生成する。各発振器段８４Ａ−Ｅは、源２４から電力を受けるためにバス３２に接続されている（図示してない）。
図４は、発振器段８４Ａ−Ｅとして使用するのに適した公知の発振器段の回路図である。この発振器段は、ＰＭＯＳトランジスタ８８と、それに結合されているＮＭＯＳトランジスタ９２からなっている。トランジスタ８８のソース端子９４はＶ_CCに接続され、ドレイン端子９６は出力ノード９８に接続され、そしてゲート端子は入力ノード１０４に接続されている。ノード１０４は前段の出力ノードから（即ち、もしこの段が８４Ｃであれば、段８４Ｂから）信号を受ける。ＮＭＯＳトランジスタ９２は、ドレイン端子１０６が出力ノード９８に接続され、ソース端子１０８がＶ_SSに接続され、そしてゲート端子１１０が入力ノードに接続されている。

以下にＶ_CCを＋５ボルトとし、Ｖ_SSを接地（０ボルト）としてこの段の動作を説明する。ＰＭＯＳトランジスタ８８が、そのソース電圧より約0.7ボルト低いしきい値電圧｜Ｖ_tp｜を有し、ＮＭＯＳトランジスタ９２が、そのソース電圧より約0.8ボルト高いしきい値電圧Ｖ_tnを有しているものとする。入力ノード１０４が０ボルトにセットされている場合には、ＰＭＯＳトランジスタ８８はオンであり、ＮＭＯＳトランジスタ９２はオフであって出力ノード９８は＋５ボルトになる。入力ノード１０４の電位が＋0.8ボルト以上に上昇すると、ＮＭＯＳトランジスタ９８がターンオンする。入力ノード１０４の電位が＋4.3ボルトに達するか、または超えると、ＰＭＯＳトランジスタ８８がターンオフする。その後はＮＭＯＳトランジスタ９２だけが導通し、出力ノード９８は０ボルトになる。入力ノード１０４の電圧が＋５ボルトから０ボルトにスウィングすると反転が発生する。

この段に伴う問題は、入力ノード１０４が＋0.8ボルトと＋4.3ボルトとの間にある時に、ＰＭＯＳトランジスタ８８及びＮＭＯＳトランジスタ９２が同時に導通し、かなりな量の電流（多分100マイクロアンペア程度）を引込むことである。
本発明によれば、低電圧発生器２４がバス３２上に低電圧信号を供給し、発振器２８に給電する。この低電圧は、しきい値電圧Ｖ_tn及びＶ_tpの絶対値の合計に等しい。上述したＶ_tp及びＶ_tnを使用すると、ＰＭＯＳトランジスタ８８のソース端子９４は、本発明によれば＋５ボルトに結合されるのではなく、＋1.5ボルト電位に結合される。従って、入力ノード１０４が０ボルトである時には、ＰＭＯＳトランジスタ８８が導通し、ＮＭＯＳトランジスタ９２がオフになって出力ノード９８は＋1.5ボルトになる。入力ノード１０４の電位が＋1.5ボルトまで上昇し続けると、ＮＭＯＳトランジスタ９８だけが導通する。入力ノード１０４の電圧が０と＋1.5ボルトとの間でスウィングしても、ＰＭＯＳトランジスタ８８及びＮＭＯＳトランジスタ９２は同時に導通することはないので、公知のインバータ段の過大な電力消費は排除されるようになる。更に、これらのトランジスタを低電圧で動作させることは、ゲートを充電及び放電させる電荷はより少なくてよいから、電力消費が更に減少することを意味している。タイミング信号発生器３４の論理も、電力を節約するために低電圧で動作する。

低電圧発生器
図５は、低電圧発生器２４の特定の実施例の回路図である。極めて狭く、そして極めて長いチャネルの、従って弱いＰＭＯＳトランジスタ１００のソース端子１０２は（Ｖ_CC）に接続され、ドレイン端子１０４はノード１０８に接続され、そしてゲート端子１１２は（Ｖ_SS）に接続されている。中程度の広さの、短いチャネルのＮＭＯＳトランジスタ１１４のゲート端子１１８及びドレイン端子１２２は一緒にノード１０８に接続され、ソース端子１２６はノード１３０に接続されている。別の同じようなＮＭＯＳトランジスタ１３４のゲート端子１３８及びドレイン端子１４２は一緒にノード１３０に接続され、ソース端子１４４はノード１４８に接続されている。中程度の広さの、短いチャネルのＰＭＯＳトランジスタ１５２のソース端子１６４はノード１４８とそのＮウェル（線１６８によって略示してある）とに接続されている。ＰＭＯＳトランジスタ１５２のゲート端子１５４及びドレイン端子１５８はノード１６２に接続され、ノード１６２自体は（Ｖ_SS）に接続されている。

動作を説明する。トランジスタ１００、１１４、１３４、及び１５２は分圧器を形成している。トランジスタ１００は、ダイオード接続されたトランジスタ１１４、１３４、及び１５２を通して極めて小さい電流を供給し、各トランジスタはそのトランジスタのしきい値電圧より僅かに高い電圧でこの小さい電流を支える。従って、ノード１６２の電圧は０ボルト、ノード１４８の電圧は｜Ｖ_tp｜ボルト、ノード１３０の電圧は｜Ｖ_tp｜＋Ｖ_tnボルト、そしてノード１０８の電圧は｜Ｖ_tp｜＋Ｖ_tn＋Ｖ_tnボルトになる。
幅が広く、短いチャネルのＮＭＯＳトランジスタ１７０のゲート端子１７４はノード１０８に接続され、ドレイン端子１７８は（Ｖ_CC）に接続され、ソース端子１８０はバス３２に接続されている。トランジスタ１７０はソースフォロアとして接続されているので、バス３２上の電圧はノード１０８上の電圧より１ＮＭＯＳしきい値電圧分だけ低くなる。即ち、上述した値の場合には、バス３２上の電圧は｜Ｖ_tp｜＋（Ｖ_tn）、即ち＋1.5ボルトになる。

好ましい実施例では、発振器２８に給電するために低電圧信号を使用しているから、もし例えばＮＭＯＳトランジスタ９２が負のしきい値電圧を有するデプレッションモードであれば、発振器２８は誤動作する可能性がある。これは、負の基板電圧が欠如する場合、即ち、ポンプが負の基板バイアスを確立する前にのみ発生し得るものである。従って、発振器２８の適切な動作を保証するために、図６に示す低電圧発生器２４の代替実施例を使用することができる。図６に示す回路と、図５に示す回路との唯一の相違点は、ノード１６２と（Ｖ_SS）との間に、付加的な中程度に広く、短いチャネルのＰＭＯＳトランジスタ２００が挿入されていることである。図６に示すように、ＰＭＯＳトランジスタ２００のゲート端子２０４は基板（基板電圧（Ｖ_BB）によって表されている）に接続され、ソース端子２０８はノード１６２とそのＮウェル（線２１２によって表されている）とに接続され、そしてドレイン２１６は（Ｖ_SS）に接続されている。

基板が負にバイアスされる前にＰＭＯＳトランジスタ２００のゲートは０ボルトに等しくなり、トランジスタ２００を流れる電流がノード１６２をＶ_SSより１ＰＭＯＳしきい値分高くする。ノード１０８の電圧は｜Ｖ_tp｜＋｜Ｖ_tp｜＋（Ｖ_tn）＋（Ｖ_tn）になり、バス３２上に｜Ｖ_tp｜＋｜Ｖ_tp｜＋（Ｖ_tn）の電圧を発生させる。この高めの電圧は、たとえＮＭＯＳトランジスタが僅かに負のしきい値電圧を有しているとしても、各発振器段の適切な動作を保証するのに十分である。チャージポンプがポンピングを開始し、負の基板バイアスが確立されると、バス３２上のこの高めの電圧は最早必要でなくなる。Ｖ_BBが負になると、ソースフォロアＰＭＯＳトランジスタ２００はノード１６２を（Ｖ_SS）に引下げる。これにより、ノード１０８には｜Ｖ_tp｜＋（Ｖ_tn）＋（Ｖ_tn）が、そしてバス３２上には低い｜Ｖ_tp｜＋（Ｖ_tn）電圧が発生し、初期始動後の電力消費は最小になる。

２（デュアル）周波数発振器
公知のシステムではチャージポンピングは、２つの分離したチャージポンプを使用して達成されることが多い。低基板電流期間中には低電力消費の小さめのチャージポンプが作動させられ、高基板電流期間中には小さめのチャージポンプと大きめのチャージポンプの両方が作動させられる。例えばＤＲＡＭを使用する場合、メモリがスタンバイモードにある時には小さめのチャージポンプが使用され、メモリが活動サイクル（即ち、読み出しまたは書き込み）にある時には何時でも両ポンプが使用される。本発明は、２つの分離した発振器回路を使用する代わりに単一のチャージポンプを使用し、基板内へのポンプ電流及びポンプが消費する電流の両方を、発振器２８の周波数を変化させることによって制御できるようにしている。

スタンバイ中、発振器２８は比較的低い周波数（例えば、≒200ｋＨｚ）の発振器信号（図７参照）を生成するので、システム内の全ての構成要素が消費する電力は低い。サイクル当たり１回（例えば図示してあるように、各サイクルの先縁において）、基板電圧が参照電圧と比較される。基板電圧が所望の基板バイアス電圧に等しいか、それより低い限り、発振器２８はこの低周波数で動作し続ける。電圧比較によって、ポンピングが必要であると決定された時（即ち、基板電圧が所望の負の基板バイアス電圧よりも正になった時）には、以下に説明するようにSPUMPライン７０及びNSPUMPライン７２上の信号を介して、発振器２８は高めの周波数（例えば、≒20ＭＨｚ）に切り替わる。更に、コンパレータ５６がバス６８上に単一のポンプ作動用正パルスを生成するので、チャージポンプ８０は図１に関して説明したように単一のポンピングサイクルを実行することができる。各発振器信号の先縁において引き続き比較機能が遂行され、ポンピングが必要であることをコンパレータ５６が決定する度に対応するポンプ作動信号が生成される。コンパレータ５６がポンピングは最早必要ではないことを決定した場合には、コンパレータ５６はSPUMPライン７０及びNSPUMPライン７２上に適切な信号を生成し、発振器２８を低周波数、低電力モードに復帰させる。この実施例では、ポンピングが実際に必要であろうと、なかろうと、関連回路が典型的に高基板電流を流すようなモードで動作していれば（例えば、ＤＲＡＭが活動サイクルにある時には）発振器２８は高めの周波数で動作する。以上のように、ポンピングは必要に応じて発生し、発振器２８の高周波数モードは、チャージポンプ８０が高い基板電流状態を受入れることを可能にする。

発振器２８の２周波数動作は、図４に示す基本発振器構造に、図８に示すようにトランジスタ２１０、２１４、２１８、及び２２２を追加することによって達成される。各トランジスタ２１０及び２１４は中程度に狭く、短いチャネルのＰＭＯＳトランジスタであり、２１８及び２２２はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ２１０のソース端子２２８はＰＭＯＳトランジスタ８８（この実施例では、極めて狭く、長いチャネルのトランジスタである）のソース端子９４に接続され、ゲート端子２３０はSPUMP（低速ポンプ）ライン７０に接続され、そしてドレイン端子２３２はノード２３４に接続されている。ＰＭＯＳトランジスタ２１４のソース端子２３６はノード２３４に接続され、ゲート端子２４０はＰＭＯＳトランジスタ８８のゲート端子１０２に接続され、そしてドレイン端子２４４はノード１０６に接続されている。ＮＭＯＳトランジスタ２１８のドレイン端子２５０はノード１０６に接続され、ゲート端子２５４はＮＭＯＳトランジスタ９２（この実施例では、極めて狭く、長いチャネルのトランジスタである）のゲート端子１１０に接続され、そしてソース端子２５８はノード２６０に接続されている。最後にＮＭＯＳトランジスタ２２２のドレイン端子２６４はノード２６０に接続され、ゲート端子２６８はNSPUMP（非低速ポンプ）ライン７２に接続され、そしてソース端子２７２は（Ｖ_SS）に接続されている。

ライン７０及び７２上の信号は相補的な信号であり、トランジスタ２１０及び２２２を同時にオンにするか、または同時にオフにするように発生する。発振器２８は、トランジスタ２１０及び２２２がオフである時にはトランジスタ８８及び９２の極めて高い抵抗によって決定される低めの周波数で動作し、そしてトランジスタ２１０及び２２２がオンである時にはトランジスタ８８、９２、２１４、２１８、２１０、及び２２２の遙かに低い組合わせ抵抗によって決定される遙かに高い周波数で動作する。高周波数動作は、比較的広く、短いチャネル（低抵抗）のトランスコンダクタンストランジスタ２１４及び２１８が大きい電流を供給し、比較的狭く、極めて長いチャネル（高抵抗）のトランスコンダクタンストランジスタ８８及び９２よりも遙かに高速でノード１０６を「高」及び「低」に引張るために発生するのである。高周波数は多分20ＭＨｚであり、低周波数は多分200ｋＨｚである。

図８を参照して上述したように、発振器２８は始めは低周波数モードで動作する。基板電圧が所望の負のバイアス電圧レベルよりも高いことをコンパレータ５６が検出すると、SPUMPライン７０及びNSPUMPライン７２に信号が供給されてトランジスタ２１０及び２２２をターンオンさせる。これにより発振器信号は図７の波形の中央部分に示してあるように（スケールは異なる）遙かに高い周波数で発生し、低周波数モードから高周波数モードへの移行は滑らかに行われる。ポンピングが必要ではなく、また関連回路が典型的に高基板電流を流すモードで動作していない場合には、SPUMPライン７０及びNSPUMPライン７２に信号が供給されてトランジスタ２１０及び２２２をターンオフさせる。発振器２８はその低周波数モードに復帰し、この場合もモード間の移行は滑らかに行われる。

タイミング信号発生器
図９は、タイミング信号発生器３４の構造を示す回路図であり、それが２周波数発振器２８にどのように接続されているかをも示している。電力を節約するために、図９に示す回路の全ては低電圧発生器２４から供給される低めの電源電圧で動作することが好ましい。タイミング信号発生器３４はインバータ３００を含み、インバータ３００の入力端子は発振器２８内のインバータ８４Ａの出力端子に接続され、インバータ３００の出力端子はインバータ３０４の入力端子に接続されている。インバータ３０４の出力端子は、２入力ＮＡＮＤゲート３０８の一方の入力端子に接続されている。ＮＡＮＤゲート３０８の他方の入力端子はインバータ３１２の出力端子に接続されており、インバータ３１２の入力端子は発振器２８内のインバータ８４Ｃの出力端子に接続されている。

同様に、インバータ３１６の入力端子はインバータ８４Ｂの出力端子に接続され、出力端子はインバータ３２０の入力端子に接続されている。インバータ３２０の出力端子は、２入力ＮＡＮＤゲート３２４の一方の入力端子に接続されている。ＮＡＮＤゲート３２４の他方の入力端子はインバータ３２８の出力端子に接続されており、インバータ３２８の入力端子は発振器２８内のインバータ８４Ｄの出力端子に接続されている。
ＮＡＮＤゲート３０８の出力は、インバータ３３２の入力端子と、２入力ＮＡＮＤゲート３１０の一方の入力端子と、２入力ＮＡＮＤゲート３５６の一方の入力端子とに接続されている。インバータ３３２の出力端子はインバータ３３６の入力端子に接続され、インバータ３３６の出力端子はインバータ３４０の入力端子に接続されている。インバータ３４０の出力端子はインバータ３４４の入力端子に接続され、インバータ３４４の出力端子はインバータ３４８の入力端子に接続されている。インバータ３４８の出力端子はインバータ３５２の入力端子に接続され、インバータ３５２の出力端子はＮＡＮＤゲート３５６の他方の入力端子と、“Ｘ”信号ライン３５４とに接続されている。

ＮＡＮＤゲート３５６の出力端子はインバータ３６０の入力端子に接続され、インバータ３６０の出力端子はインバータ３６４の入力端子に接続されている。インバータ３６４の出力端子は“Ｙ”信号ライン３６８に接続されている。
ＮＡＮＤゲート３１０の出力端子は、２入力ＮＡＮＤゲート３７０の一方の入力端子と、インバータ３７４の入力端子とに接続されている。ＮＡＮＤゲート３７０の他方の入力端子はＮＡＮＤゲート３２４の出力端子に接続されている。インバータ３７４の出力端子はインバータ３７８の入力端子に接続され、インバータ３７８の出力端子は“Ｚ”信号ライン３８２に接続されている。
ＮＡＮＤゲート３７０の出力端子は、ＮＡＮＤゲート３１０の他方の入力端子と、インバータ３９０の入力端子とに接続されている。インバータ３９０の出力端子はインバータ３９４の入力端子に接続され、インバータ３９４の出力端子は“Ｗ”信号ライン３９８に接続されている。“Ｘ”信号ライン３５４、“Ｙ”信号ライン３６８、“Ｚ”信号ライン３８２、及び“Ｗ”信号ライン３９８は一緒になってバス４８（図２）を構成している。

図１０は、“Ｘ”信号ライン３５４、“Ｙ”信号ライン３６８、“Ｚ”信号ライン３８２、及び“Ｗ”信号ライン３９８上のそれぞれの信号のシーケンスを示すタイミング図である。要約すれば、“Ｘ”信号ライン３５４及び“Ｙ”信号ライン３６８上の信号は相補的であるが、“Ｙ”信号ライン３６８上の信号が「低」になる前に“Ｘ”信号ライン３５４上の信号が「高」になる、及びその逆になるようなタイミングである。“Ｚ”信号ライン３８２上の信号及び“Ｗ”信号ライン３９８上の信号についても同じことが言える。即ち、これらのライン上の各信号は、「高」部分（＋1.5ボルト）と「低」部分（０ボルト）とを有し、信号の「低」部分は相互に排他的である。

論理電圧レベル変換器
図１３は、論理電圧レベル変換器４０の特定実施例の回路図である。タイミング信号発生器３４からの“Ｘ”信号ライン３５４、“Ｙ”信号ライン３６８、“Ｗ”信号ライン３９８、及び“Ｚ”信号ライン３８２が接続されている。論理電圧レベル変換器は論理入力信号“Ｘ”、“Ｙ”、“Ｗ”、及び“Ｚ”を受ける。「低」論理レベルはＶ_SS（０ボルト）であり、「高」論理レベルは約1.5ボルトである。その目的はＶ_SSとＶ_CCとの間でスイッチする出力信号を供給することである。
キャパシタとして機能するＮＭＯＳトランジスタ４５０のソース及びドレインの両端子は“Ｘ”信号ライン３５４に接続され、ゲート端子４６１はノード４８８に接続されている。これもキャパシタとして機能するＮＭＯＳトランジスタ４５２のソース及びドレインの両端子は“Ｙ”信号ライン３６８に接続され、ゲート端子４６３はノード４９０に接続されている。これもキャパシタとして機能するＮＭＯＳトランジスタ４５４のソース及びドレインの両端子は“Ｗ”信号ライン３９８に接続され、ゲート端子はノード６５０に接続されている。これもキャパシタとして機能するＮＭＯＳトランジスタ４５６のソース及びドレインの両端子は“Ｚ”信号ライン３８２に接続され、ゲート端子５６０はノード６５２に接続されている。ＰＭＯＳトランジスタ４６０のソース端子４６４は（Ｖ_CC）に接続され、ドレイン端子４６８はキャパシタ４５０の別の端子４６１に接続され、そしてゲート端子４７２はノード４９０に接続されている。ＰＭＯＳトランジスタ４７６のソース端子４８０は（Ｖ_CC）に接続され、ドレイン端子４８４はノード４９０に接続され、そしてゲート端子４８２はノード４８８に接続されている。ＮＭＯＳトランジスタ５００のドレイン端子５０４は（Ｖ_CC）に接続され、ソース端子５０８はノード４８８に接続され、そしてゲート端子５１２には（Ｖ_CC−｜Ｖ_tp｜）ボルト信号が印加されている。同様に、ＮＭＯＳトランジスタ５２０のドレイン端子５２４は（Ｖ_CC）に接続され、ソース端子５２８はノード４９０に接続され、そしてゲート端子５３２には（Ｖ_CC−｜Ｖ_tp｜）ボルト信号が印加されている。

ＰＭＯＳトランジスタ５５０のソース端子５５４は（Ｖ_CC）に接続され、ゲート端子５５８はノード６５２に接続され、そしてドレイン端子５６４はノード６５０に接続されている。ＰＭＯＳトランジスタ５７２のソース端子５７４は（Ｖ_CC）に接続され、ドレイン端子５７６はノード６５２に接続され、そしてゲート端子５８０はノード６５０に接続されている。ＮＭＯＳトランジスタ６００のドレイン端子６０４は（Ｖ_CC）に接続され、ソース端子６０８はノード６５０に接続され、そしてゲート端子６１２には（Ｖ_CC−｜Ｖ_tp｜）ボルト信号が印加されている。ＮＭＯＳトランジスタ６３０のドレイン端子６３４は（Ｖ_CC）に接続され、ソース端子６３８はノード６５２に接続され、そしてゲート端子６４２には（Ｖ_CC−｜Ｖ_tp｜）ボルト信号が印加されている。

ＰＭＯＳトランジスタ６６０のソース端子６６４は（Ｖ_CC）に接続され、ドレイン端子６６８はノード６７２に接続され、そしてゲート端子６７６はノード４８８に接続されている。ＮＭＯＳトランジスタ６８０のドレイン端子６８４はノード６７２に接続され、ソース端子６８８は（Ｖ_SS）に接続され、そしてゲート端子６９２は“Ｘ”信号ライン３５４に接続されている。ノード６７２はインバータ７００の入力端子に結合され、インバータ７００の出力端子はインバータ７０４の入力端子に接続されている。インバータ７０４の出力端子は、基板電圧変換器４４へ信号を供給するライン７０６に接続されている。
同様に、ＰＭＯＳトランジスタ７１０のソース端子７１４は（Ｖ_CC）に接続され、ドレイン端子７１８はノード７２０に接続され、そしてゲート端子７２４はノード４９０に接続されている。ＮＭＯＳトランジスタ７３０のドレイン端子７３４はノード７２０に接続され、ソース端子７３８は（Ｖ_SS）に接続され、そしてゲート端子７４２は“Ｙ”信号ライン３６８に接続されている。ノード７２０はインバータ７５０の入力端子に接続され、インバータ７５０の出力端子はインバータ７５４の入力端子に接続されている。インバータ７５４の出力端子は、基板電圧変換器４４へ信号を供給するライン７６０に接続されている。ライン６５０、７０６、及び７６０は一緒になってバス５０（図２）を構成している。

図１３の左側に示す論理電圧レベル変換器４０の部分の機能は、信号ライン３５４上の低電圧信号“Ｘ”及び信号ライン３６８上の低電圧信号“Ｙ”から、Ｖ_SSからＶ_CCへ移行する信号をノード７０６及び７６０上に生成することである。論理電圧レベル変換器４０の残余の部分の機能は、低電圧信号“Ｗ”及び“Ｚ”から、Ｖ_CC−1.5ボルトとＶ_CCとの間を移行する信号をノード６５０上に生成することである。図１３の回路の左及び右の両部分は同じように動作する。信号ライン３５４上のノード“Ｘ”及び信号ライン３６８上のノード“Ｙ”はＶ_SS（０ボルト）と1.5ボルトとの間を移行し、互いに概ね相補的である。即ち、一方が「低」である時には、他方は「高」であり、その逆も真である。しかしながら、図９に詳細に示されている図２のタイミング信号発生器３４の出力は、図１０に示すように、ノード“Ｙ”が「低」へ移行する前にノード“Ｘ”が「高」へ移行し、ノード“Ｘ”が「低」へ移行する前にノード“Ｙ”が「高」へ移行する。

更に図１３を参照する。ノード“Ｙ”が「低」へ移行すると、キャパシタ（ＮＭＯＳトランジスタ）４５２はノード４９０を「低」に駆動し、ＰＭＯＳトランジスタ４６０をターンオンさせてノード４８８をＶ_CCへ引上げる。この時間を通してノード“Ｘ”は「高」の＋1.5ボルトであり、キャパシタ４５０は3.5ボルトまで充電される。次にノード“Ｙ”が＋1.5ボルトの「高」へ移行すると、キャパシタ４５２がノード４９０を「高」に駆動してＰＭＯＳトランジスタ４６０をターンオフさせるが、ノード４８８はＶ_CCに留まっている。次にノード“Ｘ”が1.5ボルトから０ボルトの「低」へ移行し、キャパシタ４５０がノード４８８を1.5ボルトだけ引下げ、Ｖ_CCより1.5ボルト低くしてＰＭＯＳトランジスタ４７６をターンオンさせる。これはノード“Ｙ”が＋1.5ボルトの「高」となる時点にノード４９０をＶ_CCまで引上げさせ、キャパシタ４５２は3.5ボルトまで充電される。次いでノード“Ｘ”が「高」に移行すると、ノード４８８は再びＶ_CCに復帰してＰＭＯＳトランジスタ４７６をターンオフさせるが、ノード４９０はＶ_CCに留まっている。これで１サイクルが完了したことになる。

以上のように、ノード“Ｘ”が＋1.5ボルトの「高」である時にはノード４８８にＶ_CCの高レベルが存在し、ノード“Ｘ”が０ボルトの「低」レベルである時にはノード４８８にＶ_CC−1.5ボルトの「低」レベルが存在する。ノード“Ｘ”が＋1.5ボルトの「高」である時には、ＮＭＯＳトランジスタ６８０がオンとなってインバータ７００の入力を０ボルトに引下げる。この時点に、ノード４８８はＶ_CCにあってＰＭＯＳトランジスタ６６０はオフであるので、トランジスタ６６０及び６８０を通って流れる電流は存在しない。ノード“Ｘ”が０ボルトの「低」レベルである時には、ノード４８８はＶ_CC−1.5ボルトの「低」になってＰＭＯＳトランジスタ６６０がターンオンし、インバータ７００の入力をＶ_CCに引上げる。この時点に、ＮＭＯＳトランジスタ６８０はオフであり、この場合にもトランジスタ６６０及び６８０を通って流れる電流は存在しない。

以上のようにこの回路はノード“Ｘ”及び“Ｙ”上の「低」レベル入力から、インバータ７００の入力にＶ_SSとＶ_CCとの間を完全にスウィングする論理レベルを発生し、そして、それはＶ_CCからＶ_SSまでの電流経路を確立することなく行われる。論理的に言えば、図１３の論理電圧レベル変換器の出力７０６は、ノード“Ｘ”上の「低」レベル信号の補数の「高」レベルである。もしこのような配列にせずに、そのＰＭＯＳ源電圧が＋５ボルトであるような普通のインバータにノード“Ｘ”を直接接続すれば、ノード“Ｘ”が＋1.5ボルトになった時にインバータはかなりな電力を消費することになろう。同じように、ノード“Ｙ”上の「低」レベル信号は、その補数である「高」レベル信号をノード７６０上に発生させる。

ＮＭＯＳトランジスタ５００及び５２０は、最初に電力が印加された時に回路を始動させるために使用され、それ以後は必要ではなく、機能もしない。各トランジスタは、各ＮＭＯＳトランジスタ（キャパシタ）４５０及び４５２のチャネルを確立するのに十分な、少なくともＶ_CC−｜Ｖ_tp｜−Ｖ_tn＝Ｖ_CC−1.5ボルトの電圧をその関連ノード４８８または４９０上に確立し、それによって回路を上述したように機能せしめる。
図１３の右側の回路部分は、ノード“Ｗ”上の０ボルト乃至＋1.5ボルトの論理レベルを、ノード６５０上のＶ_CC−1.5ボルト乃至Ｖ_CCボルトの論理レベルに変換する。ノード６５０上のこれらのレベルは、ソースがＶ_CCボルトにあるＰＭＯＳトランジスタをターンオンまたはターンオフさせるために使用される。この回路は既に述べた図１３の左側の回路の対応する部分と同じように機能する。

基板電圧比較の概要
以下の公知の基板電圧検出器の説明は、本発明のチャージポンピングシステムの若干の残余の部分の発明的な面の理解に役立つであろう。
図１１は、公知の基板電圧コンパレータ３００の回路図である。電圧コンパレータ３００は、極めて狭く、極めて長いチャネルのＰＭＯＳトランジスタ３０４を含み、このトランジスタ３０４のソース端子３０８は（Ｖ_CC）に接続され、ゲート端子３１２は（Ｖ_SS）に接続され、そしてドレイン端子３１６はノード３２０に接続されている。トランジスタ３０４は、極めて高い抵抗または極めて低い電流源として機能する。ＮＭＯＳトランジスタ３２４のドレイン端子３２８はノード３２０に接続され、ゲート端子３３２は参照電圧Ｖ_REF（典型的には、接地）に接続され、そしてソース端子３３６はノード３４０に接続されている。ＮＭＯＳトランジスタ３４４のドレイン端子３４８及びゲート端子３５２は一緒にノード３４０に接続され、ソース端子３５６はノード３６０に接続されている。最後に、ＮＭＯＳトランジスタ３６４のドレイン端子３６８及びゲート端子３７２は一緒にノード３６０に接続され、ソース端子３７６は基板Ｖ_BBに接続されている。全てのＮＭＯＳトランジスタ３２４、３４４、及び３６４は比較的広く、短いチャネルのトランジスタである。

もし基板電圧がＶ_REF（接地）より３ＮＭＯＳしきい値電圧分負であれば、正の電源Ｖ_CCと負の基板Ｖ_BBとの間にトランジスタ３０４、３２４、３４４、及び３６４を通して電流が流れる。この場合、トランジスタ３６４は、ノード３６０がＶ_BB＋１ＮＭＯＳしきい値電圧分以上に上昇するのを防ぎ、トランジスタ３４４はノード３４０がそれより１ＮＭＯＳしきい値電圧分、即ち、Ｖ_BB＋２（Ｖ_tn）以上に上昇するのを防いでいる。ソース電圧が（Ｖ_BB＋２（Ｖ_tn））であり、そのゲート電圧がＶ_REFであるＮＭＯＳトランジスタ３２４はオンになり、ノード３２０を本質的にノード３４０の電圧、即ちＶ_BB＋２（Ｖ_tn）まで引下げる。接地より低いこの電圧は、ポンピングが必要であることを表すノード３２０上の論理「１」状態の出力である。

一方、もしＶ_BBがＶ_REF（接地）より３ＮＭＯＳしきい値電圧低ければ（より正の電圧であれば）、ダイオード接続されたトランジスタ３６４及び３４４は、トランジスタ３２４を導通させてノード３４０を十分低く引下げることはできない。ノード３２０上のこのＶ_CCレベルは、ポンピングが必要ではないことを表すノード３２０上の他の論理状態の出力である。ノード３２０上の信号はチャージポンプに伝えらえる。ノード３２０が（Ｖ_CC）ボルトにある時にはチャージポンプはターンオンして電荷を基板に転送し、ノード３２０がＶ_BB＋２（Ｖ_tn）にある時にはチャージポンプはターンオフする。不幸にも、Ｖ_BBがチャージポンプをターンオフさせるのに十分に低い場合には、コンパレータ３００を通して電流が基板に流れる。従って、コンパレータ３００自体が基板電流をもたらし、この基板電流はポンプによって除去しなければならない。本発明による基板電圧比較回路は、この問題を回避する。

図１２は、本発明による基板電圧比較回路の特定の実施例の概念図である。スイッチ４００が、接地（Ｖ_SS）とキャパシタンスＣ２の端子４０４との間に接続されている。スイッチ４０８が、基板電圧Ｖ_BBとキャパシタンスＣ２の端子４１２との間に接続されている。スイッチ４１４が電源電圧（Ｖ_CC）とキャパシタンスＣ２の端子４０４との間に接続され、コンパレータ５６の一方の入力端子４１８がバス５８を介してキャパシタンスＣ２の端子４１２に接続されている。前述したように、コンパレータ５６の他方の入力端子は、バス６０を通して参照電圧（Ｖ_REF）に接続されている。
図１２に示すスイッチ及びキャパシタンス回路の目的は、基板電圧Ｖ_BBをコンパレータ５６によって比較することができるレベルに変換することである。始めにスイッチ４００及び４０８が閉じてキャパシタンスＣ２を（Ｖ_SS−｜Ｖ_BB｜）まで充電するように閉じる。次にスイッチ４００及び４０８が開く。次いでスイッチ４１４が閉じ、キャパシタンスＣ２の端子４０４をＶ_SSからＶ_CCまで上昇させる。これによって、端子４１２の電圧はＶ_BBからＶ_BB＋Ｖ_CCまで上昇させる（Ｖ_SSが０ボルトに等しいとしている）。もしＶ_CCが＋５ボルトに等しく、またもしＶ_BBが−５ボルトよりも正であれば、バス５８上の電圧はコンパレータ５６によって都合よく比較することがきる正の電圧になる。バス５８上の電圧をコンパレータ５６によって比較した後に、スイッチ４１４が開いてスイッチ４００が閉じる。キャパシタンスＣ２の端子４０４はＶ_SSまで降下し、そして端子４１２はＶ_BBまで降下する。次いでスイッチ４０８を閉じることができ、電荷は基板へ、または基板から転送されない。以上のようにこの回路は、公知のコンパレータに関して説明した欠陥を伴わずに動作する。

基板電圧変換器
図１４は、基板電圧変換器４４及びコンパレータ５６の特定実施例の回路図である。電圧レベル変換器４４は図１２のスイッチ及びキャパシタに対応しており、一方図１４のコンパレータ５６は図１２のコンパレータに対応している。図１４の基板電圧変換器４４の部分を参照する。ライン７６０は、キャパシタンス８０４及び８１２として機能するＰＭＯＳトランジスタのソース及びドレインに接続されている。同様に、ライン７０６は、キャパシタンス８２０として機能するＰＭＯＳトランジスタのソース及びドレインに接続されている。ＮＭＯＳトランジスタ８３０のドレイン端子８３４はキャパシタンス８１２のゲート端子８３８に接続され、ソース端子８４２は基板Ｖ_BBに接続され、そしてゲート端子８４６はキャパシタンス８２０のゲート端子８５０に接続されている。ＮＭＯＳトランジスタ８５４のドレイン端子８５８はキャパシタンス８２０のゲート端子８５０に接続され、ソース端子８６２はＶ_BBに接続され、そしてゲート端子８６６はキャパシタンス８１２のゲート端子８３８に接続されている。以上に説明した回路は、全ての極性が反転していることを除き、図１３に示す回路と同じように動作する。ノード７６０及び７０６がＶ_SS（０ボルト）とＶ_CCの間でスウィングすると、ゲート端子８３８及び８５０上の電圧はＶ_BBとＶ_BB＋Ｖ_CCの間をスウィングする。即ち、ライン７６０上の「高」（例えば、＋５ボルト）信号の結果として端子８３８が「高」になるとトランジスタ８５４がターンオンし、ライン７０６上の信号が「低」である時間中ゲート端子８５０をＶ_BBに引下げる。次いでライン７６０上の信号が「低」に移行してトランジスタ８５４をターンオフさせる。次いでライン７０６上の信号が「高」（例えば、＋５ボルト）に移行すると、ゲート端子８５０上の電圧はＶ_BB＋５ボルトまで上昇し、トランジスタ８３０をターンオンさせ、ゲート端子８３８をＶ_BBに引下げる。

ＮＭＯＳトランジスタ８８０のドレイン端子はキャパシタンス８０４のゲート端子８８８と、ノード８８５とに接続され、ソース端子８９２はノード８９６に接続され、そしてゲート端子９００はキャパシタンス８２０のゲート端子８５０に接続されている。別のＮＭＯＳトランジスタ９０４のドレイン端子９０８はノード８９６に接続され、ソース端子９１２はＶ_BBに接続され、そしてゲート端子９１６はキャパシタンス８２０のゲート端子８５０に接続されている。最後に、ＮＭＯＳトランジスタ９３０のドレイン端子９３４はＶ_CCに接続され、ソース端子９３８はノード８９６に接続され、そしてゲート端子９４２はノード８８５に接続されている。
図１２のスイッチ及びキャパシタは、図１３及び１４の以下のトランジスタに対応している。図１２のスイッチ４００及び４１４は、ノード７６０を形成している図１３のインバータ７５４のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにそれぞれ対応している。図１２のキャパシタＣ２は、図１４のキャパシタ（ＰＭＯＳトランジスタ）８０４に対応している。図１２のスイッチ４０８は、図１４の基板電圧変換器４４のＮＭＯＳトランジスタ８８０及び９０４の直列組合わせに対応している。図１２のバス５８上の変換された基板電圧は、図１４の変換された基板電圧バス５８に対応している。

前述したように、キャパシタ（ＰＭＯＳトランジスタ）８１２及び８２０のゲート端子上の電圧は、Ｖ_BBと（Ｖ_BB＋Ｖ_CC）との間を交互する。ノード７０６が「高」である時には、ノード７６０は「低」になる。この時には、キャパシタ８５０のゲート端子８５０が（Ｖ_BB＋Ｖ_CC）になってトランジスタ８８０及び９０４をターンオンさせ、ノード８８５をＶ_BBまで引下げる。ノード７０６が「低」に移行するとキャパシタ８２０のゲート端子８５０はＶ_BBに戻り、トランジスタ８８０及び９０４は希望通りターンオフになる。最後に、ノード７６０がＶ_CCに上昇すると、コンパレータ５６へのバス５８上の変換された基板電圧としてノード８８５は（Ｖ_BB＋Ｖ_CC）まで駆動される。ノード８８５が上昇する時点からコンパレータ５６が感知する時点までこの（Ｖ_BB＋Ｖ_CC）の完全性を維持するためには、ノード８８５上の電圧が漏洩してしまわないようにすることが重要である。しかしながらＮＭＯＳトランジスタ９０４のソースはＶ_BB電位にあり、ソースがＶ_BB電位よりも十分に高いＶ_SSにあるＮＭＯＳトランジスタのようにそのしきい値電圧を上昇させる何等の逆バイアスもボディ効果も有していない。ボディ効果を有していないので、トランジスタ９０４は完全に遮断されることはない。即ち、トランジスタ９０４は、そのゲート端子がＶ_BBにあるとしても、小さい漏洩電流を流すことができる。トランジスタ８８０及び９３０は、このノード８８５から電荷が漏洩する問題を防ぐために含まれているのである。ノード８８５が（Ｖ_BB＋Ｖ_CC）まで上昇すると、ソースフォロアＮＭＯＳトランジスタ９３０はノード８９６〔（Ｖ_BB＋Ｖ_CC）−Ｖ_tn〕の電圧まで引下げる。そのソース８９２がＶ_BBより十分に高く、そのゲート９００がＶ_BBであるトランジスタ８８０は完全にオフであり、漏洩電流は完全に無視することができる。従って、ノード８８５は（Ｖ_BB＋Ｖ_CC）まで上昇し、そのレベルは失われず、そして基板電圧変換器４４は（Ｖ_BB＋Ｖ_CC）の電圧レベルをコンパレータ５６へ供給する。

図１４のコンパレータ５６へのバス６０上の参照電圧は、簡単な容量性分圧器（図示してない）によって生成することができる。例えば、もし接地と、接地からＶ_CCまでスイッチするノードとの間に２つのキャパシタを直列に接続すれは、その中間（キャパシタの間の）ノードは、キャパシタンス比に依存してＶ_CCの分数でスイッチする。スイッチするノードが接地電位になれば、中間ノード接地まで放電（ＮＭＯＳトランジスタによって）する。このようにして、中間ノードはキャパシタンス比に依存してＶ_CCの分数までスイッチする。この参照電圧は、基板電圧変換器４４から供給される（Ｖ_BB＋Ｖ_CC）電圧と比較される。もしこれらのキャパシタが同じ値であれば、この中間ノードの電圧はＶ_CC/2である。この場合、Ｖ_BBが−（Ｖ_CC/2）より正になればレギュレータはチャージポンプをターンオンさせ、それ以外はチャージポンプをターンオフさせる。即ち、レギュレータは、バス５８上の電圧が（Ｖ_BB＋Ｖ_CC）＝（Ｖ_CC/2）＝Ｖ_REFまたは（Ｖ_BB）＝−1/2（Ｖ_CC）となるように、基板電圧を維持する。

コンパレータ
バス５８上の変換された基板電圧信号はコンパレータ５６に伝えられ、コンパレータ５６はバス６０から受信した参照電圧Ｖ_REFと比較する。この比較は、タイミング信号発生器３４からの“Ｗ”信号ライン３９８上の信号によってトリガされる。この実施例では、上述したように“Ｗ”信号は発振器サイクル毎に１回発生し、毎サイクル１回の比較を行わせるようにしている。もしサイクル電圧が参照電圧よりも正であれば、正パルスの形状のポンプ作動信号がライン６８上に現れる。更に、比較の度に差動SPUMP/NSPUM信号がSPUMP信号ライン７０及びNSPUM信号ライン７２上に生成され、次のサイクルまで有効のままとなる。前述したように、SPUMP/NSPUM信号は各発振器段内のＰＭＯＳトランジスタ２１０及びＮＭＯＳトランジスタ２２２（図８）を制御して、発振器周波数を設定する。

図１４に、コンパレータ５６の詳細を示してある。“Ｗ”信号ライン３９８上の“Ｗ”信号は、比較機能を遂行するＮＭＯＳトランジスタ１００４のゲート端子１０００に印加される。ＮＭＯＳトランジスタ１００４のソース端子１００８はＶ_SSに接続され、ドレイン端子１０１２はノード１０１６に接続されている。このノード１０１６は、ＮＭＯＳトランジスタ１０２４のソース端子１０２０とＮＭＯＳトランジスタ１０３２のソース端子１０２８とに接続されている。ＮＭＯＳトランジスタ１０２４のゲート端子１０３６は、バス６０上の参照電圧（前述したように、Ｖ_CCとＶ_SSとの間に接続された容量性分圧器を介して生成することができる）を受信するように接続されており、ＮＭＯＳトランジスタ１０３２のゲート端子１０４０は、バス５８上の変換された基板電圧を受信するように接続されている。ＮＭＯＳトランジスタ１０２４のドレイン端子１０４４はＮＭＯＳトランジスタ１０５２のソース端子１０４８に接続されている。ＮＭＯＳトランジスタ１０５２のゲート端子１０５６はノード１０６０に接続され、ドレイン端子１０６４はノード１０６８に接続されている。ノード１０６８は、ＰＭＯＳトランジスタ１０７６のドレイン端子１０７２と、ＰＭＯＳトランジスタ１０８４のドレイン端子１０８０とに接続されている。ＰＭＯＳトランジスタ１０７６のゲート端子１０８８はライン６５０に接続され、トランジスタ１０８４のゲート端子１０９２はノード１０６０に接続されている。トランジスタ１０７６のソース端子１０９６と、トランジスタ１０８４のソース端子１１００は、共にＶ_CCに接続されている。

トランジスタ１０３２のドレイン端子１１０４は、ＮＭＯＳトランジスタ１１１２のソース端子１１０８に接続されている。ＮＭＯＳトランジスタ１１１２のゲート端子１１１６はノード１１２０（ノード１０６８に接続されている）に接続され、ドレイン端子１１２４はノード１１２８（ノード１０６０に接続されている）に接続されている。ノード１１２８は、ＰＭＯＳトランジスタ１１３６のドレイン端子１１３２と、ＰＭＯＳトランジスタ１１４４のドレイン端子１１４０とに接続されている。ＰＭＯＳトランジスタ１１３６のゲート端子１１４８はノード１１２０に接続され、ＰＭＯＳトランジスタ１１４４のゲート端子１１５２はライン６５０に接続されている。トランジスタ１１３６のソース端子１１５６及びトランジスタ１１４４のソース端子１１６０は、共にＶ_CCに接続されている。

ノード１１２８はインバータ１１８０の入力端子に接続され、インバータ１１８０の出力端子はバス６８と、２入力ＮＯＲゲート１１８８の入力端子とに接続されている。同様に、ノード１０６８はインバータ１１９２の入力端子に接続され、インバータ１１９２の出力端子はバス６８と、２入力ＮＯＲゲート１２００の入力端子とに接続されている。ＮＯＲゲート１１８８の出力端子はＮＯＲゲート１２００の別の入力端子に接続され、ＮＯＲゲート１２００の出力端子はＮＯＲゲート１１８８の別の入力端子に接続されている。従って、ＮＯＲゲート１１８８及び１２００はラッチとして機能し、インバータ１１８０及び１１９２の出力端子上の信号を次の比較機能まで維持する。
ＮＯＲゲート１２００の出力端子は、２入力ＮＯＲゲート１２０４の入力端子に接続されている。ＮＯＲゲート１２０４の別の入力端子は「高」が活動状態のDRAM RAS信号を受信するように接続されている。ＮＯＲゲート１２０４の出力端子は、SPUMP（低速ポンプ）信号ライン７０と、インバータ１２０８の入力端子とに接続されている。インバータ１２０８の出力端子はNSPUMP信号ライン７２に接続されている。

前述したように、図１３の論理電圧レベル変換器４０のノード６５０は、ノード“Ｗ”が０ボルトのＶ_SSと＋1.5ボルトとの間でスイッチすると、それぞれＶ_CC−1.5ボルトとＶ_CCとの間でスイッチする。再度、図１４のコンパレータ５６を参照する。感知サイクルの間、ノード“Ｗ”は「低」であり、ＮＭＯＳトランジスタ１００４はオフである。この時点に、信号６５０も「低」であり、ＰＭＯＳトランジスタ１０７６及び１１４４はオンであって、ノード１０６８及び１１２８をＶ_CCまで充電する。Ｖ_SSへの導電経路は存在しないから、この時点に電流は流れない。
信号“Ｗ”が「高」（＋1.5ボルト）に移行すると、ノード６５０も「高」（Ｖ_CC）に移行する。ＮＭＯＳトランジスタ１０７６及び１１４４がターンオフする。ＮＭＯＳトランジスタ１００４がターンオンするので、ノード１０１６が「低」に移行する。もしバス５８上の変換された基板電圧（Ｖ_BB＋Ｖ_CC）がＶ_REFより高ければ、トランジスタ１０３２はトランジスタ１０２４より前に導通し始める（それらのソース端子が一緒に接続されているから）。トランジスタ１０３２が導通するとそのドレイン１１０４は、トランジスタ１０２４のドレインが接地に向かって放電するよりも早く、接地に向かって放電する。それより前には、ノード１０６８及び１１２８（トランジスタ１１１２及び１０５２のゲートが接続されている）は各々同一の電圧、Ｖ_CCになっている。従って、トランジスタ１０３２のドレインノード１１０４がＶ_SSに向かって放電すると、トランジスタ１１１２が導通してノード１１２８を接地に引下げる。これにより、ＮＭＯＳトランジスタ１０５２がターンオフしてノード１０６８を接地に引下げることを阻止し、一方ＰＭＯＳトランジスタ１０４８がターンオンしてノード１０６８をＶ_CCに維持する。以上のように、バス５８上の変換された基板電圧（Ｖ_BB＋Ｖ_CC）が参照電圧より高いような上記条件の下では、ノード１１２８は接地に移行し、インバータ１１８０の出力は「高」（Ｖ_CC）に移行する。この初期スイッチングトランジェントの後ではあるが、ノード“Ｗ”及び６５０が未だ「高」である時も電流経路が存在しないことに注目されたい。ＰＭＯＳトランジスタ１１３６及び１１４４が共にオフであるので回路の右側に電流は存在せず、またＮＭＯＳトランジスタ１０５２がオフであるので左側にも電流は存在しない。ノード“Ｗ”及び６５０が「高」に留まっている限り、ノード１１２８は「低」に留まり、ノード６８は「高」に留まる。

以上のように、ノード５８がＶ_REFより高い時に“Ｗ”上の（そしてバス６５０上の）正のパルスは、ノード６８上に正のパルスをもたらし、一方インバータ１１９２の出力は接地に留められる。この正のパルスはポンピングが必要であることを表している。（変換された基板電圧も正である。）このパルスは、２つのことを行う。第１に、このパルスは、ノード６８上に単一のポンプサイクルを供給する（後述するように、これはチャージポンプ自体に引渡される）。第２に、このパルスは、ＮＯＲゲート１１８８及び１２００からなるフリップフロップを適切な状態にセットして発振器を高周波数で動作させる。
ノード６８上の正のパルスは、ＮＯＲゲート１１８８を「低」に移行させる。この「低」はインバータ１１９２の「低」出力と組合って、ＮＯＲゲート１２００の出力を「高」に移行させる。この「高」は、ノード６８上の正のパルスが終了した後でもＮＯＲゲート１１８８の出力を「低」に維持する。従って、ＮＯＲゲート１２００の出力は「高」に留まる（インバータ１１９２が「高」出力を供給するまで）。

一方、もし変換された基板電圧（Ｖ_BB＋Ｖ_CC）が参照電圧より低ければポンピングは要求されない。この場合、ノード１０６８は接地され、ノード１１２８が「高」に留まる。ノード１１２８が「高」に留まると、ノード６８上の低電圧に変化は生ぜず、インバータ１１９２の出力上の正のパルスがＮＯＲゲート１２００か「低」出力を発生させることもない。この「低」出力はノード６８上の「低」と組合ってＮＯＲゲート１１８８に「高」出力を発生させる。ＮＯＲゲート１１８８の「高」出力は、インバータ１１９２の出力上の正のパルスが終了しても、ＮＯＲゲート１２００の出力を「低」に維持する。
以上のように、もし基板が正であり過ぎる（即ち、ポンピングが要求されている）ことをコンパレータが最も新しく決定すれば、ＮＯＲゲート１２００の出力は「高」になる。一方、もし基板が十分に負である（即ち、ポンピングは不要である）ことをコンパレータが最も新しく決定すれば、ＮＯＲゲート１２００の出力は「低」になる。信号RASDは、回路がその活動状態にあれば常に「高」である。ＤＲＡＭの場合、この信号は、活動サイクル中は「高」であり、サイクル間のプリチャージ中は「低」である。ポンピングが要求されていることをコンパレータが最も新しく決定するか、または回路が活動（RASDが「高」）である場合には、ＮＯＲゲート１２０４の出力(SPUMP)が「低」になる。このSPUMP（低速ポンプ）上の「低」出力は、発振器を低周波数で発振させず、高周波数で発振させる。即ち、SPUMP上の「低」は図８のＰＭＯＳトランジスタ２１０をターンオンさせ、NSPUMP上のインバータ１２０８（図１４）の「高」出力は図８のＮＭＯＳトランジスタ２２２をターンオンさせる。

前述したように、図８の発振器段のトランジスタ２１０及び２２２がターンオンすると発振器は高周波数で動作し、それによって高いポンピング電流が得られる。これらのトランジスタがオフになると、図１３の論理電圧レベル変換器４０、図１４のサイクル電圧変換器４４、及び図１４のコンパレータ５６と共に、発振器は遙かに低い周波数で動作する。1.5ボルトの電源によって動作している回路の多くと共に、約200ｋＨｚの低周波数で動作させることによって、ポンピングが要求されない時のポンプの合計電流消費は１マイクロアンペアより少なくなる。しかも、ポンピングが要求された時には回路は自動的に高周波数にスイッチし、この高周波数において基板から１ミリアンペアより多くの電流をポンピングすることができる。

ポンプ信号発生器
図１５は、ポンプ信号発生器６４の特定の実施例の回路図である。バス６８から受信するポンプ信号はインバータ１３００の入力端子に印加される。インバータ１３００の出力端子は、インバータ１３０４の入力端子に接続されている。インバータ１３０４の出力端子は、インバータ１３０８の入力と、インバータ１３１２の入力端子と、インバータ１３１６の入力端子とに接続されている。インバータ１３０８の出力端子は、インバータ１３２０の入力端子に接続されている。インバータ１３２０の出力端子は、インバータ１３２８の入力端子と、インバータ１３３２の入力端子と、インバータ１３３６の入力端子とに接続されている。インバータ１３２８の出力端子は、インバータ１３４０の入力端子に接続されている。インバータ１３４０の出力端子は、インバータ１３４４の入力端子と、インバータ１３４８の入力端子と、インバータ１３５２の入力端子とに接続されている。インバータ１３４８の出力はインバータ１３５６の入力端子に接続され、インバータ１３５６の出力端子はインバータ１３６０の入力端子に接続されている。インバータ１３４４の出力端子はインバータ１３６４の入力端子に接続されている。インバータ１３６４の出力端子は、インバータ１３６８の入力端子と、インバータ１３７２の入力端子とに接続されている。インバータ１３６８の出力端子はインバータ１３７６の入力端子に接続され、インバータ１３７６の出力端子はインバータ１３８０の入力端子に接続されている。

インバータ１３８０の出力端子は、２入力ＮＡＮＤゲート１３８４の一方の入力に接続されている。ＮＡＮＤゲート１３８４の別の入力端子は、インバータ１３１２の出力端子に接続されている。ＮＡＮＤゲート１３８４の出力端子はインバータ１３８８の入力端子に接続され、インバータ１３８８の出力端子は“Ｄ”信号ライン１３９２に接続されている。
インバータ１３１６の出力端子は、２入力ＮＡＮＤゲート１３９６の一方の入力に接続されている。ＮＡＮＤゲート１３９６の別の入力端子は、インバータ１３７２の出力端子に接続されている。ＮＡＮＤゲート１３９６の出力端子はインバータ１４００の入力端子に接続され、インバータ１４００の出力端子は“Ａ”信号ライン１４０８に接続されている。

インバータ１３６０の出力端子は、２入力ＮＡＮＤゲート１４１２の一方の入力に接続されている。ＮＡＮＤゲート１４１２の別の入力端子は、インバータ１３３２の出力端子に接続されている。ＮＡＮＤゲート１４１２の出力端子はインバータ１４１６の入力端子に接続され、インバータ１４１６の出力端子は“Ｂ”信号ライン１４２０に接続されている。
インバータ１３５２の出力端子は、２入力ＮＡＮＤゲート１４２４の一方の入力に接続されている。ＮＡＮＤゲート１４２４の別の入力端子は、インバータ１３３６の出力端子に接続されている。ＮＡＮＤゲート１４２４の出力端子はインバータ１４２８の入力端子に接続され、インバータ１４２８の出力端子はインバータ１４３２の入力端子に接続されている。インバータ１４３２の出力端子は“Ｃ”信号ライン１４３６に接続されている。

図から明らかなように、ノード６８と各ＮＡＮＤゲート１３８４、１３９６、１４１２、及び１４２４の各入力との間には奇数のインバータが存在している。従って、これらの各ＮＡＮＤゲートの出力は、ノード６８と同一の極性を有している。即ちもしノード６８が「高」であれば、これらのＮＡＮＤゲートの出力は全て「高」である。各々がその関連するＮＡＮＤゲートの後に１つのインバータを有しているノード“Ｂ”及び“Ｄ”は、ノード６８とは逆極性である。各々がその関連するＮＡＮＤゲートの後に２つのインバータを有しているノード“Ａ”及び“Ｃ”は、ノード６８と同一極性である。
ノード６８が「高」に移行すると、ノード“Ｏ”は５論理分遅れた後に「低」に移行する。即ち、順次に、インバータ１３００の出力が「低」に移行し、インバータ１３００の出力が「低」に移行し、１３０４の出力が「高」に移行し、１３１２の出力が「低」に移行し、ＮＡＮＤ １３８４の出力が「高」に移行し、そしてインバータ１３８８の出力が「低」に移行するのである。しかし、ノード６８が「低」に移行すると、ノード“Ｏ”は13論理分遅れた後に「高」に移行する。即ち、インバータ１３００の出力が「高」に移行し、１３０４の出力が「低」に移行し、１３０８の出力が「高」に移行し、１３２０の出力が「低」に移行し、１３２８の出力が「高」に移行し、１３４０の出力が「低」に移行し、１３４４の出力が「高」に移行し、１３６４の出力が「低」に移行し、１３６８の出力が「高」に移行し、１３７６の出力が「低」に移行し、１３８０の出力が「高」に移行し、ＮＡＮＤ １３８４の出力が「低」に移行し、そして最後にインバータ１３８８の出力が「高」に移行する。

ノード６８が「高」に移行した時に、ノード“Ｃ”が「高」に移行する前にノード“Ｄ”が「低」に移行し、またノード６８が「低」に移行した時に、ノード“Ｄ”が「高」に移行する前にノード“Ｃ”が「低」に移行するように、各信号“Ａ”、“Ｂ”、“Ｃ”、及び“Ｄ”を生成する各論理経路内のインバータの数はさまざまに選択されている。図１５及び１６を参照されたい。更に、ノード“Ｂ”が「低」に移行する前にノード“Ａ”は「高」に移行し、ノード“Ａ”が「低」に移行する前にノード“Ｂ”は「高」に移行する。またノード“Ｂ”が「低」に移行する前にノード“Ｄ”は「低」に移行し、ノード“Ｄ”が「高」に移行する前にノード“Ｂ”は「高」に移行する。
ポンピングが要求されない時には、ノード６８は前述したように「低」に留まり、ノード“Ａ”、“Ｂ”、“Ｃ”、及び“Ｄ”は移行しない。ポンプサイクルが要求されていることをコンパレータ５６が決定すると、ノード６８、“Ａ”、“Ｂ”、“Ｃ”、及び“Ｄ”は図１６に示す相対タイミングで単一のポンプサイクルを実行する。

チャージポンプ
図１７は、チャージポンプ８０の特定実施例の回路図である。“Ａ”信号ライン１４０８はキャパシタンス１４５４の端子１４５０に接続され、“Ｂ”信号ライン１４２０はキャパシタンス１４６２の端子１４５８に接続されている。キャパシタンス１４５４及び１４６２は各々、ソース及びドレイン端子が一緒に接続されているＰＭＯＳトランジスタからなっている。キャパシタンス１４５４のゲート端子１５５０は、ＰＭＯＳトランジスタ１５５８のゲート端子１５５４に接続されている。ＰＭＯＳトランジスタ１５５８のソース端子１５６２はＶ_SSに接続され、ドレイン端子１５６６は、ＰＭＯＳトランジスタ１５７４のゲート端子１５７０と、キャパシタンス１４６２のゲート端子１５７８とに接続されている。ＰＭＯＳトランジスタ１５７４のソース端子１５８２はＶ_SSに接続され、ドレイン端子１５８６はトランジスタ１５５８のゲート端子１５５４に接続されている。“Ａ”信号ライン１４０８上の信号及び“Ｂ”信号ライン１４２０が０ボルトから＋５ボルトへスウィングすると、端子１５５０上の信号及び１５７８上の信号はそれぞれ−５ボルトから０ボルトへスウィングする。

“Ｄ”信号ライン１３９２はキャパシタンス１４７８の端子１４７４に接続され、“Ｃ”信号ライン１４３６はキャパシタンス１４９４の端子１４９０に接続されている。キャパシタンス１４７８及び１４９４は各々、ソース及びドレイン端子が一緒に接続されているＰＭＯＳトランジスタからなっている。キャパシタンス１４７８のゲート端子１６２８は、ＮＭＯＳトランジスタ１６３６のゲート端子１６３２に接続されている。ＮＭＯＳトランジスタ１６３６のソース端子１６６８はＶ_BBに接続され、ドレイン端子１６６４は、ＮＭＯＳトランジスタ１６４４のゲート端子１６５２と、キャパシタンス１４９４のゲート端子１６６０とに接続されている。ＮＭＯＳトランジスタ１６４４のソース端子１６４８はＶ_BBに接続され、ドレイン端子１６４０はキャパシタンス１４７８のゲート端子１６２８に接続されている。“Ｄ”信号ライン１３９２上の信号及び“Ｃ”信号ライン１４３６が０ボルトから＋５ボルトへスウィングすると、端子１６２８上の信号及び１６６０上の信号はそれぞれＶ_BBボルトからＶ_BB＋５ボルトへスウィングする。

キャパシタンス１５２４の一方の端子１５２０はノード１５０８に接続され、ゲート端子１６０４はノード１６１０に接続されている。キャパシタンス１５２４は、そのソース及びドレイン端子が一緒に結合されたＰＭＯＳトランジスタからなり、図１のキャパシタンスＣ１として機能する。
ＰＭＯＳトランジスタ１４７０のソース端子１５００はＶ_CCに接続され、ゲート端子１４６６は“Ｂ”信号ライン１４２０に接続され、そしてドレイン端子１５０４はノード１５０８に接続されている。ＰＭＯＳトランジスタ１４７０は図１のスイッチ４として機能する。トランジスタ１４７０は、“Ｂ”信号ライン１４２０が０ボルトであるとターンオンし、“Ｂ”信号ライン１４２０が＋５ボルトであるとターンオフする。

ＰＭＯＳトランジスタ１５９４のソース端子１５９８はＶ_SSに接続され、ゲート端子１５９０はキャパシタンス１４６２のゲート端子に接続され、そしてドレイン端子１６０２はノード１６１０に接続されている。ＰＭＯＳトランジスタ１５９４は図１のスイッチ８として機能する。トランジスタ１５９４は、ゲート端子１５９０が−５ボルトであるとターンオンし、ゲート端子１５９０が０ボルトであるとターンオフする。
50ミクロン幅のＮＭＯＳトランジスタ１４８６のドレイン端子１５１２はノード１５０８に接続され、ゲート端子１４８２は“Ｄ”信号ライン１３９２に接続され、そしてソース端子１５１６はＶ_SSに接続されている。ＮＭＯＳトランジスタ１４８６は図１のスイッチ１２として機能する。トランジスタ１４８６は、“Ｄ”信号ライン１３９２が＋５ボルトであるとターンオンし、“Ｄ”信号ライン１３９２が０ボルトであるとターンオフする。

350ミクロン幅のＮＭＯＳトランジスタ１６１２のドレイン端子１６０８はノード１６１０に接続され、ゲート端子１６２０はキャパシタンス１４７８の端子１６２８に接続され、そしてソース端子１６１６はＶ_BBに接続されている。ＮＭＯＳトランジスタ１６１２は図１のスイッチ１４として機能する。トランジスタ１６１２は、ゲート端子１６２０が（Ｖ_BB＋５）ボルトであるとターンオンし、ゲート端子１６２０がＶ_BBボルトであるとターンオフする。
“Ａ”信号ライン１４０８、“Ｂ”信号ライン１４２０、“Ｃ”信号ライン１４３６、及び“Ｄ”信号ライン１３９２上の信号は、図１に関して説明したように、トランジスタスイッチを開閉させ、必要に応じて基板から正の電荷を除去する。

（Ｖ _BB ）スイッチ
チャージポンプ８０の独特な特色は、キャパシタンス１５２４の端子１６０４から基板へ電荷を転送できるようにするスイッチとしてＮＭＯＳトランジスタ１６１２を使用していることである。上述したようにＮＭＯＳトランジスタ１６１２を使用する本発明の面を完全に理解するために、基板へ電荷を転送するための公知のスイッチを復習する。各場合に、Ｖ_CCが＋5.0ボルトであり、Ｖ_SSが0.0ボルトであるものとしている。従って、キャパシタンス１５２４が充電された後にキャパシタンス１５２４の端子１５２０がＶ_SSに接続されると、端子１６０４は−5.0ボルトに向かって駆動される。またＶ_BBは0.0ボルトと−5.0ボルトとの間のある電圧であるものとする。

図１８は、スイッチ１４の公知の実施例の回路図である。この実施例では、スイッチ１４はダイオード接続されたＮＭＯＳトランジスタ１７００からなり、そのソース端子１７０４はキャパシタンスＣ１の端子１６０４に接続され、ドレイン端子１７０８は基板Ｖ_BBに接続され、そしてゲート端子１７１２はドレイン端子１７０８に接続されている。ＮＭＯＳトランジスタは、端子１６０４上の電圧がＶ_BBより低いＶ_tnであると導通する。しかしながら、ＮＭＯＳトランジスタ１７００のソース領域が、Ｐ型基板内に配置されたＮ型領域であることに注目されたい。従って、Ｎ型ソース及びＰ型基板はＰＮ接合を形成する。従って、端子１６０４がＶ_BBより負になると、ＰＮ接合は順方向バイアスになる。ＮＭＯＳしきい値電圧Ｖ_tnが極めて低くない限り、このＰＮ接合の順方向バイアスは、実質的にＰ型基板内へ電子を注入させるのに十分に高い。これはＣＭＯＳデバイスをラッチアップさせる可能性を増加させ、ＤＲＡＭ内のメモリノードから電荷を漏洩させる。従って、スイッチ１４としてＮＭＯＳトランジスタを使用することは、概して成功しなかった。

図１９は、上述した問題を解消するようなスイッチ１４の考え得る実施例の回路図である。スイッチ１４はダイオード接続されたＰＭＯＳトランジスタ１７５０からなり、このトランジスタのドレイン端子１７５４はキャパシタンス１５２４の端子１６０４に接続され、ゲート端子１７５８はドレイン端子１７５４に接続され、そしてソース端子１７６２はＶ_BBに接続されている。ＰＭＯＳトランジスタ１７５０は、端子１６０４上の電圧がＶ_BBより低い１｜Ｖ_tp｜である場合に導通する。しかしながら、導通を確立するために端子１６０４をＶ_BBより低い１｜Ｖ_tp｜に駆動しなければならないということは、もし｜Ｖ_tp｜＝0.8ボルトであるとすれば、コンパレータ１５２４がノード１６０４を−５ボルトに駆動した時、基板、Ｖ_BBは−4.2ボルトにしか駆動されない。従って、ポンプは極めて効率的ではない。それでも、この構成は広く使用されている。

図２０は、上述した問題を解消するスイッチ１４の特定の実施例の回路図である。この実施例では、スイッチ１４はＰＭＯＳトランジスタ１７８０からなり、このトランジスタはキャパシタンス１５２４の端子１６０４に接続されている第１の通電端子１７８４と、Ｖ_BBに接続されている第２の通電端子１７８８と、トランジスタの動作を制御するゲート端子１７９２とを有している。Ｖ_BBが−4.9ボルトであるものとする。端子１６０４が−5.0ボルトである場合、第１の通電端子１７８４はドレイン端子として機能し、第２の通電端子１７８８はソース端子として機能する（ＰＭＯＳトランジスタにおいてはソースがドレインに対して正であると定義されている）。｜Ｖ_tp｜＝0.8ボルトであるとする。ＰＭＯＳトランジスタ１７８０をターンオンさせるためには、（Ｖ_BB−0.8）ボルト（より負）をゲート端子１７９２に印加しなければならない。Ｖ_BBが−4.9ボルトであるから、−5.7ボルト（より負）信号をゲート端子１７９２に印加しなければならない。キャパシタンスが再充電され、端子１６０４が0.0ボルトである場合は、第１の通電端子１７８４はソース端子として機能し、第２の通電他に１７８８はドレイン端子として機能する。ＰＭＯＳトランジスタ１７８０をターンオフさせるためには、−0.8ボルトの信号をゲート端子１７９２に印加しなければならない。従って、ゲート端子１７９２のための信号発生器はほぼ５ボルトまたはそれ以上まで変化しなければならない信号を発生しなければならないが、これは５ボルト電源からでは困難である。従って、この回路は広く使用されていない。

図１７に関して説明したように、ＮＭＯＳトランジスタ１６１２のドレイン端子１６０８はキャパシタンス１５２４の端子１６０４に接続され、ソース端子１６１６はＶ_BBに接続され、そしてゲート端子１６２０はキャパシタンス１４７８の端子１６２８に接続されている。キャパシタンス１４７８の端子１６２８は、Ｖ_BBと（Ｖ_BB＋Ｖ_CC）との間でスウィングする信号を供給し、ＮＭＯＳトランジスタ１６１２をターンオン及びターンオンさせる。ＮＭＯＳトランジスタ１６１２は、ＮＭＯＳトランジスタ１４８６よりも実質的に広い（例えば、350ミクロン対50ミクロン)。
ノード１３９２上の“Ｄ”信号が０ボルトからＶ_CCボルトへ移行すると、ＮＭＯＳトランジスタ１４８６がターンオンする。同時にキャパシタ１４７８が、ＮＭＯＳトランジスタ１６１２のゲート端子１６２０を基板電圧Ｖ_BBより高く駆動して、トランジスタ１６１２をターンオンさせる。キャパシタ１４７８のキャパシタンスはトランジスタ１６１２のゲートキャパシタンスよりも遙かに大きい。従って、ノード“Ｄ”の正のスイッチング移行中の任意の時点には、トランジスタ１６１２のゲートは殆ど、Ｖ_BB（トランジスタ１６１２のソース）より高い（ノード“Ｄ”（トランジスタ１４８６のゲート）がＶ_SS（トランジスタ１４８６のソース）より高いのと同程度）。トランジスタ１４８６のしきい値電圧はそのボディ効果によって、即ち、そのソース電圧（０ボルト）がその基板電圧Ｖ_BBより高いという事実によって増加する。トランジスタ１６１２のしきい値電圧は、そのソースが全てのＮＭＯＳトランジスタの共通基板Ｖ_BBに接続されているから、ボディ効果によって増加しない。従って、トランジスタ１４８６のしきい値電圧は、トランジスタ１６１２のしきい値電圧よりも大きい。ノード“Ｄ”が上昇すると、トランジスタ１４８６がターンオンし始める前に、しきい値電圧が低いトランジスタ１６１２がターンオンし始める（キャパシタ１４７８が十分に大きいものとする）。

ノード“Ｄ”の上昇中（最終のＶ_CC電圧を含む）の任意の時点には、トランジスタ１４８６はそのゲート電圧におけるその飽和電流よりも大きくない電流を流す。トランジスタ１４８６の飽和電流はノード１５０８を０ボルトに向かって引下げ、キャパシタ１６１２を通る変位電流を供給しての１６１０を基板Ｖ_BBより低く駆動しようとする。この時点に、トランジスタ１６２は、トランジスタ１４８６と同じように同一のゲート・ソース電圧に対して閉じている。そして最も重要なことは、トランジスタ１６１２が、トランジスタ１４８６よりも例えば７倍広いことである（例えば、350ミクロン対50ミクロン）。
トランジスタ１６１２は、それを極めて広くすることによって低抵抗を有するように設計されている。その抵抗は、トランジスタ１４８６を通る（そしてキャパシタ１５２４を通る）飽和電流がトランジスタ１６１２にまたがって約0.3ボルトの電圧しか発生できないようにするのに十分低い。従って、ノード１６１０が基板電圧Ｖ_BBより0.3ボルト以上低くなるように駆動されることはない。ＮＭＯＳトランジスタ１６１２の第１の通電端子１６０８は基板に対して負に駆動されるが、Ｐ−Ｎダイオードが順方向にバイアスされるので注入電流は全く無視できる。シリコンＰ−Ｎダイオードに実質的な電流を流すのに必要な順方向バイアスは約0.7ボルトである。順方向バイアスを60ミリボルト減少させる毎に、電流は1/10ずつ減少する。0.7ボルトより400ミリボルト低い0.3ボルトの順方向バイアスにおける電流は、順方向バイアスが0.7ボルトの場合の電流の百万分の一以下である。

以上のように、トランジスタ１６１２の幅を、トランジスタ１４８６の幅よりも遙かに大きく設計することによって、及びキャパシタ１４７８のキャパシタンスをトランジスタ１６１２のゲートのキャパシタンスよりも遙かに大きく設計することによって、順方向バイアス注入電流を完全に無視することができる。しかもこれはトランジスタ１６１２のゲート端子１６２０をＶ_BBから（Ｖ_BB＋Ｖ_CC）までだけスイッチングさせることによって、またトランジスタ１６１２にまたがるしきい値電圧を降下させることなく達成される。しきい値効果がないことから、ポンプ８０は、従来技術のポンプよりも実質的に効率的であり、所与の基板ポンプ電流を得るために少ないＶ_CC電流を使用し、そして所与のキャパシタ１５２４サイズに対してより大きいポンプ電流を達成する。

ボディ効果がないことから、ＮＭＯＳトランジスタ１６１２はそのゲート電圧が、Ｖ_BBであるそのソース電圧に等しくても完全にターンオフにはならない。従って、スタンバイ中、ポンピングが行われない時にはノード“Ｄ”が「高」になってトランジスタ１６１２がオンになる。この時点に、ノード“Ｂ”は「高」であり、ＰＭＯＳトランジスタ１５９４は、ＰＭＯＳトランジスタ１４７０と同様に、オフとなって漏洩電流は無視することができる。即ち、スタンバイ状態は、図１６の開始時または終了時に示してあるようになる。基板はノード“Ｄ”（図１６）が上昇した後に負に実際にポンプされる。トランジスタ１６１２を通る漏洩電流は、ポンプサイクルパルス中（この時間中にはキャパシタが充電され、ノード“Ｄ”（図１６）が「低」である）だけに留まる。この漏洩は小さく、パルス幅も短い（多分20ナノ秒）ので、サイクル当たりの漏洩電荷は極めて少なく、サイクル当たりのポンプチャージに比して無視することができる。これに対して、もしノード“Ｄ”が「低」の時にポンプを停止させ、トランジスタ１６１２を恐らくオフにし（しかし、多分僅かにオン）、そしてＰＭＯＳトランジスタ１５９４を限定的にオンにすれば、基板から接地まで実質的な漏洩経路が形成されることになる。

最後に、端子１６０４がＶ_BBより低く駆動された時、第１の通電端子１６０８はソース端子として機能し、第２の通電端子１６１６はドレイン端子として機能する（ＮＭＯＳトランジスタでは、ドレインはソースに対して正であると定義されている）。Ｖ_tn＝0.8ボルトとし、Ｖ_BB＝−4.9ボルトとする。ＮＭＯＳトランジスタ１６１２をターンオンさせるには、ゲート端子１６２０に−4.1ボルト（または、より正）の信号を印加しなければならない。端子１６０４が0.0ボルトである時には、第１の通電端子１６０８はドレイン端子として機能し、第２の通電端子１６０８はソース端子として機能する。ＮＭＯＳトランジスタ１６１２をターンオフさせるには、ゲート端子１６２０に（Ｖ_BB＋0.8）ボルト（または、より負）の信号を印加しなければならない。即ち、−4.1ボルトより正の電圧がトランジスタ１６１２をターンオンさせ、一方−4.1ボルトより負の電圧がトランジスタ１６１２をターンオンさせる。従って、ＮＭＯＳトランジスタ１６１２のジョブを行うＰＭＯＳトランジスタスイッチに必要な電圧より高いある電圧に近い量まで電圧をスイッチさせる必要はない。その代わりに、Ｖ_CCより低い電圧電荷で十分以上である。

結論として、多くの独立した新機軸を一緒にして上述した全ての便益が提供されている。各々はそれ自体に貢献し、単独でも従来技術を進歩させている。一緒に使用すると、極めて少ないスタンバイ電力しか消費しない、しかも大きい電流をポンプすることができ、また１段のポンプを使用して、正の供給Ｖ_CCが接地より高いにも拘わらず殆ど接地より低い基板電圧を達成することができるポンプを提供するようになる。以上に説明した種々の新規回路技術は、電力を節約するために低い供給電圧でポンプ発振器を動作させ、もし基板が適度に負でなければこの低下した供給電圧レベルを高め、ポンピングが不要である場合には電力を節約するために低周波数で、またポンピングが必要である場合には高ポンプ電流を達成するために高周波数でポンプ発振器を動作させ、電力を消費するような直接電流経路を用いずに低電圧スウィング論理ノードを高電圧スウィング論理ノードに変換し、ポンピングが必要か否かを決定するために参照電圧との比較を容易ならしめるようにキャパシタ及びスイッチを使用してＶ_BB電圧を（Ｖ_BB＋Ｖ_CC）までに変換し、図１のスイッチ１４の代わりに図１７のＮＭＯＳトランジスタ１６１２を使用し、このトランジスタにまたがって発生する電圧をＰ−Ｎダイオード注入電流が無視できるような受入れ可能なレベルに制限し、存在する恐れのあるオフ漏洩電流（基板を高く引上げる）を極めて短い時間に制限するようにポンプサイクル間の潜在的に長い期間中に図１７のトランジスタ１６１２をオンに維持することを含む。

以上に、本発明の特定の実施例を完全に説明したが、種々の変更を使用することが可能である。例えば、想定した電圧及び種々のトランジスタのサイズは動作原理から逸脱することなく変更することができる。従って、本発明の範囲は特許請求の範囲に記載されている場合を除いて制限されるべきではない。

従来のチャージポンプの概念図である。 本発明によるチャージポンピングシステムの実施例のブロック線図である。 図２に示す可変周波数発振器の実施例のブロック線図である。 従来の発振器段の回路図である。 図２に示す低電圧発生器の実施例の回路図である。 図５に示す低電圧発生器の代替実施例の回路図である。 図３に示す２周波数発振器の動作を示す波形である。 図３に示す可変周波数発振器段の実施例の回路図である。 図２に示すタイミング信号発生器の回路図である。 図９に示すタイミング信号発生器によって生成される信号のタイミングを示すタイミング図である。 従来の基板電圧コンパレータの回路図である。 本発明による基板電圧検出器の実施例の概念図である。 図２に示す論理電圧レベル変換器の実施例の回路図である。 図２に示す基板電圧変換器及びコンパレータの実施例の回路図である。 図２に示すポンプ信号発生器の実施例の回路図である。 入力信号及び図１５に示すポンプ信号発生器によって生成される信号のタイミングを示すタイミング図である。 図２に示すチャージポンプの実施例の回路図である。 ダイオード接続されたＮＭＯＳトランジスタからなる従来の基板電荷スイッチの回路図である。 ダイオード接続されたＰＭＯＳトランジスタからなる従来の基板電荷スイッチの回路図である。 直列に接続されたＰＭＯＳトランジスタからなる基板電荷スイッチの実施例の回路図である。

符号の説明

２ チャージポンプ
４ 第１のスイッチ
６ キャパシタンスＣ１の第１の端子
８ 第２のスイッチ
１０ キャパシタンスＣ１の第２の端子
１２ 第３のスイッチ
１４ 第４のスイッチ
２０ 基板チャージポンピングシステム
２４ 低電圧発生器
２８ 可変周波数発振器
３４ タイミング信号発生器
４０ 論理電圧レベル変換器
４４ 基板電圧変換器
６４ ポンプ信号発生器
７０ SPUMP信号ライン
７２ NSPUMP信号ライン
８０ チャージポンプ
８４ 発振器段

Claims (42)

1. ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる回路の基板へ電荷を転送するためのチャージポンプであって、
   電源電圧から、ＰＭＯＳトランジスタの１つのしきい値電圧とＮＭＯＳトランジスタの１つのしきい値電圧の絶対値の合計にほぼ等しい低電圧信号を、出力に生成する電源回路と、
   上記電源回路に接続され、上記低電圧信号に応答して選択された周波数の発振器信号を生成する発振器回路と、
   上記基板に接続された出力を有すると共に上記発振器回路に接続され、上記発振器信号に応答して上記基板へ電荷を転送するポンプ回路と、
   を備えることを特徴とするチャージポンプ。
2. 上記発振器回路は、低ポンプ電流動作モードにおいては第１の周波数で、また高ポンプ電流動作モードにおいては上記第１の周波数よりも高い第２の周波数で動作する請求項１に記載のチャージポンプ。
3. 基板へ電荷を転送するためのチャージポンプであって、
   供給電圧信号を出力に生成するように構成された電源回路を備え、
   上記電源回路に接続され、上記供給電圧信号に応答して選択された周波数の発振器信号を生成するように構成された発振器回路を備え、
   上記発振器回路は、
   上記電源回路に接続され、第１のしきい値電圧を有する第１のスイッチと、
   上記電源回路に接続され、第２のしきい値電圧を有する第２のスイッチと、
   を含み、
   上記供給電圧信号は、第１のしきい値電圧の大きさと第２のしきい値電圧の大きさの合計にほぼ等しい電圧を有し、
   更に、上記発振器回路に接続され、上記発振器信号に応答して上記基板へ電荷を転送するように構成されたポンプ回路を備える、
   ことを特徴とするチャージポンプ。
4. 上記第１のスイッチは、第１の通電端子、第２の通電端子、及び制御端子を有する第１のトランジスタからなり、
   上記第２のスイッチは、第１の通電端子、第２の通電端子、及び制御端子を有する第２のトランジスタからなり、
   上記第１のトランジスタの上記第１の通電端子は、上記電源回路に接続され、
   上記第１のトランジスタの上記第２の通電端子は、上記第２のトランジスタの上記第１の通電端子に接続され、
   上記第１のトランジスタの上記制御端子は、上記第２のトランジスタの上記制御端子に接続され、そして
   上記第２のトランジスタの上記第２の通電端子は、接地電位に接続された請求項３に記載のチャージポンプ。
5. 上記第１のスイッチはＰＭＯＳトランジスタからなり、上記第２のスイッチはＮＭＯＳトランジスタからなり、上記ＰＭＯＳトランジスタは、上記電源回路に接続されたソース端子と、上記ＮＭＯＳトランジスタのゲート端子に接続されたゲート端子と、ドレイン端子とを有し、上記ＮＭＯＳトランジスタは、上記接地電位に接続されたソース端子と、上記ＰＭＯＳトランジスタの上記ドレイン端子に接続されたドレイン端子とを有する請求項４に記載のチャージポンプ。
6. 基板へ電荷を転送するためのチャージポンプであって、
   第１の周波数で発振器信号を生成する発振器回路を備え、
   上記発振器回路に接続され、上記第１の周波数で基板電圧をサンプリングする電圧サンプリング手段を備え、
   上記電圧サンプリング手段に接続され、上記基板電圧が選択されたレベルから選択された量だけ異なっている時にポンプ信号を生成するポンプ指示手段を備え、
   上記発振器回路は、上記ポンプ指示手段に接続され上記ポンプ信号に応答して第２の周波数で上記発振器信号を生成する周波数制御手段を含み、
   更に、上記発振器回路と上記ポンプ指示手段とに接続され、上記ポンプ信号に応答して上記第２の周波数で上記基板へ電荷を転送するポンプ回路を備える、
   ことを特徴とするチャージポンプ。
7. 上記第１の周波数は、上記第２の周波数よりも低い請求項６に記載のチャージポンプ。
8. 上記ポンプ指示手段は、上記基板電圧が上記選択されたレベルから上記選択された量だけ異なっていない時には無ポンプ信号を生成する請求項６に記載のチャージポンプ。
9. 上記周波数制御手段は、上記無ポンプ信号に応答して上記第１の周波数で上記発振器信号を生成する請求項８に記載のチャージポンプ。
10. 上記第１の周波数は、上記第２の周波数よりも低い請求項９に記載のチャージポンプ。
11. 上記発振器回路は複数の奇数の発振器段を有し、上記各発振器段は、
    電圧源に接続された第１の通電端子、第１の電圧値と第２の電圧値との間を交互する入力信号を受信する入力ノードに接続された制御端子、及び第２の通電端子を有する第１のトランジスタを備え、
    出力ノードにおいて上記第１のトランジスタの上記第２の通電端子に接続された第１の通電端子、接地電位に接続された第２の通電端子、及び上記入力ノードに接続された制御端子を有する第２のトランジスタを備え、
    上記第１及び第２のトランジスタは、上記入力信号が上記第１の電圧値から上記第２の電圧値へ変化するにつれて実質的に相互に排他的に導通し、
    上記各発振器段の上記出力ノードは次の発振器段の入力ノードに接続され、それにより上記複数の発振器段は直列に接続された請求項９に記載のチャージポンプ。
12. 上記第１の周波数は、上記第２の周波数よりも低い請求項１１に記載のチャージポンプ。
13. 上記周波数制御手段は、
    上記電圧源に接続された第１の通電端子、上記入力ノードに接続された制御端子、及び上記出力ノードに接続された第２の通電端子を有する第３のトランジスタを備え、
    上記出力ノードに接続された第１の通電端子、上記入力ノードに接続された制御端子、及び上記接地電位に接続された第２の通電端子を有する第４のトランジスタを備え、
    上記第３及び第４のトランジスタは、上記第１及び第２のトランジスタよりも導通性が高く、
    上記第３及び第４のトランジスタは、上記入力信号が上記第１の電圧値から上記第２の電圧値へ変化するにつれて、上記第１のトランジスタが導通すると上記第３のトランジスタが導通し、上記第２のトランジスタが導通すると上記第４のトランジスタが導通するように実質的に相互に排他的に導通し、
    更に、上記第３及び第４のトランジスタと上記ポンプ指示手段とに接続され、上記ポンプ信号に応答して上記第３及び第４のトランジスタの動作を可能化するトランジスタ制御手段を備える、
    請求項１２に記載のチャージポンプ。
14. 上記各発振器段内のトランジスタ制御手段は、
    上記電圧源に接続された第１の通電端子、上記第３のトランジスタの上記第１の通電端子に接続された第２の通電端子、及び上記ポンプ信号を受信するように接続された制御端子を有する第５のトランジスタを備え、
    上記第４のトランジスタの上記第２の通電端子に接続された第１の通電端子、上記接地電位に接続された第２の通電端子、及び上記ポンプ信号を受信するように接続された制御端子を有する第６のトランジスタを備え、
    上記第５及び第６のトランジスタは、上記第３及び第４のトランジスタが上記入力信号に応答して導通できるように上記ポンプ信号に応答して実質的に同時に導通可能にされる、請求項１３に記載のチャージポンプ。
15. 基板へ電荷を転送するためのチャージポンプであって、
    上記基板に接続され、基板電圧から変換電圧を生成する変換電圧生成手段を有し、
    上記変換電圧生成手段は、
    第１の入力端子及び第２の入力端子を有するキャパシタンスを備え、
    第１の電圧と、上記第１または第２の入力端子の一方との間に接続された第１のスイッチを備え、
    基板電圧と、上記第１または第２の入力端子の他方との間に接続された第２のスイッチを備え、
    上記第１及び第２のスイッチに接続され、上記第１の電圧と上記基板電圧の差にほぼ等しい上記第１の入力端子と第２の入力端子の差電圧まで上記キャパシタンスを充電するように、上記第１及び第２のスイッチを閉じるスイッチ制御手段を備え、
    上記スイッチ制御手段は、上記キャパシタンスが上記差電圧まで充電された後に上記第１及び第２のスイッチを開き、
    第２の電圧と上記第１または第２の入力端子の一方との間に接続された第３のスイッチを備え、
    上記スイッチ制御手段は、上記第３のスイッチに接続されていて上記キャパシタンスが上記差電圧まで充電された後に上記第３のスイッチを閉じ、それによって上記第２の電圧に接続された上記第１または第２の入力端子が上記第２の電圧に等しい電圧を有し、変換電圧端子と名付ける上記第１または第２の入力端子の他方が上記第１の電圧と上記第２の電圧の差にほぼ等しい量だけ変化するようになっており、
    上記変換電圧端子に接続された第１の入力端子、及び参照電圧に接続された第２の入力端子を有し、上記変換電圧が上記参照電圧から選択された量だけ異なっている時にポンプ信号を生成するコンパレータを備え、
    上記コンパレータと上記基板とに接続され、上記ポンプ信号に応答して上記基板へ電荷を転送するポンプ回路を備える、
    ことを特徴とするチャージポンプ。
16. 上記第１のスイッチは上記キャパシタンスの第１の入力端子に接続され、上記第２のスイッチは上記キャパシタンスの第２の入力端子に接続され、そして上記第３のスイッチは上記キャパシタンスの第１の入力端子に接続された請求項１５に記載のチャージポンプ。
17. 基板へ電荷を転送するためのチャージポンプであって、
    第１の入力端子及び第２の入力端子を有するキャパシタンスを備え、
    第１の電圧と、上記第１の入力端子との間に接続された第１のスイッチを備え、
    第２の電圧と、上記第２の入力端子との間に接続された第２のスイッチを備え、
    上記第１の電圧は上記第２の電圧に対して正の電圧であり、
    上記第２の電圧と、上記第１の入力端子との間に接続された第３のスイッチを備え、
    上記第２の入力端子と、上記基板との間に接続された第４のスイッチを備え、
    上記第１、第２、第３、及び第４のスイッチに接続され、上記第１の電圧と上記第２の電圧の差にほぼ等しい上記第１の入力端子と第２の入力端子の差電圧まで上記キャパシタンスを充電するように、上記第１及び第２のスイッチを閉じるスイッチ制御手段を備え、
    上記スイッチ制御手段は、上記キャパシタンスが上記差電圧まで充電された後に上記第１及び第２のスイッチを開き、
    上記スイッチ制御手段は、上記第１の入力端子が上記第２の電圧に等しい電圧になり、且つ上記第２の入力端子を上記第１の電圧と上記第２の電圧の差にほぼ等しい量だけ変化させるように、上記第１及び第２のスイッチが開いた後に上記第３及び第４のスイッチを閉じ、
    上記第４のスイッチは、上記第２の入力端子に接続された第１の通電端子、及び上記基板に接続された第２の通電端子を有するＮＭＯＳトランジスタからなる、
    ことを特徴とするチャージポンプ。
18. 上記第１の電圧と上記第２の電圧の差は、上記第２の電圧と基板電圧の差よりも大きい請求項１７に記載のチャージポンプ。
19. 上記基板電圧は、上記第２の電圧に対して負の電圧である請求項１８に記載のチャージポンプ。
20. 上記第２の電圧は、接地電位である請求項１９に記載のチャージポンプ。
21. チャージポンプであって、
    第１の端子及び第２の端子を有するキャパシタンスを備え、
    上記キャパシタンスの第１の端子と、高電圧との間に接続された第１のスイッチを備え、
    上記キャパシタンスの第１の端子と、低電圧との間に接続された第２のスイッチを備え、
    上記キャパシタンスの第２の端子と、低電圧との間に接続された第３のスイッチを備え、
    上記キャパシタンスの第２の端子と、基板の基板電圧との間に接続された第４のスイッチを備え、
    上記第１、第２、第３、及び第４のスイッチに接続されたスイッチ制御回路を備え、
    上記第４のスイッチは、上記キャパシタンスの第２の端子に接続された第１のソース／ドレイン端子と、上記基板電圧に接続された第２のソース／ドレイン端子と、電圧生成回路に接続されたゲート端子とを有するＮＭＯＳトランジスタからなり、
    上記電圧生成回路は、第１の時間において、上記ＮＭＯＳトランジスタのゲート端子を上記基板電圧に接続し、第２の時間において、上記ＮＭＯＳトランジスタのゲート端子を上記基板電圧よりも大きい電圧に接続するように構成されている、
    ことを特徴とするチャージポンプ。
22. 上記基板電圧よりも大きい電圧は、上記高電圧に実質的に等しい電圧だけ基板電圧よりも大きい請求項２１に記載のチャージポンプ。
23. 上記スイッチ制御回路は、実質的に第１の時間において、上記第１のスイッチと上記第３のスイッチとをターンオンすると共に上記第２のスイッチと上記第４のスイッチとをターンオフし、実質的に第２の時間において、上記第２のスイッチと上記第４のスイッチとをターンオンすると共に上記第１のスイッチと上記第３のスイッチとをターンオフするように構成されている請求項２２に記載のチャージポンプ。
24. 半導体基板のための負の基板電圧を生成する低電力チャージポンプ回路であって、
    出力に発振信号を生成するように構成された発振器回路を備え、
    上記発振器回路の出力に接続されたポンプ信号発生器を備え、
    上記ポンプ信号発生器に接続され、該ポンプ信号発生器に応答して負の基板電圧を出力に生成するように構成されたチャージポンプを備え、
    上記チャージポンプの出力に接続され、上記負の基板電圧を正の電圧に変換するように構成された電圧レベル変換器を備え、
    上記正の電圧に接続された第１の入力と、参照電圧に接続された第２の入力と、上記ポンプ信号発生器に接続された出力とを有するコンパレータを備え、
    上記コンパレータは、上記正の電圧によって表される負の基板電圧のレベルを上記参照電圧と比較し、その出力にポンプ作動信号を生成し、
    上記電圧レベル変換器は、
    第１の端子及び第２の端子を有するキャパシタンスであって、上記第２の端子が上記コンパレータの第１の入力に接続されたキャパシタンスと、
    上記キャパシタンスの第１の端子と、低電圧との間に接続された第１のスイッチと、
    上記キャパシタンスの第１の端子と、高電圧との間に接続された第２のスイッチと、
    上記キャパシタンスの第２の端子と、上記半導体基板との間に接続された第３のスイッチと、
    上記第１、第２及び第３のスイッチに接続されたスイッチ制御回路と、
    からなる、ことを特徴とする低電力チャージポンプ回路。
25. 上記スイッチ制御回路は、第１の時間において、上記第１のスイッチと上記第３のスイッチとをターンオンすると共に上記第２のスイッチをターンオフし、その後第２の時間において、上記第１のスイッチと上記第３のスイッチとをターンオフすると共に上記第２のスイッチをターンオンするように構成されている請求項２４に記載の低電力チャージポンプ回路。
26. 低電力チャージポンプ回路であって、
    出力に発振信号を生成するように構成された２周波数発振器回路を備え、
    上記発振器回路の出力に接続されたポンプ信号発生器を備え、
    上記ポンプ信号発生器に接続され、該ポンプ信号発生器に応答して基板電圧を出力に生成するように構成されたポンプ回路を備え、
    上記２周波数発振器回路は、リング内に直列接続された奇数のインバータ段からなり、各インバータ段は、スイッチング可能なインバータと並列接続された固定インバータからなり、
    低動作モードにおいて、各インバータ段のスイッチング可能なインバータがスイッチングオフされて、第１の周波数を有する発振信号を生成し、
    高動作モードにおいて、各インバータ段のスイッチング可能なインバータがスイッチングオンされて、第１の周波数よりも高い第２の周波数を有する発振信号を生成する、
    ことを特徴とする低電力チャージポンプ回路。
27. 参照電圧に接続された第１の入力と、上記基板電圧に応答する信号に接続された第２の入力と、上記２周波数発振器回路に接続された出力とを有する比較回路とを更に備え、上記比較回路は、上記基板電圧を表す信号を上記参照電圧と比較し、その出力に低ポンプモード又は高ポンプモードの何れかを示す制御信号を生成する請求項２６に記載の低電力チャージポンプ回路。
28. 上記ポンプ回路は、活動的動作モードと該活動的動作モード以外の第２のモードを有する半導体メモリのための基板電圧を生成し、前記半導体メモリが活動的動作モードに入るときに、上記２周波数発振器回路が高ポンプモードで動作し、前記半導体メモリが上記第２のモードに入るときに、上記２周波数発振器回路が低ポンプモードで動作する請求項２７に記載の低電力チャージポンプ回路。
29. 上記ポンプ回路は、活動的動作モードと該活動的動作モード以外の第２のモードを有する半導体メモリのための基板電圧を生成し、前記半導体メモリが活動的動作モードに入るときに、上記２周波数発振器回路が高ポンプモードで動作し、前記半導体メモリが上記第２のモードに入るときに、上記２周波数発振器回路が低ポンプモードで動作する請求項２６に記載の低電力チャージポンプ回路。
30. 上記電源回路は、
    電力源と第１のノードとの間に接続されたソース／ドレイン端子と、接地されたゲート端子とを有するＰＭＯＳトランジスタと、
    上記第１のノードと接地電位との間に接続された複数の直列接続トランジスタと、
    上記第１のノードに接続されたゲート端子と、上記電力源に接続された第１のソース／ドレイン端子と、上記電源回路の出力に接続された第２のソース／ドレイン端子とを有するＮＭＯＳトランジスタと、
    からなる、請求項５に記載のチャージポンプ。
31. 上記複数の直列接続トランジスタは、第１及び第２のダイオード接続ＮＭＯＳトランジスタと、ダイオード接続ＰＭＯＳトランジスタとからなる請求項３０に記載のチャージポンプ。
32. 上記供給電圧信号は、第１の動作モードにおいて、第１のしきい値電圧の大きさと第２のしきい値電圧の大きさの合計にほぼ等しい電圧を有し、
    上記供給電圧信号は、第２の動作モードにおいて、第１のしきい値電圧の大きさと第２のしきい値電圧の大きさの合計よりも大きい電圧を有する、
    請求項５に記載のチャージポンプ。
33. 上記第２の動作モードは、上記チャージポンプに電力を提供するパワーアップ期間からなる請求項３２に記載のチャージポンプ。
34. 上記電源回路は、
    電力源と第１のノードとの間に接続されたソース／ドレイン端子と、接地されたゲート端子とを有するＰＭＯＳトランジスタと、
    上記第１のノードと接地電位との間に接続された複数の直列接続トランジスタと、
    上記第１のノードに接続されたゲート端子と、上記電力源に接続された第１のソース／ドレイン端子と、上記電源回路の出力に接続された第２のソース／ドレイン端子とを有するＮＭＯＳトランジスタと、
    からなる、請求項３３に記載のチャージポンプ。
35. 上記複数の直列接続トランジスタは、
    第１のノートと第２のノードとの間に接続された複数のダイオード接続トランジスタと、
    上記第２のノードと接地電位との間に接続されたソース／ドレイン端子と、基板に接続されたゲート端子とを有するＰＭＯＳトランジスタと、
    からなる、請求項３４に記載のチャージポンプ。
36. チャージポンプ回路であって、
    第１の端子及び第２の端子を有するキャパシタンスと、
    上記キャパシタンスの第１の端子と、低電圧との間に接続された第１のＮＭＯＳトランジスタと、
    上記キャパシタンスの第１の端子と、高電圧との間に接続された第１のＰＭＯＳトランジスタと、
    上記キャパシタンスの第２の端子と、基板の基板電圧との間に接続された第２のＮＭＯＳトランジスタと、
    上記キャパシタンスの第２の端子と、低電圧との間に接続された第２のＰＭＯＳトランジスタと、
    上記第１及び第２のＮＭＯＳトランジスタ並びに上記第１及び第２のＰＭＯＳトランジスタのゲート端子に接続されたタイミング回路と、
    を備え、
    上記タイミング回路は、第１の時間における上記基板電圧と、第２の時間における上記基板電圧と異なる第１の電圧との間で、上記第２のＮＭＯＳトランジスタのゲート端子を駆動するように動作する、
    ことを特徴とするチャージポンプ回路。
37. 上記第１の電圧は、上記基板電圧と、上記高電圧と上記低電圧の差との合計に実質的に等しい請求項３６に記載のチャージポンプ回路。
38. 上記第１及び第２のＮＭＯＳトランジスタのゲート端子の間に接続された変換キャパシタンスを更に含む請求項３６に記載のチャージポンプ回路。
39. 上記第２のＮＭＯＳトランジスタのゲート端子と上記基板電圧との間に接続された第３のＮＭＯＳトランジスタを更に含む請求項３８に記載のチャージポンプ回路。
40. 上記タイミング回路は、上記第１のＮＭＯＳトランジスタがオフの時に上記第３のＮＭＯＳトランジスタをターンオンし、上記第１のＮＭＯＳトランジスタをターンオンする前に上記第３のＮＭＯＳトランジスタをターンオフするように上記第３のＮＭＯＳトランジスタのゲート端子を駆動する請求項３９に記載のチャージポンプ回路。
41. 上記タイミング回路は、上記第２のＰＭＯＳトランジスタをターンオフするように上記第２のＰＭＯＳトランジスタのゲート端子を上記低電圧へ駆動し、上記第２のＰＭＯＳトランジスタをターンオンするように上記第２のＰＭＯＳトランジスタのゲート端子を上記低電圧よりも低い第２の電圧へ駆動する請求項３６に記載のチャージポンプ回路。
42. 上記第２の電圧は、上記高電圧と上記低電圧の差に実質的に等しい電圧の量だけ上記低電圧よりも低い請求項４１に記載のチャージポンプ回路。

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